JP2017126166A - アクセス制御装置、画像処理装置、複合機、アクセス制御方法及び画像処理方法 - Google Patents

Abstract

【課題】データを記憶する記憶部が、記憶部にアクセスするＣＰＵ等の制御部と異なるクロックで動作することがある装置において、制御部によるアクセスを高速化する。【解決手段】第１のクロックで動作する第１の画像処理部と、前記第１のクロックと異なるクロックである第２のクロックで動作する第２の画像処理部との双方の画像処理部に接続された記憶部へのアクセスを制御するアクセス制御装置であって、前記第１の画像処理部による前記記憶部へのアクセスが発生する場合には、前記記憶部に動作クロックとして前記第１のクロックを供給し、前記第２の画像処理部による前記記憶部へのアクセスが発生する場合には、前記記憶部に動作クロックとして前記第２のクロックを供給するクロック切替手段を備えることを特徴とするアクセス制御装置。【選択図】図１

Description

本発明は、記憶部へのアクセスに関する制御を行うための、アクセス制御装置、画像処理装置、複合機、アクセス制御方法及び画像処理方法に関する。

データが格納された記憶部の動作クロックと、かかる記憶部のデータにアクセスするＣＰＵ等の動作クロックが異なっており、両クロックが非同期の関係となる場合がある。この点についてマルチファンクション複合機を例にとって説明する。

マルチファンクション複合機は、一般的に、原稿画像をスキャンするスキャナ、スキャナ画像処理を行うＳＣＵ（Scanner Control Unit）、後半画像処理を行うＩＣＵ（Image Control Unit）、及び画像データ等を記憶するＳＲＡＭ（Static Random Access Memory）等といった各部を含んでいる。

そして、かかるスキャナにより原稿画像をスキャンして取得した画像データに対して、ＳＣＵが、ブレの補正であるラインギャップ補正や、輝度ムラの補正であるシェーディング補正等のスキャナ画像処理を行う。そして、スキャナ画像処理後の画像データを、画質を向上させる中間画像処理とプリンタエンジン特性に適した画像処理を行う後半画像処理を行うＩＣＵへ転送する。そして、ＩＣＵがこれらの処理を行った後に、印刷処理が行なわれる。

ここで、ＳＣＵにてＳＲＡＭに格納された画像データについて所定の処理等を行なうことを目的として、ＣＰＵが、かかるＳＲＡＭの画像データ等にアクセスすることがある。

この点、ＳＣＵにおける画像処理で使用するＳＲＡＭ及びＳＲＡＭインターフェース（以下、インターフェースを、適宜「ＩＦ」と表記する）は、ＳＣＵの画像処理部のクロックと同様のクロックにて動作するクロックドメインである。

一方で、ＣＰＵからのアクセスは、ＣＰＵ ＩＦ用のクロックで動作する回路というクロックドメインを介して行なわれる、
つまり、ＣＰＵからＳＲＡＭへのアクセスは、非同期関係にあるクロックをまたぐ（ＣＤＣ：clock domain crossing）アクセスになる。

このような非同期関係にあるクロックをまたぐアクセスの場合、受け側のクロックで動作する２段のフリップフロップで構成されたシンクロナイザを、送り側と受け側の間に挿入する必要がある。

この点について図１を暗唱して説明する。図１を参照すると、ＣＰＵ ＩＦ９１とＳＲＡＭ ＩＦ９３の間にシンクロナイザ９２が挿入されている。

ここで、ＣＰＵ ＩＦ９１には、一つのフリップフロップが含まれる。そして、かかるフリップフロップには、ＣＰＵによる動作に応じたクロック（図中では、「ＣＰＵＣＬＫ」と表記する。）が与えられる。また、ＣＰＵ ＩＦ９１にはＳＲＡＭにアクセスを行なうＣＰＵ（図示を省略する。）が接続され、データ（図中では、「ＣＰＵＤＡＴＡ」と表記する）が入力される。

かかるＣＰＵＤＡＴＡは、シンクロナイザ９２に含まれる２つのフリップフロップ及びＳＲＡＭ ＩＦ９３に含まれる１つのフリップフロップを介してＳＲＡＭ ＩＦ９３に接続されたＳＲＡＭ（図示を省略する。）に到達する。これら３つのフリップフロップには、ＳＲＡＭやＳＣＵの画像処理部による動作に応じたクロック（図中では、「ＩＭＡＧＥＣＬＫ」と表記する。）が与えられる。

なお、これは、ＣＰＵが送り側、ＳＲＡＭが受け側となっている経路についての図であり、ＳＲＡＭが送り側、ＣＰＵが受け側となっている経路にも同じようにシンクロナイザ９２が挿入される。

非同期関係のクロックをまたぐ信号は、Ｓｅｔｕｐ／Ｈｏｌｄ時間が保証されておらず、メタ・ステーブル状態の発生や不定データの伝搬を防ぐためにこのようなシンクロナイザ９２を挿入する回路構成を取る。

しかし、このようにしてシンクロナイザ９２を挿入した場合、アクセスのサイクルが増加し、ＣＰＵからのアクセス時間が延びるという問題が発生する。この問題について図２を参照して説明する。ここで、図２は、ハンドシェークでクロックドメイン間（回路領域）のデータ転送を行う場合についての図である。

図２に記載のように、ＣＰＵＣＬＫ（ソース側のクロック）ドメインからのＲＥＱ信号をＩＭＡＧＥＣＬＫ（デスティネーション側のクロック）ドメインで２回ラッチしてから、ＡＣＫ信号をＩＭＡＧＥＣＬＫ側で生成し、ＡＣＫ信号をＣＰＵＣＬＫで２回ラッチしてから、ＲＥＱ信号を立ち下げ、再度、ＩＭＡＧＥＣＬＫで２回ラッチしてから、ＡＣＫを立ち下げ、ＡＣＫ信号をＣＰＵＣＬＫで２回ラッチして、ようやく１回のハンドシェーク成立することになる。

そのため、このようなシンクロナイザを挿入するという回路構成ではＣＰＵからのアクセスには時間がかかってしまうという結果になっていた。

このように、画像処理装置内での各部において動作クロックが相違することに関する技術の一例が特許文献１に記載されている。

特許文献１に記載の技術では、ＣＰＵや、複数のＡＳＩＣ（application specific integrated circuit）等の、各機能モジュールの動作クロックとして、それぞれ異なるクロックが入力されることが記載されている。

特開２００９−７１７２０号公報

上述したように、一つのＳＲＡＭに、異なるクロックで動作する画像処理部及びＣＰＵがアクセルする場合には、シンクロナイザを挿入する必要が生じる。この点、特許文献１に記載の技術でも、ＣＰＵの動作クロックとスキャナやプロッタの動作クロックが相違する場合には、シンクロナイザとして複数段のフリップフロップを挿入し、ＣＰＵのクロックに応じてラッチをして通信を行なうことが記載されている。また、特許文献１には、エンジン部外に設けられたメモリに画像データを格納及び読み出しを行なうことが記載されているが、かかるメモリとのクロックの相違については、そもそも考慮されていない。つまり、特許文献１には、シンクロナイザを利用する方法しか開示されていない。

そこで、本発明は、データを記憶する記憶部が、記憶部にアクセスするＣＰＵ等の制御部と異なるクロックで動作することがある装置において、制御部によるアクセスを高速化することが可能な、アクセス制御装置、画像処理装置、複合機、アクセス制御方法及び画像処理方法を提供することを目的とする。

本発明の第１の観点によれば、第１のクロックで動作する第１の画像処理部と、前記第１のクロックと異なるクロックである第２のクロックで動作する第２の画像処理部との双方の画像処理部に接続された記憶部へのアクセスを制御するアクセス制御装置であって、前記第１の画像処理部による前記記憶部へのアクセスが発生する場合には、前記記憶部に動作クロックとして前記第１のクロックを供給し、前記第２の画像処理部による前記記憶部へのアクセスが発生する場合には、前記記憶部に動作クロックとして前記第２のクロックを供給するクロック切替手段を備えることを特徴とするアクセス制御装置が提供される。

本発明の第２の観点によれば、上記本発明の第１の観点により提供されるアクセス制御装置と、前記第１の画像処理部と、前記第２の画像処理部とを備えた画像処理装置であって、前記第１の画像処理部及び前記第２の画像処理部の何れか一方が、第１の画像処理を行い、該処理により得られた画像データを前記記憶部に格納し、前記第１の画像処理部及び前記第２の画像処理部の何れか他方が、前記記憶部に格納された前記画像データを読み出して、該読み出した画像データに基づいて第２の画像処理を行なうことを特徴とする画像処理装置が提供される。

本発明の第３の観点によれば、上記本発明の第２の観点により提供される画像処理装置を備えることを特徴とする複合機が提供される。

本発明の第４の観点によれば、第１のクロックで動作する第１の画像処理部と、前記第１のクロックと異なるクロックである第２のクロックで動作する第２の画像処理部との双方の画像処理部に接続された記憶部へのアクセスを制御するアクセス制御方法であって、前記第１の画像処理部による前記記憶部へのアクセスが発生する場合には、前記記憶部に動作クロックとして前記第１のクロックを供給し、前記第２の画像処理部による前記記憶部へのアクセスが発生する場合には、前記記憶部に動作クロックとして前記第２のクロックを供給するクロック切替ステップを行なうことを特徴とするアクセス制御方法が提供される。

本発明の第５の観点によれば、第１のクロックで動作する第１の画像処理部と、前記第１のクロックと異なるクロックである第２のクロックで動作する第２の画像処理部との双方の画像処理部に接続された記憶部へのアクセスを制御するアクセス制御装置とを備えた画像処理装置が行なう画像処理方法であって、前記第１の画像処理部及び前記第２の画像処理部の何れか一方が、第１の画像処理を行い、該処理により得られた画像データを前記記憶部に格納し、前記第１の画像処理部及び前記第２の画像処理部の何れか他方が、前記記憶部に格納された前記画像データを読み出して、該読み出した画像データに基づいて第２の画像処理を行なう画像処理ステップと、前記第１の画像処理部による前記記憶部へのアクセスが発生する場合には、前記記憶部に動作クロックとして前記第１のクロックを供給し、前記第２の画像処理部による前記記憶部へのアクセスが発生する場合には、前記記憶部に動作クロックとして前記第２のクロックを供給するクロック切替ステップと、を行なうことを特徴とするアクセス制御方法が提供される。

本発明によれば、データを記憶する記憶部が、記憶部にアクセスするＣＰＵ等の制御部と異なるクロックで動作することがある装置において、制御部によるアクセスを高速化することが可能となる。

シンクロナイザを挿入する構成を表すブロック図である。 ハンドシェークでクロックドメイン間のデータ転送を行う場合について表すタイミングチャートである。 本発明の各実施形態の基本的構成を表すブロック図である。 本発明の各実施形態におけるクロックドメインについて表す図（１／２）である。 本発明の各実施形態におけるクロックドメインについて表す図（２／２）である。 本発明の各実施形態の基本的構成の詳細を表す回路図である。 本発明の各実施形態の基本的動作を表すフローチャートである。 本発明の各実施形態におけるクロックの切り替えについて表す図（１／２）である。 本発明の各実施形態におけるクロックの切り替えについて表す図（２／２）である。 本発明の第３の実施形態の基本的構成を表すブロック図である。 本発明の第４の実施形態の基本的構成を表すブロック図である。 本発明の第４の実施形態の基本的構成を表す斜視図である。

次に、本発明の実施形態について図面を参照して詳細に説明する。

＜第１の実施形態＞
まず、図３を参照すると、本実施形態は、ＡＳＩＣ１０、ＣＰＵ２０及び画像取得部３０を含む。ここで、本実施形態は、例えば、複合機内部のＳＣＵ、画像データ等を記憶するＳＲＡＭ及びこれらに働きかけるＣＰＵにより実現される。

ＡＳＩＣ１０は、画像処理部１１、ＳＲＡＭ ＩＦ１２、ＣＰＵ ＩＦ１３及びＳＲＡＭ１４を含む。

画像処理部１１は、画像処理を行なう部分であり、例えば、ＣＣＤ（Charge Coupled Device）イメージセンサのラインギャップ補正、シェーディング補正などの画像処理を行う。処理対象の画像データは、画像取得部３０より入力される。そして、画像処理後の画像データは、ＳＲＡＭ ＩＦ１２を介してＳＲＡＭ１４に記録する。また、再度の画像処理を行なう場合は、ＳＲＡＭ１４に記録された画像データを読み出す。

ＳＲＡＭ ＩＦ１２は、ＣＰＵ ＩＦ１３や画像処理部１１からの要求を受け、ＳＲＡＭ１４にリード・ライトアクセスを行うインターフェースとなる回路である。

ここで、本実施形態では、画像処理部１１がＳＲＡＭ１４にリード・ライトアクセスをするのに適した動作クロックである「画像処理用クロック」と、ＣＰＵ２０がＳＲＡＭ１４へリード・ライトアクセスするのに適した動作クロックである「ＣＰＵ ＩＦ用クロック」の双方が存在する。そして、詳細は後述するが、ＳＲＡＭ ＩＦ１２の動作クロックは、画像処理部１１による画像処理が行なわれていないＩＤＬＥ状態であればＣＰＵ ＩＦ用クロックとなり、画像処理部１１が実際に画像処理を行っている状態であれば画像処理用クロックとなる。つまり、ＳＲＡＭ ＩＦ１２の動作クロックは、状況に応じて切り換わる。

ＣＰＵ ＩＦ１３は、ＣＰＵ２０からのＳＲＡＭ１４へのアクセス要求を受け、ＳＲＡＭ ＩＦ１２を介してＳＲＡＭ１４へのリード・ライトアクセスを行うインターフェースとなる回路である。ＣＰＵ ＩＦ１３の動作クロックは、ＣＰＵ ＩＦ用クロックとなる。

ＳＲＡＭ１４は、シェーディングデータ等の画像処理で使用するデータを格納するためのＳＲＡＭである。ＳＲＡＭ１４の動作クロックは、画像処理部１１による画像処理が行なわれていないＩＤＬＥ状態であればＣＰＵ ＩＦ用クロックとなり、画像処理部１１が実際に画像処理を行っている画像処理状態であれば画像処理用クロックとなる。つまり、ＳＲＡＭ１４の動作クロックは、ＣＰＵ ＩＦ１３の動作クロック同様に、状況に応じて切り換わる。

ＣＰＵ２０は、ＳＲＡＭ１４へのリード・ライトアクセス及びスキャナ画像転送における画像サイズなどの設定及び制御を行う部分である。ＣＰＵ２０は、ＣＰＵ ＩＦ用クロックによりＣＰＵ ＩＦ１３及びＳＲＡＭ ＩＦ１２を介してＳＲＡＭ１４へリード・ライトアクセスを行なう。また、ＣＰＵ２０は、画像処理部１１の動作を管理している。つまり、画像処理部１１に画像処理を開始させたり、画像処理部１１の画像処理の終了を検知したりすることが可能である。そして、かかる管理を行なうために、ＣＰＵ２０は画像処理部１１との間で通信を行なうことが可能である。なお、ＣＰＵ２０と画像処理部１１間での通信のための信号線の図示は省略する。

画像取得部３０は、画像データを取得する部分であり、複合機のスキャナに含まれるＣＣＤと、このＣＣＤが紙媒体等からスキャンした画像の信号を増幅した後、Ａ／Ｄ変換をしてデジタル信号に変換してから画像データを生成するＡＦＤ（Analog Front End）等を含む。画像取得部３０が生成した画像データは画像処理部１１に出力される。

以上、本実施形態に含まれる各部について説明した。次に、本実施形態の詳細な動作について説明するにあたって、前提となる動作クロックの切り替えについて説明をする。

［背景技術］の欄や［発明が解決すべき課題］の欄で説明したように、一般的な技術では、ＣＰＵからＳＲＡＭへのアクセス時、ＳＲＡＭ及びＳＲＡＭ ＩＦが、ＣＰＵがＣＰＵ ＩＦを介してアクセスするクロックとは異なるクロックで動作していた。そのため、シンクロナイザが必要となり、低速なアクセスとなってしまっていた。

そこで、本実施形態では、ＳＲＡＭ及びＳＲＡＭ ＩＦの動作クロックを画像処理実行時とＣＰＵアクセス時で切り換え、ＣＰＵアクセス時にはＳＲＡＭ及びＳＲＡＭ ＩＦの動作クロックをＣＰＵアクセスのクロックドメインにする。これにより、異なるクロックドメインをまたぐ際に必要となるシンクロナイザを不要となると共に、ＣＰＵアクセスを高速化することを可能とする。

この点について図４及び図５を参照して、本実施形態に含まれる各部の構成に沿って具体的に説明する。図４及び図５は、本実施形態に含まれる各部の動作クロックが何れの動作クロックであるのか、すなわち、各部が何れのクロックドメインに属するのかを表す図である。

まず、図４を参照すると、画像処理部１１側には、上述した画像処理用クロックが供給されている。そして、画像処理部１１、ＳＲＡＭ ＩＦ１２及びＳＲＡＭ１４は、この画像処理用クロックを動作クロックとして動作する。つまり、この場合画像処理部１１、ＳＲＡＭ ＩＦ１２及びＳＲＡＭ１４は、画像処理用クロックドメインに属する。なお、図４及び図５では、画像処理用クロックの供給源の図示を省略する。

一方で、ＣＰＵ ＩＦ１３側には、上述したＣＰＵ ＩＦ用クロックが供給されている。そして、ＣＰＵ ＩＦ１３は、このＣＰＵ ＩＦ用クロックを動作クロックとして動作する。つまり、この場合ＣＰＵ ＩＦ１３は、ＣＰＵ ＩＦ用クロックドメインに属する。なお、図４及び図５では、ＣＰＵ ＩＦクロックの供給源の図示を省略する。

ここで、図４の左上に図示されているように、画像処理部１１とＣＰＵ２０の動作クロックの違い等に起因して、これら画像処理用クロックと、ＣＰＵ ＩＦ用クロックは非同期の関係にある。つまり、これら２つのクロックは相違している。

そのため、この状態のまま画像処理部１１が、ＳＲＡＭ ＩＦ１２を介してＳＲＡＭ１４にアクセスする分には問題はないが、この状態のままＣＰＵ２０がＣＰＵ ＩＦ１３及びＳＲＡＭ ＩＦ１２を介してＳＲＡＭ１４へのアクセスを行なうためには、ＣＰＵ ＩＦ１３及びＳＲＡＭ ＩＦ１２の間にシンクロナイザを挿入する必要が生じてくる。

そこで、本実施形態では、画像処理部１１がＳＲＡＭ ＩＦ１２を介してＳＲＡＭ１４にアクセスする際には図４のように画像処理部１１、ＳＲＡＭ ＩＦ１２及びＳＲＡＭ１４を、画像処理用クロックを動作クロックとして動作させる。一方で、ＣＰＵ２０がＣＰＵ ＩＦ１３及びＳＲＡＭ ＩＦ１２を介してＳＲＡＭ１４へのアクセスを行なう場合には、図５に表すように、ＣＰＵ ＩＦ１３のみならず、ＳＲＡＭ ＩＦ１２及びＳＲＡＭ１４もＣＰＵ ＩＦ用クロックを動作クロックとして動作させる。

このようにすることにより、ＣＰＵ ＩＦ１３とＳＲＡＭ ＩＦ１２の間にシンクロナイザを挿入する必要が無くなると共に、ＣＰＵ２０によるＳＲＡＭ１４へのアクセスを高速化することを可能とする。

次に、このような動作クロックの切り替えを実現するためのＡＳＩＣ１０のより具体的な構成について図６を参照して説明をする。

図６を参照すると、ＡＳＩＣ１０は上述したように、画像処理部１１、ＳＲＡＭ ＩＦ１２、ＣＰＵ ＩＦ１３及びＳＲＡＭ１４を含む。

そして、ＳＲＡＭ ＩＦ１２は内部に、セレクタ群１、ＦＦ群２、ＦＦ３、セレクタ４及びセレクタ５を含む。

セレクタ群１は、画像処理部１１やＣＰＵ ＩＦ１３がＳＲＡＭアクセス時に出力する信号の経路の数に応じたセレクタ群である。そして、本実施形態では、画像処理部１１やＣＰＵ ＩＦ１３がＳＲＡＭアクセス時に５つの経路で信号が出力されるものとする。そのため、セレクタ群１には５つのセレクタが含まれる。これら出力する信号は、例えば、チップセレクト、アドレス、ライトデータ、ライトイネーブル及びリードイネーブルの信号であるものとする。更に、これら５つのセレクタはそれぞれがマルチプレクサにより実現される。

これら、５つのセレクタ各々の選択番号「１」に対応する入力端子には、画像処理部１１の出力端子が接続される。また、５つのセレクタの選択番号「０」に対応する入力端子には、ＣＰＵ ＩＦ１３の出力端子が接続される。

そして、セレクタ群１は、画像処理部１１が出力する「０」か「１」を表すセレクタ制御信号をセレクタ群１内のセレクタそれぞれが中継することにより各セレクタの選択信号端子にて受信し、受信したセレクタ制御信号に対応する入力端子から入力された信号を後述のＦＦ群２に出力する。

ＦＦ群２は、セレクタ群１それぞれに１対１で対応したフリップフロップ群である。今回は、ＦＦ群２に５つのセレクタが含まれるため、フリップフロップの数も５つとなる。ＦＦ群２は、後述のセレクタ５が選択して出力したクロックを、クロック入力端子にて受信し、受信したクロックを動作クロックとして動作する。そして、ＦＦ群２は、セレクタ群１から入力された信号を、セレクタ５から入力された動作クロックに応じたタイミングでラッチしてＳＲＡＭ１４に対して出力する。

ＳＲＡＭ１４は、後述のセレクタ５が選択して出力したクロックをクロック入力端子にて受信し、受信したクロックを動作クロックとして動作する。そして、ＳＲＡＭ１４は、ＦＦ群２から入力された信号に基づいて、指定されたチップ上の指定されたアドレス上に、ライトデータの書き込み又はリードデータの読み出しを行なう。また、ＳＲＡＭ１４は、リードデータの読み出しを行った場合には、読み出したリードデータをＦＦ３に対して出力する。

ＦＦ３は、後述のセレクタ５が選択して出力したクロックをクロック入力端子にて受信し、受信したクロックを動作クロックとして動作する。そして、ＦＦ３は、ＳＲＡＭ１４から入力された信号を、セレクタ５から入力された動作クロックに応じたタイミングでラッチしてセレクタ４に対して出力する。

セレクタ４は、ＦＦ３から入力された信号を出力するセレクタであり、デマルチプレクサにより実現される。セレクタ４の選択番号「１」に対応する出力端子には、画像処理部１１の入力端子が接続される。また、セレクタ４の選択番号「０」に対応する出力端子には、ＣＰＵ ＩＦ１３の入力端子が接続される。そして、セレクタ群１は、画像処理部１１が出力する「０」か「１」を表すセレクタ制御信号を受信し、受信したセレクタ制御信号に応じた出力端子から、ＦＦ３から入力された信号を出力する。

セレクタ５は、各部に供給する動作クロックを選択するためのセレクタである。セレクタ５の選択番号「１」に対応する入力端子には、画像処理用クロック源４１が接続される。つまり、セレクタ５の選択番号「１」に対応する入力端子には、画像処理用クロック源４１が出力する画像処理用クロックが入力される。また、セレクタ５の選択番号「０」に対応する入力端子には、ＣＰＵ ＩＦ用クロック源４２が接続される。つまり、セレクタ５の選択番号「０」に対応する入力端子には、ＣＰＵ ＩＦ用クロック源４２が出力するＣＰＵ ＩＦ用クロックが入力される。

そして、セレクタ５は、画像処理部１１が出力する「０」か「１」を表すセレクタ制御信号を、セレクタ群１を介して選択信号端子にて受信し、受信したセレクタ制御信号に応じた入力端子から入力されたクロックを、ＦＦ群２、セレクタ４及びＳＲＡＭ１４のクロック入力端子に対して出力する。

画像処理用クロック源４１は画像処理用クロックの供給源であり、画像処理部１１のクロック入力端子、及びセレクタ５の選択番号「１」に対応する入力端子に画像処理用クロックを供給する。

ＣＰＵ ＩＦ用クロック源４２はＣＰＵ ＩＦクロックの供給源であり、ＣＰＵ ＩＦ１３のクロック入力端子、及びセレクタ５の選択番号「０」に対応する入力端子にＣＰＵ ＩＦクロックを供給する。

画像処理部１１は、画像処理用クロック源４１から供給される画像処理用クロックを動作クロックとして動作する。画像処理部１１は５つの出力端子から上述したＳＲＡＭ１４にアクセスするための５つの信号を出力する。また、画像処理部１１は、セレクタ４が出力するＳＲＡＭ１４からのリードデータを入力端子で受信する。更に、画像処理部１１は、セレクタ制御信号をＡＳＩＣ１０に含まれる各セレクタに対して出力する。

ここで、画像処理部１１自身が画像処理を行なっている間は、セレクタ制御信号として画像処理部１１が各種画像処理モードにあることを表す信号である「１」を出力する。一方で、画像処理部１１自身が画像処理を行なっていない間は、セレクタ制御信号として画像処理部１１がＩＤＯＬモードにあることを表す信号である「０」を出力する。ＡＳＩＣ１０に含まれる各セレクタは、かかるセレクタ制御信号に応じて入力又は出力する端子を選択する。

ＣＰＵ ＩＦ１３は、ＣＰＵ ＩＦ用クロック源４２から供給されるＣＰＵ ＩＦクロックを動作クロックとして動作する。ＣＰＵ ＩＦ１３は５つの出力端子から上述したＳＲＡＭ１４にアクセスするための５つの信号を出力する。また、ＣＰＵ ＩＦ１３は、セレクタ４が出力するＳＲＡＭ１４からのリードデータを入力端子で受信する。更に、ＣＰＵ ＩＦ１３は、画像処理部１１と通信を行なうことが可能である。そして、かかる通信を利用してＣＰＵ２０は、画像処理部１１の動作を管理する。つまり、画像処理部１１に画像処理を開始させたり、画像処理部１１の画像処理の終了を検知したりすることが可能である。なお、ＣＰＵ２０と画像処理部１１の通信は、ＣＰＵ ＩＦ１３を経由しない経路で行なうようにしても良い。

次に、図７のフローチャートを参照して、本実施形態の動作について説明をする。

まず、ＳＲＡＭ１４へのアクセスを要する処理が発生した場合に、ＣＰＵ２０と画像処理部１１の何れがＳＲＡＭ１４にアクセスをするのかをＣＰＵ２０が判定する（ステップＳ１０１）。

ここで、ＣＰＵ２０がＳＲＡＭ１４にアクセスするのであれば（ステップＳ１０１においてＹｅｓ）、ステップＳ１０３に進む。一方で、ＣＰＵ２０がＳＲＡＭ１４にアクセスするのではなく、画像処理部１１がＳＲＡＭ１４にアクセスするのであれば（ステップＳ１０１においてＮｏ）、ステップＳ１１３に進む。

まず、ステップＳ１０３に進んだ場合について説明する。この場合、ＣＰＵ２０はＣＰＵ ＩＦ１３を介して画像処理部１１と通信を行い、画像処理部１１の動作モードを「ＩＤＯＬ」に設定する（ステップＳ１０３）。

すると、画像処理部１１は、セレクタ制御信号をＩＤＯＬモードに対応する「０」にして、かかるセレクタ制御信号をＳＲＡＭ ＩＦ１２に含まれる各セレクタに対して出力をする（ステップＳ１０５）。

これに伴い、セレクタ５が、ＳＲＡＭ ＩＦ１２に含まれる各フリップフロップ及びＳＲＡＭ１４に対して供給するクロックがＣＰＵ ＩＦ用クロックとなる（ステップＳ１０７）。そのため、以後、ＳＲＡＭ ＩＦ１２に含まれる各フリップフロップ及びＳＲＡＭ１４は、ＣＰＵ ＩＦ用クロックを動作クロックとして動作を行なう。かかる状態について図８を参照して説明する。図８では、ＳＲＡＭ ＩＦ１２内のセレクタに選択されていない信号の信号線については破線で表記する。一方で、ＳＲＡＭ ＩＦ１２内のセレクタに選択されている信号の信号線及びセレクタ制御信号を伝達するための信号線については実線で表記する。

図８に表わされるように、セレクタ制御信号は「０」となり、ＣＰＵ ＩＦ１３に接続された信号線が選択されることとなる。また、各フリップフロップ、ＣＰＵ ＩＦ１３及びＳＲＡＭ１４は、ＣＰＵ ＩＦ用クロックを動作クロックとして動作することとなる。

次に、ＣＰＵ２０は、ＣＰＵ ＩＦ１３及びＳＲＡＭ ＩＦ１２を介してＳＲＡＭ１４にリードアクセスやライトアクセスを行なう（ステップＳ１０９）。この点、上述したようにＣＰＵ ＩＦ１３は、ＣＰＵ ＩＦ用クロックを動作クロックとして動作している。また、ステップＳ１０７の処理によりＳＲＡＭ ＩＦ１２に含まれる各フリップフロップ及びＳＲＡＭ１４も、ＣＰＵ ＩＦ用クロックを動作クロックとして動作をしている。つまり、ＣＰＵ２０からＳＲＡＭ１４への経路及びＳＲＡＭ１４の全てが、ＣＰＵ ＩＦ用クロックにて動作することとなり、図５を参照して説明した状態となる。そのため、ＣＰＵ ＩＦ１３とＳＲＡＭ ＩＦ１２の間に、シンクロナイザを設ける必要がなくなり、ＣＰＵ２０は高速にＳＲＡＭ１４にアクセスすることが可能となる。

その後、所定の処理が終了し、ＣＰＵ２０によるＳＲＡＭ１４へのアクセスが完了するまで待機をし（ステップＳ１１１においてＮｏ）、アクセスが完了したならば（ステップＳ１１１においてＹｅｓ）今回の処理は終了となる。

次に、ステップＳ１１３に進んだ場合について説明する。この場合、ＣＰＵ２０はＣＰＵ ＩＦ１３を介して画像処理部１１と通信を行い、画像処理部１１の動作モードを「各種画像処理モード」に設定する（ステップＳ１１３）。

すると、画像処理部１１は、セレクタ制御信号を各種画像処理モードに対応する「１」にして、かかるセレクタ制御信号をＳＲＡＭ ＩＦ１２に含まれる各セレクタに対して出力をする（ステップＳ１１５）。

これに伴い、セレクタ５が、ＳＲＡＭ ＩＦ１２に含まれる各フリップフロップ及びＳＲＡＭ１４に対して供給するクロックが画像処理用クロックとなる（ステップＳ１１７）。そのため、以後、ＳＲＡＭ ＩＦ１２に含まれる各フリップフロップ及びＳＲＡＭ１４は、画像処理用クロックを動作クロックとして動作を行なう。かかる状態について図９を参照して説明する。図９でも図８同様に、ＳＲＡＭ ＩＦ１２内のセレクタに選択されていない信号の信号線については破線で表記する。一方で、ＳＲＡＭ ＩＦ１２内のセレクタに選択されている信号の信号線及びセレクタ制御信号を伝達するための信号線については実線で表記する。

図８に表わされるように、セレクタ制御信号は「１」となり、画像処理部１１に接続された信号線が選択されることとなる。また、各フリップフロップ、ＣＰＵ ＩＦ１３及びＳＲＡＭ１４は、画像処理用クロックを動作クロックとして動作することとなる。

次に、画像処理部１１は、ＳＲＡＭ ＩＦ１２を介してＳＲＡＭ１４にリードアクセスやライトアクセスを行なう（ステップＳ１１９）。この点、上述したように画像処理部１１は、画像処理用クロックを動作クロックとして動作している。また、ステップＳ１１７の処理によりＳＲＡＭ ＩＦ１２に含まれる各フリップフロップ及びＳＲＡＭ１４も、画像処理用クロックを動作クロックとして動作をしている。つまり、画像処理部１１からＳＲＡＭ１４への経路及びＳＲＡＭ１４の全てが、画像処理用クロックにて動作することとなり、図４を参照して説明した状態となる。そのため、画像処理部１１は、同一のクロックに基づいてＳＲＡＭ１４にアクセスすることが可能となる。なお、各部が同一のクロックに基づいていることから当然画像処理部１１とＳＲＡＭ ＩＦ１２間にシンクロナイザを挿入する必要はない。

その後、所定の処理が終了し、画像処理部１１によるＳＲＡＭ１４へのアクセスが完了するまで待機をし（ステップＳ１２１においてＮｏ）、アクセスが完了したならば（ステップＳ１２１においてＹｅｓ）今回の処理は終了となる。今回は、所定の処理をページ単位で行なうことを想定しているため、図７に記載のように、１ページ分の処理が完了したならば、ＳＲＡＭ１４へのアクセスが完了したと判定する（ステップＳ１２１においてＹｅｓ）。

以上説明した動作により、ＣＰＵ２０がＳＲＡＭ１４にアクセスする場合と、画像処理部１１がＳＲＡＭ１４にアクセスする場合とで、ＳＲＡＭ ＩＦ１２及びＳＲＡＭ１４の動作クロックを切り換えることができることから、本実施形態は、シンクロナイザを不要とし、何れの場合であっても高速にアクセスすることが可能となる、という効果を奏する。

＜第２の実施形態＞
次に、図１０を参照して、上述した第１の実施形態を変形した、第２の実施形態について説明をする。

図１０を参照すると、図３を参照した第１の実施形態と異なり、本実施形態のＡＳＩＣ１０にはマイコン５０が接続される。また、マイコン５０と通信可能に外部ＳＲＡＭ６０が接続される点でも異なる。また、マイコン５０は、ＣＰＵ２０、ＢＵＳコントローラ５１及びＤＭＡコントローラ５２を含む。なお、ＡＳＩＣ１０及び画像取得部３０については、基本的に第１の実施形態の構成と同等の構成であるので、重複する説明を省略する。

マイコン５０は、ＣＰＵ２０の制御により動作するマイクロコンピュータであり、図示しているＢＵＳコントローラ５１やＤＭＡコントローラ５２のような周辺回路を含む。

ＢＵＳコントローラ５１は、マイコン５０内の各部と外部とを接続するバスであり、マイコン５０の動作クロックである所定のクロック（例えば、マイコン５０のベースクロック）にて動作している。

ＤＭＡコントローラ５２は、ＤＭＡ（Direct Memory Access）機能を実現する部分である。ＤＭＡコントローラ５２は、ＳＲＡＭ１４と外部ＳＲＡＭ６０の相手でのデータ転送を、ＣＰＵ２０を介すること無く行なう。

外部ＳＲＡＭ６０は、ＤＭＡコントローラ５２がアクセス可能なＳＲＡＭであり、マイコン５０やＡＳＩＣ１０の外部に設置される。

本実施形態では、このような構成を取ることにより、例えば、ＳＲＡＭ１４に格納されている画像データ等をＤＭＡコントローラ５２が、ＢＵＳコントローラ５１、ＣＰＵ ＩＦ１３及びＳＲＡＭ ＩＦ１２を介して取得することができる。そして、ＤＭＡコントローラ５２が、取得した画像データ等を、ＢＵＳコントローラ５１を介して外部ＳＲＡＭ６０に格納することができる。すなわち、画像データを転送することができる。

この点、ＤＭＡコントローラ５２によるＳＲＡＭ１４へのアクセスは、ＢＵＳコントローラ５１を介したものとなる。そのため、かかるアクセスは、マイコン５０の動作クロックである所定のクロックにより行なわれることとなる。そこで、本実施形態では、ＣＰＵ ＩＦ用クロック源４２が、ＣＰＵ ＩＦ１３及びＳＲＡＭ１４に対して供給するＣＰＵ ＩＦ用クロックを、この所定のクロックとする。

そして、ステップＳ１０１において、ＣＰＵ２０がＳＲＡＭ１４にアクセスするのではない場合に、「ＤＭＡコントローラ５２よりＳＲＡＭ１４へ対してアクセスする？」という判定を更に行い、ここでＹｅｓと判定された場合には、ステップＳ１０３乃至ステップＳ１０７と同様の処理を行なう。更に、ステップＳ１０９のようにＣＰＵ２０がＳＲＡＭ１４にアクセスをするのではなく、ＤＭＡコントローラ５２が、ＢＵＳコントローラ５１、ＣＰＵ ＩＦ１３及びＳＲＡＭ ＩＦ１２を介してＳＲＡＭ１４へアクセスを行なう。この場合、アクセスを行なう経路内の各部は、同一のクロックで動作する。そのため、本実施形態においてもシンクロナイザを挿入することなく、ＤＭＡコントローラ５２がＳＲＡＭ１４へアクセスを行なうことが可能となる。

そして、ステップＳ１１１と同様に、「ＤＭＡコントローラ５２がアクセスを完了？」という判定を行い、アクセスが完了するまで待機し、アクセスが完了すると本処理を終了する。

以上説明した本実施形態では、ＤＭＡコントローラ５２により、ＳＲＡＭ１４と外部ＳＲＡＭ６０間でデータを転送することができる。また、この転送において、シンクロナイザ等を不要し、高速なアクセスを実現することも可能となる。

＜第３の実施形態＞
次に、上述した第１の実施形態を更に変形した第３の実施形態について説明をする。本実施形態の基本的な構成及び基本的な動作は、上述した第１の実施形態と同様なので、詳細な説明を省略する。

本実施形態では、画像処理部１１とＣＰＵ２０が協働してシェーディング補正処理を行なう。この点について説明をする。

上述したように、画像処理部１１は画像取得部３０から入力された画像データに対してシェーディング補正を行なう。ここで、画像処理部１１は、シェーディング補正を行う場合、画像取得部３０に含まれるＣＣＤにて、複合機内部等に用意されている白板を読み込むことにより、シェーディング補正用のデータを生成する。そして、画像処理部１１は、生成したシェーディング補正用の画像データを、ＳＲＡＭ１４へ格納をする。なお格納を行なうための画像処理部１１、ＳＲＡＭ ＩＦ１２及びＳＲＡＭ１４の動作については、ステップＳ１１３乃至ステップＳ１２１として説明した通りである。

ここで、白板に汚れがある場合、ＣＣＤがこの汚れをスキャンしてしまうことから、画像処理部１１により生成される補正用データは不正な値となってしまう。つまり、ＳＲＡＭ１４に格納される補正用データが不正な値となってしまう。

その後、この補正用データの不正な値を修正することなく、そのまま原稿をスキャンしてしまうと、不正な値に基づいてシェーディング補正が行なわれることから、シェーディング補正を正しく行なうことはできず、結果として出力画像不良が発生してしまう。従って、画像をスキャンする前に、ＳＲＡＭ１４に格納されているシェーディング補正用データが不正なデータになっていないか、チェックする必要がある。具体的には、ＳＲＡＭ１４に格納されているシェーディング補正用データが、基準値に収まる値になっているならば正常であり、基準値に収まる値となっていなければ不正であると判断する。

そして、かかるシェーディング補正用データのチェックを行なうために、ＣＰＵ２０が、ＳＲＡＭ１４から補正データを読み出す。

この点、読み出しは、ライン単位で行われる。そして、一つのラインであっても通常ＲＧＢの各色それぞれについて行なわれる。そのため、ＣＰＵ２０によるＳＲＡＭ１４へのアクセスは少なくない。例えば、標準的な画素数である、外部ＳＲＡＭ６００ｄｐｉ(dots per inch)であるならば、例えば、１つのラインについて例えば７５００回程度のアクセスが生じる。

かかるシェーディング補正用データのチェック処理を、［背景技術］の欄で説明したシンクロナイザを利用する技術で実現すると、アクセスが低速であることから多くの処理時間を要することとなる。

しかしながら、本実施形態であれば、第１の実施形態と同様に、ＣＰＵ２０によるＳＲＡＭ１４へのアクセス時には、ＳＲＡＭ ＩＦ１２及びＳＲＡＭ１４の動作クロックを切り換えることにより、高速アクセスを実現することから、シンクロナイザを利用する場合に比べて、処理時間を大幅に短縮することが可能となる。

また、シンクロナイザによる処理については、外部から干渉をすることができないことから、シンクロナイザによる処理のために要する時間を予測することができない、というデメリットも生じる。つまり、シンクロナイザを挿入してしまうと、処理に要する時間が処理の度にバラついてしまう。

しかしながら、本実施形態であれば、シンクロナイザを要さないことから、このようなデメリットは生じず、処理に要する時間を一律に予測することも可能となる。

つまり、本実施形態において、シェーディング補正用データのチェック処理を行なうことにより、より高速に、且つ、一律の時間で処理を実行することが可能となるという効果を奏する。

なお、上記のシェーディング補正用データのチェック処理は、印刷の度に行っても良いが、装置起動時や、ジョブ開始時に一回行なうようにすると良い。

なお、本実施形態は、画像処理部１１とＣＰＵ２０が協働して行なう処理を、シェーディング補正用データのチェック処理に限定する趣旨のものではない。例えば、用紙を読み取ったときに、画像処理部１１が読み取られた画像を画像データとしてＳＲＡＭ１４に格納し、ＣＰＵ２０が、かかる画像データをＳＲＡＭ１４から読み取って、解析することにより用紙のエッジを検知して、用紙のサイズ検出する処理等を行なうようにしても良い。

＜第４の実施形態＞
次に、第４の実施形態について説明をする。本実施形態は、上述した各実施形態の何れかにおけるＡＳＩＣ１０及びＣＰＵ２０を搭載した複合機の実施形態である。本実施形態では、上述したＡＳＩＣ１０及びＣＰＵ２０による画像処理を施した画像データを紙媒体等に印刷をする。

図１１は、本実施形態の複合機である複合機３００の構成例を示すブロック図である。図１２は複合機の構成を示す斜視図である。なお、図１２の複合機３００の外観は特開２０１５−４３６２９号公報の画像形成装置１００の外観と同様である。

複合機３００は、図１１に示すように、送受信部３０１、制御部３０２、操作部３０３、スキャナ部３０４、記憶部３０５、給紙部３０６、プリンタ部３０７、及び排紙部３０８を含んでいる。

ここで、制御部３０２は複合機３００全体の動きを制御する、また、制御部３０２には、上述した各実施形態における、ＣＰＵ２０及びＡＳＩＣ１０が含まれる。また、第３の実施形態を複合機３００に搭載するならば、更に、マイコン５０と外部ＳＲＡＭ６０が含まれる。なお、ＡＳＩＣ１０や外部ＳＲＡＭ６０が記憶部３０５に含まれるようにしても良い。加えて、制御部３０２には、ＩＣＵ等も含まれる。

そして、ＣＰＵ２０は上述した処理に加えて、もっぱらスキャナ部３０４全体の制御を行なう。

なお、スキャナ部３０４の一部又は全部は画像取得部３０に相当する。

図１２に示すように、スキャナ部３０４は、複合機３００の本体上部に搭載されて原稿の画像情報を読取る。スキャナ部３０４は、ガラス板で形成された原稿載置台に原稿を載せ、原稿載置台下で、ライン状の光源とミラーを有する走査系を走査させて原稿に光を照射し、原稿からの反射光をミラーで反射させ、結像光学系を介して電荷結合素子に反射光を結像させて原稿の画像を読み取り、原稿の画像データを出力する。

操作部３０３は、複合機３００の本体上部の操作側（前面側）に設けられ、タッチパネルディスプレイ３１０と表示操作部３２０とを備えている。タッチパネルディスプレイ３１０は、液晶パネル等で構成された表示パネル、表示パネルに重ねて配置されたユーザの指で押圧された位置を検出するタッチパネルとで構成される。表示操作部３２０は、表示灯と、電源キーと、省エネルギーキーと、動作モードを選択するホーム画面ヘタッチパネルディスプレイ３１０の表示画面を戻すためのホームキーとで構成される。複合機３００は、このような構成の表示操作部３２０を備えるものに限定されず、タッチパネルディスプレイ３１０のみを備えるものであってもよい。タッチパネルディスプレイ３１０の画面は表示操作部３２０の電源キーを押すと、コピー、ファクシミリ、スキャンサービスの選択画面等になり、ユーザからの選択に応じた処理を行なう。

給紙部３０６は、用紙カセット３０６−１に収納された記録用紙、または手差トレイ３０６−２に載置された記録用紙を１枚ずつ引出してプリンタ部３０７へ送り出す。

プリンタ部３０７は、複合機３００に入力される画像データに基づき画像の形成を行う。プリンタ部３０７は、スキャナ部３０４から読み取られた画像データ若しくは記憶部３０５に記憶された画像データを記録用紙に形成（印刷）することができる。

プリンタ部３０７では、感光体ドラムの表面を帯電させ、画像データの画像に対応して感光体ドラム表面を露光して静電潜像を形成する。その後、感光体ドラムの静電潜像を現像して、トナー像を形成する。このトナー像を記録用紙に転写し、加熱して記録用紙に定着する。カラー画像を印刷する場合には、ブラック（Ｋ）、シアン（Ｃ）、マゼンダ（Ｍ）、イエロー（Ｙ）の各色のトナーを用いて各色ごとに設けられた感光体ドラムにトナー像を形成し、中間転写ベルトに各色のトナー像を順次転写して重ね合わせてカラーのトナー画像を形成し、このトナー画像を記録媒体となる記録用紙に転写し、加熱して記録用紙に定着する。

排紙部１０８は、プリンタ部３０７により画像が形成された記録用紙を排出する。

記憶部３０５は、制御部３０２がＣＰＵで構成される場合に演算および処理の結果を一時的に記憶するワーキングメモリとしての機能と、画像データを記憶するフレームメモリとしての機能とを有する。そして、複合機３００外部から端末コンピュータやサーバーなどによって複合機３００に入力された画像データやスキャナ部３０４により読み取られた原稿の画像データなどを記憶する。

送受信部３０１は、外部のサーバー、端末コンピュータ等と接続されて通信を可能にする。具体的には、送受信部３０１には、画像データの送受信用に公衆回線が接続され、図示しないネットワークインターフェイスには、ネットワーク回線が接続されている。

本実施形態では、このようにＣＰＵ２０やＡＳＩＣ１０等を搭載して複合機を実現することから、ＣＰＵ２０やＡＳＩＣ１０等が画像処理を施したデータを利用して紙媒体等への印刷を行なうことが可能となる。

また、上述した実施形態は、本発明の好適な実施形態ではあるが、上記実施形態のみに本発明の範囲を限定するものではなく、本発明の要旨を逸脱しない範囲において種々の変更を施した形態での実施が可能である。

例えば、上述した各実施形態の構成の一部又は全部を他の実施形態の構成の一部又は全部と組み合わせるようにしても良い。

また、他にも例えば、画像処理部１１がセレクタ制御信号を出力するのではなく、ＣＰＵ２０がＣＰＵ ＩＦ１３を利用してセレクタ制御信号を出力するようにしても良い。

なお、上記の各実施形態は、それぞれが、ハードウェア、ソフトウェア又はこれらの組み合わせにより実現することができる。また、上記の各実施形態により行なわれるアクセス制御方法も、ハードウェア、ソフトウェア又はこれらの組み合わせにより実現することができる。ここで、ソフトウェアによって実現されるとは、コンピュータがプログラムを読み込んで実行することにより実現されることを意味する。

プログラムは、様々なタイプの非一時的なコンピュータ可読媒体(non-transitory computer readable medium)を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体(tangible storage medium)を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えば、フレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば、光磁気ディスク）、ＣＤ−ＲＯＭ(Read Only Memory)、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ(Programmable ROM)、ＥＰＲＯＭ(Erasable PROM)、フラッシュＲＯＭ、ＲＡＭ(random access memory）)を含む。

以上説明した本発明の実施形態は、以下に示すような種々の効果を奏する。

第１の効果は、異なるクロックのクロックドメインをまたぐ際に発生するクロックサイクルが無くなり、ＣＰＵからのアクセスを高速化できることである。

その理由は、画像処理回路とＣＰＵからのアクセスをインターフェースする回路のクロックドメインが非同期関係にあり、画像処理で使用するＳＲＡＭに対して、ＣＰＵからリードまたはライトアクセスを行う際に、画像処理回路がアイドルであれば、ＳＲＡＭ及びＳＲＡＭへのアクセスをインターフェースする回路のクロックドメインをＣＰＵからのアクセスをインターフェースする回路のクロックドメインに変更してアクセスを行うからである。

第２の効果はＷＡＩＴ信号を使用せずにＣＰＵからＳＲＡＭへアクセスすることから、余分なＷＡＩＴサイクルが挿入されないことである。この点についてより詳細に説明する。

ＣＰＵとＣＰＵ ＩＦとのクロックが相違する場合に、クロックの相違に対応するためにＣＰＵを待機（ＷＡＩＴ）させることが考えられる。ここで、ＣＰＵをプログラマブルにＷＡＩＴさせることができるが、プログラマブルに挿入できるＷＡＩＴサイクル数は決まっている。それにも関わらず、プログラマブルＷＡＩＴサイクル数以上のＷＡＩＴサイクルが必要な場合は、画像処理部からＣＰＵに対してＷＡＩＴ信号を出力させるような処理が必要となるという問題が生じる。

また、この時、内部で非同期クロックドメインをまたぐ際に発生するクロックサイクル数は一定ではないので、アクセスサイクル数が変動する。更に、ＷＡＩＴ信号は一般的にオープンドレインの信号であり、立ち上がりがなまる傾向があり、これもアクセスサイクル数を変動させる要因になる。

そのため、挿入されるＷＡＩＴサイクル数が増加することがある。このような状況に対応するために上記のＷＡＩＴ信号を出力させるような処理が必要となる。

しかし、本発明の実施形態では、ＷＡＩＴ信号を使用する必要がないので、上述のように余分なＷＡＩＴサイクルが挿入されないという効果を奏する。

ＷＡＩＴ信号を使用する必要がない理由は、本発明の実施形態ではクロック切り替えを行なうからである。

第３の効果は一回のＣＰＵアクセスに要するサイクル数を最適に調整し、アクセス時間を短縮することができることである。

その理由は、クロック切り替えを行なうことにより、ＣＰＵのクロックと同じクロックドメインでＳＲＡＭにアクセスするので、ＣＰＵのアクセスサイクルは最短３サイクルでアクセスも行うことができる回路を実現できるからである。

第４の効果は画像１ライン全データなど大量のアクセスを行っても、トータルのアクセス時間の変動しないことである。

その理由は、クロックが非同期の場合はどうしても１回１回のアクセスサイクルに変動があるので、トータルのアクセス時間も変動してしまうが、本発明の実施形態では、クロックが同期していることから、トータルのアクセス時間は変動しないからである。

第５の効果はクロック切り換えにより、ＤＭＡによるＳＲＡＭをアクセスでも転送時間を短縮することが可能となることである。

その理由は、上述の第３の実施形態のように、ＣＰＵではなくＤＭＡを使用しても同じように一回一回のアクセスサイクルが少なくなるので、処理時間を短縮することができるからである。

本発明は、動作クロックの異なる複数の部分が、１つの記憶部にアクセスするような構成の装置におけるアクセス制御に好適である。

１ セレクタ群
２ ＦＦ群
３ ＦＦ
４、５ セレクタ
１０ ＡＳＩＣ
１１ 画像処理部
１２ ＳＲＡＭ ＩＦ
１３ ＣＰＵ ＩＦ
１４ ＳＲＡＭ
２０ ＣＰＵ
３０ 画像取得部
４１ 画像処理用クロック源
４２ ＣＰＵ ＩＦ用クロック源
５０ マイコン
５１ ＢＵＳコントローラ
６０ 外部ＳＲＡＭ
３００ 複合機
３０１ 送受信部
３０２ 制御部
３０３ 操作部
３０４ スキャナ部
３０５ 記憶部
３０６ 給紙部
３０７ プリンタ部
３０８ 排紙部

Claims (13)

1. 第１のクロックで動作する第１の画像処理部と、前記第１のクロックと異なるクロックである第２のクロックで動作する第２の画像処理部との双方の画像処理部に接続された記憶部へのアクセスを制御するアクセス制御装置であって、
   前記第１の画像処理部による前記記憶部へのアクセスが発生する場合には、前記記憶部に動作クロックとして前記第１のクロックを供給し、前記第２の画像処理部による前記記憶部へのアクセスが発生する場合には、前記記憶部に動作クロックとして前記第２のクロックを供給するクロック切替手段を備えることを特徴とするアクセス制御装置。
2. 前記第１の画像処理部及び前記第２の画像処理部は少なくとも一部が共通する経路にて前記記憶部にアクセスし、
   前記クロック切替手段は、前記少なくとも一部が共通する経路の動作クロックとして、前記記憶部に供給中の動作クロックと同一のクロックを供給することを特徴とする請求項１に記載のアクセス制御装置。
3. 前記少なくとも一部が共通する経路として、前記第１の画像処理部に対応する入力信号及び前記第２の画像処理部に対応する入力信号の何れかを出力する第１のセレクタを更に備え、
   前記第１のセレクタが出力する信号の入力元を切り換えることにより、前記第１の画像処理部及び前記第２の画像処理部の何れか一方の入力信号を前記記憶部に出力することを特徴とする請求項２に記載のアクセス制御装置。
4. 前記少なくとも一部が共通する経路として、前記記憶部が出力する信号を、第１の画像処理部に対応する出力先及び前記第２の制御に対応する出力先の何れかに出力する第２のセレクタを更に備え、
   前記第２のセレクタが出力する信号の出力先を切り換えることにより、前記第１の画像処理部及び前記第２の画像処理部の何れか一方に対応する出力先に前記記憶部が出力する信号を出力することを特徴とする請求項２又は３に記載のアクセス制御装置。
5. 前記第１のクロックを前記第１の画像処理部に動作クロックを供給するクロック源から取得すること、及び、前記第２のクロックを前記第２の画像処理部に動作クロックを供給するクロック源から取得することの何れか又は双方を行なうことを特徴とする請求項１乃至４の何れか１項に記載のアクセス制御装置。
6. 請求項１乃至５の何れか１項に記載のアクセス制御装置と、前記第１の画像処理部と、前記第２の画像処理部とを備えた画像処理装置であって、
   前記第１の画像処理部及び前記第２の画像処理部の何れか一方が、第１の画像処理を行い、該処理により得られた画像データを前記記憶部に格納し、
   前記第１の画像処理部及び前記第２の画像処理部の何れか他方が、前記記憶部に格納された前記画像データを読み出して、該読み出した画像データに基づいて第２の画像処理を行なうことを特徴とする画像処理装置。
7. 前記第２の画像処理部は、前記第１の画像処理部の指示を契機として前記記憶部へのアクセスを伴う処理を開始すると共に、該処理の終了を前記第１の画像処理部に通知する部分であり、
   前記第１の画像処理部は、前記指示を行ったこと及び前記通知を受信したことに基づいて、前記第２の処理部による前記記憶部へのアクセスと、自第１の画像処理部による前記記憶部へのアクセスを同時に発生させないことを特徴とする請求項６に記載の画像処理装置。
8. 前記第１の画像処理部及び前記第２の画像処理部の何れか又は双方は、自画像処理部が前記記憶部へのアクセスを伴う処理を実行中であるか否かを表す信号を出力し、
   前記アクセス制御装置は、前記自画像処理部が前記記憶部へのアクセスを伴う処理を実行中であるか否かを表す信号を受信し、該受信した信号に基づいて前記第１の画像処理部及び前記第２の画像処理部の何れが前記記憶部にアクセス中であるかを判定することを特徴とする請求項６又は７に記載の画像処理装置。
9. 前記記憶部に接続され第３のクロックで動作するデータ転送部と、前記データ転送部と接続された転送用記憶部を更に備え、
   前記データ転送部は、前記記憶部と前期転送用記憶部間でのデータ転送を行い、
   前記アクセス制御装置は、前記データ転送のために前記データ転送部による前記記憶部へのアクセスが発生する場合には、前記記憶部に供給する動作クロックを前記第３のクロックすることを特徴とする請求項６乃至８の何れか１項に記載の画像処理装置。
10. 前記第１の制御部は、画像データに対してシェーディング補正を行なうための補正用データを生成する処理をし、該処理により得られた前記補正用データを前記記憶部に格納し、
    前記第２の画像処理部は、前記記憶部に格納された前記補正用データを読み出して、該読み出した補正用データが不正なデータとなっていないか否かを判定する処理を行なうことを特徴とする請求項６乃至９の何れか１項に記載の画像処理装置。
11. 請求項６乃至１０の何れか１項に記載の画像処理装置を備えることを特徴とする複合機。
12. 第１のクロックで動作する第１の画像処理部と、前記第１のクロックと異なるクロックである第２のクロックで動作する第２の画像処理部との双方の画像処理部に接続された記憶部へのアクセスを制御するアクセス制御方法であって、
    前記第１の画像処理部による前記記憶部へのアクセスが発生する場合には、前記記憶部に動作クロックとして前記第１のクロックを供給し、前記第２の画像処理部による前記記憶部へのアクセスが発生する場合には、前記記憶部に動作クロックとして前記第２のクロックを供給するクロック切替ステップを行なうことを特徴とするアクセス制御方法。
13. 第１のクロックで動作する第１の画像処理部と、前記第１のクロックと異なるクロックである第２のクロックで動作する第２の画像処理部との双方の画像処理部に接続された記憶部へのアクセスを制御するアクセス制御装置とを備えた画像処理装置が行なう画像処理方法であって、
    前記第１の画像処理部及び前記第２の画像処理部の何れか一方が、第１の画像処理を行い、該処理により得られた画像データを前記記憶部に格納し、
    前記第１の画像処理部及び前記第２の画像処理部の何れか他方が、前記記憶部に格納された前記画像データを読み出して、該読み出した画像データに基づいて第２の画像処理を行なう画像処理ステップと、
    前記第１の画像処理部による前記記憶部へのアクセスが発生する場合には、前記記憶部に動作クロックとして前記第１のクロックを供給し、前記第２の画像処理部による前記記憶部へのアクセスが発生する場合には、前記記憶部に動作クロックとして前記第２のクロックを供給するクロック切替ステップと、
    を行なうことを特徴とするアクセス制御方法。