JP2017034499A

JP2017034499A - 固体撮像装置

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Publication number: JP2017034499A
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Inventors: 榊原　学; Manabu Sakakibara; 学榊原
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Abstract

【課題】固体撮像素子への熱又はノイズの影響を低減することができる固体撮像装置を提供することを課題とする。【解決手段】固体撮像装置は、少なくとも第１の半導体チップ（２５）と第２の半導体チップ（２８）と第３の半導体チップ（３１）が積層された固体撮像装置であって、前記第２の半導体チップは、前記第１の半導体チップと前記第３の半導体チップとの間に設けられ、前記第１の半導体チップには、光電変換により画像信号を出力する固体撮像素子（２）が設けられ、前記第２の半導体チップには、第１の回路（８）が設けられ、前記第３の半導体チップには、第２の回路（３、５〜７）が設けられ、前記固体撮像素子の動作時に前記第２の回路が発生する熱量又はノイズは、前記固体撮像素子の動作時に前記第１の回路が発生する熱量又はノイズより大きいことを特徴とする。【選択図】図５

Description

本発明は、固体撮像装置に関する。

近年、画像処理回路が形成された半導体回路素子と固体撮像素子とを積層した３次元積層型の固体撮像装置が開発されている。積層型の固体撮像装置では、固体撮像素子の直下に画像処理回路を形成した立体的な積層構造を採ることにより、実装密度を向上させ、少ない実装面積となる固体撮像装置を実現している（特許文献１参照）。

特開２０１２−９４７２０号公報

しかし、上記の固体撮像装置では、画像処理回路を形成した半導体回路素子と固体撮像素子とが近接して配置される。そのため、半導体回路素子の動作により発生する熱が固体撮像素子に伝搬して暗電流の増加やホワイトノイズの増加を引き起こし、撮像画像の品質を低下させてしまう課題がある。また、半導体回路素子の動作により発生するノイズが固体撮像素子へのノイズとなり、撮像性能に悪影響を与えるという課題もある。

本発明の目的は、固体撮像素子への熱又はノイズの影響を低減することができる固体撮像装置を提供することである。

本発明の固体撮像装置は、少なくとも第１の半導体チップと第２の半導体チップと第３の半導体チップが積層された固体撮像装置であって、前記第２の半導体チップは、前記第１の半導体チップと前記第３の半導体チップとの間に設けられ、前記第１の半導体チップには、光電変換により画像信号を出力する固体撮像素子が設けられ、前記第２の半導体チップには、第１の回路が設けられ、前記第３の半導体チップには、第２の回路が設けられ、前記固体撮像素子の動作時に前記第２の回路が発生する熱量又はノイズは、前記固体撮像素子の動作時に前記第１の回路が発生する熱量又はノイズより大きいことを特徴とする。

本発明によれば、第２の回路が発生する熱又はノイズが固体撮像素子へ伝搬しにくいので、画質を向上させることができる。また、第１の半導体チップと第２の半導体チップと第３の半導体チップを積層することにより、実装面積を小さくすることができる。

第１の実施形態の固体撮像システムの構成図である。第１の実施形態の動作マトリックス図である。第１の実施形態の撮像素子を説明する平面図である。第１の実施形態の画素の構成図である。第１の実施形態の積層型固体撮像装置の断面図である。第２の実施形態の積層型固体撮像装置の断面図である。

（第１の実施形態）
図１は、本発明の第１の実施形態による撮像システムの構成例を示すブロック図である。撮像システムは、固体撮像装置１、光学レンズ１０、ＤＲＡＭ１１、記録媒体１２及び外部モニタ１４を有する。固体撮像装置１は、固体撮像素子２、現像処理回路３、ＤＲＡＭ制御回路５、記録処理回路６、記録媒体制御回路７、再生処理回路８及びレンズ制御回路９を有する。ＤＲＡＭ１１は、ＤＲＡＭ制御回路５の制御の下、データを一時的に格納する。記録媒体１２は、例えばメモリカードであり、記録媒体制御回路７により制御される。外部モニタ１４は、再生処理回路８が出力する再生画像を表示する。

まず、撮像記録モードの固体撮像システムの動作について説明する。被写体からの被写体光は、光学レンズ１０により、固体撮像素子２の撮像面上に結像される。レンズ制御回路９は、光学レンズ１０を光軸上に移動して、被写体に焦点が合うようにフォーカス制御を行う。固体撮像素子２は、光電変換により被写体光を電気信号（画像信号）に変換し、その電気信号をアナログからデジタルに変換して現像処理回路３に出力する。現像処理回路３は、固体撮像素子２により出力された画像信号に対して、γ処理、ＹＣＣ現像、アパーチャ処理などの現像処理を行い、現像処理したＲＡＷ画像データをＤＲＡＭ制御回路５に出力する。ＤＲＡＭ制御回路５は、入力されたＲＡＷ画像データをＤＲＡＭ（メモリ）１１に書き込むメモリ制御回路である。記録処理回路６は、ＤＲＡＭ１１に記憶されているＲＡＷ画像データをＤＲＡＭ制御回路５経由で読み出し、高能率符号化（圧縮符号化）により情報量を圧縮した画像ファイル（静止画ファイル又は動画ファイル）を生成する符号化回路である。静止画圧縮の場合にはＪＰＥＧなどを、動画圧縮の場合にはＭＰＥＧ−２、Ｈ．２６４、Ｈ．２６５などを用いる。記録媒体制御回路７は、その圧縮符号化された画像ファイルを記録媒体１２に書き込む。

次に、画像再生モードの固体撮像システムの動作について説明する。再生処理回路８は、記録媒体制御回路７を経由して、記録媒体１２に記録されている画像ファイルを読み出し、外部に接続された外部モニタ１４に出力する。外部モニタ１４には、画像が表示される。再生処理回路８と外部モニタ１４との接続は、例えばＨＤＭＩ(登録商標）やＳＤＩのような汎用インタフェースである。

図２は、撮像記録モード及び画像再生モードにおける固体撮像システムの動作状態を示す動作マトリックス図である。動作モードＴ５００は、固体撮像装置１の動作モードであり、撮像記録モード又は画像再生モードである。動作状態Ｔ５０１は、現像処理回路３の動作状態である。動作状態Ｔ５０２は、ＤＲＡＭ制御回路５の動作状態である。動作状態Ｔ５０３は、記録処理回路６の動作状態である。動作状態Ｔ５０４は、記録媒体制御回路７の動作状態である。動作状態Ｔ５０５は、再生処理回路８の動作状態である。動作状態Ｔ５０６は、レンズ制御回路９の動作状態である。図２明らかなように、撮像記録モードでは、現像処理回路３、ＤＲＡＭ制御回路５、記録処理回路６、記録媒体制御回路７及びレンズ制御回路９が動作状態になる。画像再生モードでは、記録媒体制御回路７及び再生処理回路８が動作する。なお、画像再生モードであっても、ＤＲＡＭ１１を汎用の用途で使用する場合には、ＤＲＡＭ制御回路５は動作する場合がある。

図３は、図１の固体撮像素子２の構成例を示す平面図である。固体撮像素子２は、有効画素領域３０１、周辺回路３０２及び基準画素領域３０３を有する。複数の画素３１１は、２次元行列状に配列されている。複数の画素３１１の各々は、光電変換を行う光電変換素子を有する。複数の画素は、有効画素領域３０１及び基準画素領域３０３に分割される。基準画素領域３０３の画素３１１は、遮光膜によって遮光され、基準信号を生成する。有効画素領域３０１の画素３１１は、遮光されておらず、光電変換により画素信号を生成する。なお、基準画素領域３０３の少なくとも一部の画素が遮光されていない構造を有するものでもかまわない。

周辺回路３０２は、垂直走査回路３１２、水平走査回路３１３及び読み出し回路３１４を有する。垂直走査回路３１２は、２次元行列状の画素３１１の信号を行単位で読み出し回路３１４に出力させる。読み出し回路３１４は、画素３１１の信号に対し、増幅、相関二重サンプリング、アナログ／デジタル変換を行い、保持する。水平走査回路３１３は、読み出し回路３１４が保持している１行分の信号を列単位で順に外部に出力させる。

有効画素領域３０１、基準画素領域３０３及び周辺回路３０２は、同一の半導体チップに形成されている。図３では、説明の便宜上、９行９列の画素３１１の例を示しているが、実際には数十万〜数千万の画素３１１が２次元行列状に配置されている。

図４は、図３の画素３１１の構成例を示す回路図である。画素３１１は、光電変換素子ＰＤ、転送スイッチ４０５、フローティングデフュージョン部４０６、リセットスイッチ４０７及び増幅ＭＯＳアンプ４０８を有する。電源ライン４０９は、リセットスイッチ４０７及び増幅ＭＯＳアンプ４０８に接続される。光電変換素子ＰＤは、例えばフォトダイオードであり、受光した入射光に応じた電荷を生成する。転送スイッチ４０５は、転送パルスｐＴＸによってオンされると、光電変換素子ＰＤの電荷をフローティングデフュージョン部４０６に転送する。フローティングデフュージョン部４０６は、電荷を一時的に蓄積する。リセットスイッチ４０７は、リセットパルスｐＲＥＳによってオンされると、フローティングデフュージョン部４０６に蓄積された電荷をリセットする。増幅ＭＯＳアンプ４０８は、ソースフォロアアンプとして機能し、フローティングデフュージョン部４０６に蓄積された電荷量に応じた電圧を出力する。選択スイッチ４０２は、選択パルスｐＳＥＬによってオンされると、増幅ＭＯＳアンプの出力ノードを信号出力線４１０に接続する。信号出力線４１０は、行列状の画素３１１の列毎に設けられる。各列の信号出力線４１０は、各列の画素３１１に共通に接続され、読み出し回路３１４に接続される。垂直走査回路３１２は、転送パルスｐＴＸ、リセットパルスｐＲＥＳ及び選択パルスｐＳＥＬを画素３１１に出力する。また、垂直走査回路３１２は、同一行の画素３１１には、同じ転送パルスｐＴＸ、リセットパルスｐＲＥＳ及び選択パルスｐＳＥＬを出力する。

図５は、図１の固体撮像装置１の構成例を示す断面図である。固体撮像装置１は、マイクロレンズ２１、カラーフィルタ２２、第１の半導体チップ２５、第２の半導体チップ２８、第３の半導体チップ３１、樹脂基板によるインターポーザ基板３２、半田ボール３３が上から順に積層形成されている。固体撮像装置１は、少なくとも第１の半導体チップ２５と第２の半導体チップ２８と第３の半導体チップ３１が積層されている。これにより、固体撮像装置１の実装面積を小さくすることができる。第２の半導体チップ２８は、第１の半導体チップ２５と第３の半導体チップ３１との間に設けられる。第１の半導体チップ２５は、第１のシリコン基板２３及び第１の配線層２４を有する。第１の半導体チップ２５には、固体撮像素子２が設けられる。第１のシリコン基板２３は、有効画素領域３０１、オプティカルブラック領域３０３及び周辺回路３０２を有する。有効画素領域３０１及びオプティカルブラック領域３０３は、画素３１１を有する。画素３１１は、第１のシリコン基板２３に形成された光電変換素子ＰＤ及びトランジスタ４０５，４０７，４０８等が第１の配線層２４で接続された回路を有する。ただし、ここでは説明を簡略化するために、第１のシリコン基板２３に画素３１１が形成されているとして説明を行う。同様に、周辺回路３０２は、第１のシリコン基板２３に形成されたトランジスタが第１の配線層２４で接続された回路を有するが、説明を簡略化するために、第１のシリコン基板２３に周辺回路３０２が形成されているとして説明を行う。

第１の配線層２４は、コンタクト４１ａ，４１ｂ，４１ｃ、金属ビア４２ａ，４２ｂ，４２ｃ、配線４３ａ，４３ｂ、金属ビア４４ａ、及びコンタクト４５ａを有する。コンタクト４１ａ，４１ｂ，４１ｃは、第１のシリコン基板２３に接続するためのコンタクトである。コンタクト４５ａは、第２の半導体チップ２８に接続するためのコンタクトである。コンタクト及びビアの材料は、例えばＣｕであるが、これに限定されるものではない。また、ここでは説明を簡単にするために、一つの画素３１１に着目して説明しているが、２次元行列状に配置されている全ての画素３１１に関しても同様である。また、配線層を３層で説明しているが、これに限定するものではなく、配線混雑を緩和するために配線層の数は更に多くてもよい。

第２の半導体チップ２８は、第２のシリコン基板２６及び第２の配線層２７を有する。第２のシリコン基板２６は、再生処理回路８及びシリコン貫通ビア５０ａを有する。シリコン貫通ビア５０ａは、固体撮像素子２のコンタクト４５ａ及び第２の配線層２７のコンタクト５１ａを接続している。第２の配線層２７は、コンタクト５１ａ，５１ｍ，５１ｎ、配線５３ａ，５３ｍ，５３ｎ、金属ビア５２ａ，５２ｍ，５２ｎ、金属ビア５４ａ，５４ｍ，５４ｎ、及びコンタクト５５ａ，５５ｍ，５５ｎを有する。コンタクト５１ａ，５１ｍ，５１ｎは、第２のシリコン基板２６に接続するためのコンタクトである。コンタクト５５ａ，５５ｍ，５５ｎは、第３の半導体チップ３１に接続するためのコンタクトである。

第３の半導体チップ３１は、第３のシリコン基板２９及び第３の配線層３０を有する。第３のシリコン基板２９は、現像処理回路３、ＤＲＡＭ制御回路５、記録処理回路６、記録媒体制御回路７、及びシリコン貫通ビア６０ａ，６０ｍ，６０ｎを有する。第３の配線層３０は、コンタクト６１ａ〜６１ｎ、金属ビア６２ａ〜６２ｎ、配線６３ａ〜６３ｎ、金属ビア６４ｅ〜６４ｎ、及びコンタクト６５ｅ〜６５ｎを有する。コンタクト６１ａ〜６１ｎは、第３のシリコン基板２９に接続するためのコンタクトである。コンタクト６５ｅ〜６５ｎは、インターポーザ基板３２に接続するためのコンタクトである。

インターポーザ基板３２は、コンタクト７１ｅ，７１ｊ，７１ｎ、金属ビア７２ｅ，７２ｊ，７２ｎ、及びコンタクト７３ｅ，７３ｊ，７３ｎを有する。コンタクト７１ｅ，７１ｊ，７１ｎは、第３の半導体チップ３１に接続するためのコンタクトである。コンタクト７３ｅ，７３ｊ，７３ｎは、半田ボール３３に接続するためのコンタクトである。半田ボール３３は、ＰＣＢ基板を介して、図１のＤＡＲＡＭ１１、記録媒体１２及び外部モニタ１４に接続される。

次に、信号線の接続経路を説明する。実際の接続は、複数ビットデータ線や複数の制御信号線などが接続されるが、ここでは説明を簡単にするために、経路が単一ビット線の接続パスとして説明する。

撮像記録モードでは、画素３１１毎に形成されたマイクロレンズ２１及びカラーフィルタ２２を経由して入光した撮像光は、第１の半導体基板２３の画素３１１に入射される。画素３１１は、光を電気信号に変換し、その電気信号を、コンタクト４１ｃ、金属ビア４２ｃ、配線４３ｂ、金属ビア４２ｂ、コンタクト４１ｂを経由して、第１のシリコン基板２３の周辺回路３０２に出力する。周辺回路３０２内の読み出し回路３１４の出力端子は、第１の配線層２４、第２のシリコン基板２６、第２の配線層２７、第３のシリコン基板２９、第３の配線層３０を経由して、現像処理回路３に接続される。具体的には、周辺回路３０２内の読み出し回路３１４の出力端子は、第１の配線層２４内のコンタクト４１ａ、金属ビア４２ａ、配線４３ａ、金属ビア４４ａ、コンタクト４５ａに接続される。続いて、コンタクト４５ａは、第２のシリコン基板２６内のシリコン貫通ビア５０ａ、第２の配線層２７内のコンタクト５１ａ、金属ビア５２ａ、配線５３ａ、金属ビア５４ａ、コンタクト５５ａに接続される。続いて、コンタクト５５ａは、第３のシリコン基板２９内のシリコン貫通ビア６０ａ、第３の配線層３０内のコンタクト６１ａ、金属ビア６２ａ、配線６３ａ、金属ビア６２ｂ、コンタクト６１ｂを経由して、現像処理回路３に接続される。

現像処理回路３は、第３の配線層３０内のコンタクト６１ｃ、金属ビア６２ｃ、配線６３ｃ、金属ビア６２ｄ、コンタクト６１ｄを経由して、ＲＡＷ画像データをＤＲＡＭ制御回路５に出力する。ＤＲＡＭ制御回路５は、第３の配線層３０内のコンタクト６１ｅ、金属ビア６２ｅ、配線６３ｅ、金属ビア６４ｅ、コンタクト６４ｅ、インターポーザ基板３２内のコンタクト７１ｅ、金属ビア７２ｅ、コンタクト７３ｅを経由して、半田ボール８１ｅに接続される。第３の半導体チップ３１内のＤＲＡＭ制御回路５は、第１の半導体チップ２５及び第２の半導体チップ２８を介さずに、半田ボール（外部端子）８１ｅに接続される。半田ボール８１ｅは、ＰＣＢ基板を経由して、ＤＲＡＭ１１に接続される。ＤＲＡＭ１１は、ＤＲＡＭ制御回路５が出力するＲＡＷ画像データを一時記録する。

ＤＲＡＭ１１は、半田ボール８１ｅに接続される。半田ボール８１ｅは、インターポーザ基板３２内のコンタクト７３ｅ、金属ビア７２ｅ、コンタクト７１ｅ、第３の配線層３０内のコンタクト６５ｅ、金属ビア６４ｅ、配線６３ｅ、金属ビア６２ｅ、コンタクト６１ｅを経由して、ＤＲＡＭ制御回路５に接続される。これにより、ＤＲＡＭ制御回路５は、ＤＲＡＭ１１に格納されたＲＡＷ画像データを読み出す。

ＤＲＡＭ制御回路５は、第３の配線層３０内のコンタクト６１ｆ、金属ビア６２ｆ、配線６３ｆ、金属ビア６２ｇ、コンタクト６１ｇを経由して、記録処理回路６に接続される。これにより、記録処理回路６は、ＤＲＡＭ制御回路５からＲＡＷ画像データを入力し、ＲＡＷ画像データに対して高能率符号化を行って画像ファイル（静止画ファイル又は動画ファイル）を生成する。

記録処理回路６は、その画像ファイルを、第３の配線層３０内のコンタクト６１ｈ、金属ビア６２ｈ、配線６３ｈ、金属ビア６２ｉ、コンタクト６１ｉを経由して、記録媒体制御回路７に出力する。記録媒体制御回路７は、第３の配線層３０内のコンタクト６１ｊ、金属ビア６２ｊ、配線６３ｊ、金属ビア６４ｊ、コンタクト６５ｊ、インターポーザ基板３２内のコンタクト７１ｊ、金属ビア７２ｊ、コンタクト７３ｊ、半田ボール８１ｊに接続される。第３の半導体チップ３１内の記録媒体制御回路７は、第１の半導体チップ２５及び第２の半導体チップ２８を介さずに、半田ボール（外部端子）８１ｊに接続される。半田ボール８１ｊは、ＰＣＢを経由して、記録媒体１２に接続される。これにより、記録媒体制御回路７は、その画像ファイルを記録媒体１２に記録する。

次に、画像再生モードでの信号線の接続経路を説明する。画像再生モードでは、固体撮像素子２は動作しない。記録媒体１２は、半田ボール８１ｊに接続される。半田ボール８１ｊは、インターポーザ基板３２内のコンタクト７３ｊ、金属ビア７２ｊ、コンタクト７１ｊ、第３の配線層３０内のコンタクト６５ｊ、金属ビア６４ｊ、配線６３ｊ、金属ビア６２ｊ、コンタクト６１ｊを経由して、記録媒体制御回路７に接続される。これにより、記録媒体制御回路７は、記録媒体１２に記録された画像ファイルを読み出す。

記録媒体制御回路７は、第３の配線層３０内のコンタクト６１ｋ、金属ビア６２ｋ、配線６３ｋ、金属ビア６２ｍ、コンタクト６１ｍ、第３のシリコン基板２９内のシリコン貫通ビア６０ｍに接続される。続いて、シリコン貫通ビア６０ｍは、第２の配線層２７内のコンタクト５５ｍ、金属ビア５４ｍ、配線５３ｍ、金属ビア５２ｍ、配線５１ｍを経由して、再生処理回路８に接続される。これにより、記録媒体制御回路７は、その画像ファイルを、第３の配線層３０、第３のシリコン基板２９、第２の配線層２７を介して、再生処理回路８に出力する。

再生処理回路８は、その画像ファイルを、所定の映像フォーマットに変換して、外部モニタ１４に出力する。すなわち、生成処理回路８は、記録媒体（記憶部）１２に記憶されている画像データを表示用画像データに変換する。再生処理回路８は、第２の配線層２７内のコンタクト５１ｎ、金属ビア５２ｎ、配線５３ｎ、金属ビア５４ｎ、コンタクト５５ｎ、第３のシリコン基板２９内のシリコン貫通ビア６０ｎに接続される。続いて、シリコン貫通ビア６０ｎは、第３の配線層３０内のコンタクト６１ｎ、金属ビア６２ｎ、配線６３ｎ、金属ビア６４ｎ、コンタクト６５ｎ、インターポーザ基板３２内のコンタクト７１ｎ、金属ビア７２ｎ、コンタクト７３ｎ、半田ボール８１ｎに接続される。半田ボール８１ｎは、ＰＣＢ基板を経由して、外部モニタ１４に接続される。これにより、再生処理回路８は、所定の映像フォーマットの画像ファイルを、第２の配線層２７、第３のシリコン基板２９、第３の配線層３０、インターポーザ基板３２、半田ボール８１ｎを経由して、外部モニタ１４に出力する。外部モニタ１４には、画像が表示される。

第２の半導体チップ２８には、第１の回路である再生処理回路８が設けられる。第３の半導体チップ３１には、第２の回路である現像処理回路３、ＤＲＡＭ制御回路５、記録処理回路６及び記録媒体制御回路７を有する。図２に示したように、撮像記録モードでは、固体撮像素子２が動作し、第３の半導体チップ３１内の第２の回路３，５〜７が動作し、第２の半導体チップ２８内の第１の回路８が動作しない。固体撮像素子２の動作時に第３の半導体チップ３１内の第２の回路３，５〜７が発生する熱量又はノイズは、固体撮像素子２の動作時に第２の半導体チップ２８内の第１の回路８が発生する熱量又はノイズより大きい。第３の半導体チップ３１で発生した熱は、半田ボール８１ｅ，８１ｊ，８１ｎを経由してＰＣＢ基板に放熱される。また、第３の半導体チップ３１及び固体撮像素子２の間に第２の半導体チップ２８を設ける。第３の半導体チップ３１から固体撮像素子２までの距離は、第２の半導体チップ２８から固体撮像素子２までの距離より長い。これにより、第３の半導体チップ３１から固体撮像素子２への熱の伝達を抑えることができるので、固体撮像素子２での暗電流の増加による画質劣化を抑制することができる。

また、第３の半導体チップ３１で発生するノイズは、固体撮像素子２へ伝搬しにくい。これは、固体撮像素子２と第３の半導体チップ３１との間の距離が遠くなることと、固体撮像素子２と第３の半導体チップ３１との間にある第２の半導体チップ２８の第２の配線層２６によるノイズ遮蔽効果によるものである。第３の半導体チップ３１で発生するノイズは、固体撮像素子２へ伝搬しにくいので、第３の半導体チップ３１から固体撮像素子２へのノイズ混入による画質劣化を抑制し、画質を向上させることができる。

画像再生モードでは、第２の半導体チップ２８の再生処理回路８が動作するものの、固体撮像素子２は動作していないので、第２の半導体チップ２８から固体撮像素子２への熱の伝搬による画質劣化の問題は生じない。

また、レンズ制御回路９は、撮像記録モードで動作するので、第３の半導体チップ３１内に形成することが望ましい。ただし、レンズ制御回路９は、現像処理回路３、記録処理回路６、ＤＲＡＭ制御回路５、記録媒体制御回路７に比べると、動作レートが低いので、発生する熱量やノイズが比較的小さい。そこで、固体撮像素子２への熱やノイズの影響が小さいレンズ制御回路９のような回路は、固体撮像装置１を小型に形成するために、第２の半導体チップ２８内に形成してもよい。

また、同様に、上記説明で第３の半導体チップ３１内に形成した回路であっても、固体撮像装置１を小型に形成するために、他の回路に比べると撮像記録モードで発生する熱量又はノイズが小さい回路は、第２の半導体チップ２８内に形成してもよい。例えば、記録媒体制御回路７の動作レート（発生熱量）は、現像処理回路３に比べると低い（小さい）ので、記録媒体制御回路７を第２の半導体チップ２８内に形成してもよい。すなわち、撮像記録モードにおいて、第２の半導体チップ２８内の回路は、第３の半導体チップ３１内の回路に比べ、動作レートが低く、発生熱量が小さい。逆に言えば、撮像記録モードにおいて、第３の半導体チップ３１内の回路は、第２の半導体チップ２８内の回路に比べ、動作レートが高く、発生熱量が大きい。また、動作レートの低い回路を形成する第２の半導体チップ２８には、低消費電力化が可能な半導体プロセス（高Ｖｔh、低リーク電流）を用いてもよい。

（第２の実施形態）
図６は、本発明の第２の実施形態による積層型固体撮像装置１の構成例を示す断面図である。第１の実施形態（図５）では、３つの半導体チップ２，２８，３１が積層された例を説明したが、第２の実施形態（図６）では、６つの半導体チップ２，６０２〜６０６が積層された例を説明する。第２の実施形態の回路動作は、第１の実施形態で説明した内容と同様である。第２の実施形態が第１の実施形態と同じ構成に関しては、同一符号を付し、詳細な説明は割愛する。以下、本実施形態が第１の実施形態と異なる点を説明する。

固体撮像装置１は、マイクロレンズ２１、カラーフィルタ２２、第１の半導体チップ２５、第２の半導体チップ６０２、第３の半導体チップ６０３、第４の半導体チップ６０４、第５の半導体チップ６０５、第６の半導体チップ６０６が上から順に積層される。さらに、第６の半導体チップ６０６の下に、インターポーザ基板３２と半田ボール３３が上から順に積層される。第２の半導体チップ６０２は、第１の半導体チップ２５と第３の半導体チップ６０３との間に設けられる。第３の半導体チップ６０３は、第２の半導体チップ６０２と第４の半導体チップ６０４との間に設けられる。第１の半導体チップ２５には、固体撮像素子２が設けられる。インターポーザ基板３２は、樹脂基板である。

第１の半導体素子２５は、第１のシリコン基板２３及び第１の配線層２４を有する。第１のシリコン基板２３は、第１の実施形態と同様に、有効画素領域３０１、オプティカルブラック領域３０３及び周辺回路３０２を有する。第１の配線層２４は、配線６２１ａ及び６２１ｂを有する。

第２の半導体チップ６０２は、第２のシリコン基板６１０及び第２の配線層６１１を有する。第２のシリコン基板６１０は、シリコン貫通ビア６２２ａ及び再生処理回路８を有する。第２の配線層６１１は、配線６２３ａ，６２３ｇ，６２３ｈを有する。

第３の半導体チップ６０３は、第３のシリコン基板６１２及び第３の配線層６１３を有する。第３のシリコン基板６１２は、シリコン貫通ビア６２４ａ，６２４ｇ，６２４ｈ及び記録媒体制御回路７を有する。第３の配線層６１３は、配線６２５ａ，６２５ｅ，６２５ｆ，６２５ｇ，６２５ｈを有する。

第４の半導体チップ６０４は、第４のシリコン基板６１４及び第４の配線層６１５を有する。第４のシリコン基板６１４は、シリコン貫通ビア６２６ａ，６２６ｅ，６２６ｆ，６２６ｈ及び記録処理回路６を有する。第４の配線層６１５は、配線６２７ａ，６２７ｄ，６２７ｅ，６２７ｆ，６２７ｈを有する。

第５の半導体チップ６０５は、第５のシリコン基板６１６及び第５の配線層６１７を有する。第５のシリコン基板６１６は、シリコン貫通ビア６２８ａ，６２８ｄ，６２８ｆ，６２８ｈ及びＤＲＡＭ制御回路５を有する。第５の配線層６１７は、配線６２９ａ〜６２９ｈを有する。

第６の半導体チップ６０６は、第６のシリコン基板６１８及び第６の配線層６１９を有する。第６のシリコン基板６１８は、シリコン貫通ビア６３０ａ〜６３０ｈ及び現像処理回路３を有する。第６の配線層６１９は、配線６３１ａ〜６３１ｈを有する。

まず、撮像記録モードでの信号経路を説明する。第１のシリコン基板２３の画素３１１の出力端子は、配線６２１ｂにより周辺回路３０２に接続される。周辺回路３０２の出力端子は、配線６２１ａ、シリコン貫通ビア６２２ａ、配線６２３ａ、シリコン貫通ビア６２４ａ、配線６２５ａに接続される。続いて、配線６２５ａは、シリコン貫通ビア６２６ａ、配線６２７ａ、シリコン貫通ビア６２８ａ、配線６２９ａ、シリコン貫通ビア６３０ａ、配線６３１ａを経由して、現像処理回路３に接続される。すなわち、周辺回路３０２は、配線６２１ａ、第２の半導体チップ６０２、第３の半導体チップ６０３、第４の半導体チップ６０４、第５の半導体チップ６０５、第６の半導体チップ６０６を経由して、現像処理回路３に接続される。

現像処理回路３の出力端子は、配線６３１ｂ、シリコン貫通ビア６３０ｂ、配線６２９ｂを経由して、ＤＲＡＭ制御回路５に接続される。ＤＲＡＭ制御回路５は、配線６２９ｃ、シリコン貫通ビア６３０ｃ、配線６３１ｃ、貫通ビア６３２ｃを経由して、半田ボール６３３ｃに接続される。半田ボール６３３ｃは、ＰＣＢ基板を経由して、ＤＲＡＭ１１に接続される。すなわち、ＤＲＡＭ制御回路５は、配線６２９ｃ、第６の半導体チップ６０６、インターポーザ基板３２、半田ボール６３３ｃ、ＰＣＢ基板を経由して、ＤＲＡＭ１１に接続される。

ＤＲＡＭ制御回路５は、配線６２９ｄ、シリコン貫通ビア６２８ｄ、配線６２７ｄを経由して、記録処理回路６に接続される。記録処理回路６は、配線６２７ｅ、シリコン貫通ビア６２６ｅ、配線６２５ｅを経由して、記録媒体制御回路７に接続される。

記録媒体制御回路７は、配線６２５ｆ、シリコン貫通ビア６２６ｆ、配線６２７ｆ、シリコン貫通ビア６２８ｆ、配線６２９ｆ、シリコン貫通ビア６３０ｆ、配線６３１ｆ、貫通ビア６３２ｆ、半田ボール６３３ｆ、ＰＣＢ基板を介して、記録媒体１２に接続される。すなわち、記録媒体制御回路７は、配線６２５ｆ、第４の半導体チップ６０４、第５の半導体チップ６０５、第６の半導体チップ６０６、インターポーザ基板３２、半田ボール６３３ｆ、ＰＣＢ基板を経由して、記録媒体１２に接続される。

次に、画像再生モードでの信号経路を説明する。記録媒体１２から記録媒体制御回路７への経路は、上記の撮像記録モードでの記録媒体制御回路７から記録媒体１２への経路の逆である。記録媒体制御回路７は、配線６２５ｇ、シリコン貫通ビア６２４ｇ、配線６２３ｇを経由して、再生処理回路８に接続される。

再生処理回路８は、配線６２３ｈ、シリコン貫通ビア６２４ｈ、配線６２５ｈ、シリコン貫通ビア６２６ｈ、配線６２７ｈ、シリコン貫通ビア６２８ｈ、配線６２９ｈ、シリコン貫通ビア６３０ｈ、配線６３１ｈを経由して、貫通ビア６３２ｈに接続される。貫通ビア６３２ｈは、半田ボール６３３ｈ、ＰＣＢ基板を経由して、外部モニタ１４に接続される。再生処理回路８は、配線６２３ｈ、第３の半導体チップ６０３、第４の半導体チップ６０４、第５の半導体チップ６０５、第６の半導体チップ６０６、インターポーザ基板３２、半田ボール６３３ｈ、ＰＣＢ基板を経由して、外部モニタ１４に接続される。インターポーザ基板３２は、樹脂基板である。

撮像記録モードで動作する回路の中で、大量のＲＡＷ画像データを現像処理する現像処理回路３で発生する熱量が一番大きい。そのため、半導体チップ６０２〜６０６の中で、固体撮像素子２から最も距離の遠い第６の半導体チップ６０６内に現像処理回路３を配置している。撮像記録モードで動作する回路の中で、撮像処理回路３の次には、ＤＲＡＭ制御回路５、記録処理回路６、記録媒体制御回路７の順で発生する熱量が大きくなる。そのため、半導体チップ６０２〜６０６の中で、第６の半導体チップ６０６の次に、固体撮像素子２からの距離が遠い第５の半導体チップ６０５内にＤＲＡＭ制御回路５を配置する。以下同様に、第４の半導体チップ６０４内に記録処理回路６を配置し、第３の半導体チップ６０３内に記録媒体制御回路７を配置している。撮像記録モードで発生する熱量が大きな回路ほど、固体撮像素子２から距離が離れた半導体チップ内に配置することが好ましく、上記の配置に限定するものではない。

撮像記録モードで記録媒体制御回路７が発生する熱量又はノイズは、撮像記録モードで再生処理回路８が発生する熱量又はノイズより大きい。同様に、撮像記録モードで記録処理回路６が発生する熱量又はノイズは、撮像記録モードで記録媒体制御回路７が発生する熱量又はノイズより大きい。

以上説明したように、複数の半導体チップ２，６０２〜６０６が積層される積層型の固体撮像装置１において、撮像記録モードで発生する熱量又はノイズが大きい回路ほど、固体撮像素子２から遠い位置に配置する。これにより、回路から固体撮像素子２への熱やノイズの伝搬を抑え、高画質な画像を撮像することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１固体撮像装置、２固体撮像素子、３現像処理回路、５ＤＲＡＭ制御回路、６記録処理回路、７記録媒体制御回路、８再生処理回路、９レンズ制御回路、２５第１の半導体チップ、２８第２の半導体チップ、３１第３の半導体チップ

Claims

少なくとも第１の半導体チップと第２の半導体チップと第３の半導体チップが積層された固体撮像装置であって、
前記第２の半導体チップは、前記第１の半導体チップと前記第３の半導体チップとの間に設けられ、
前記第１の半導体チップには、光電変換により画像信号を出力する固体撮像素子が設けられ、
前記第２の半導体チップには、第１の回路が設けられ、
前記第３の半導体チップには、第２の回路が設けられ、
前記固体撮像素子の動作時に前記第２の回路が発生する熱量又はノイズは、前記固体撮像素子の動作時に前記第１の回路が発生する熱量又はノイズより大きいことを特徴とする固体撮像装置。
前記第１の回路は、前記固体撮像素子の動作時に動作せず、
前記第２の回路は、前記固体撮像素子の動作時に動作することを特徴とする請求項１記載の固体撮像装置。
前記固体撮像素子の動作時における前記第２の回路の動作レートは、前記固体撮像素子の動作時における前記第１の回路の動作レートより高いことを特徴とする請求項１又は２記載の固体撮像装置。
前記第２の回路は、前記第２の半導体チップの貫通ビアを介して、前記固体撮像素子に接続されることを特徴とする請求項１〜３のいずれか１項に記載の固体撮像装置。
前記第３の半導体チップは、前記第１の半導体チップ及び前記第２の半導体チップを介さずに、外部端子に接続されることを特徴とする請求項１〜４のいずれか１項に記載の固体撮像装置。
前記第１の回路は、記憶部に記憶されている画像データを表示用画像データに変換するための再生処理回路であり、
前記第２の回路は、前記固体撮像素子により出力された画像信号に対して現像処理を行う現像処理回路であることを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置。
前記第１の回路は、記憶部に記憶されている画像データを表示用画像データに変換するための再生処理回路であり、
前記第２の回路は、前記固体撮像素子により出力された画像信号に基づく画像データをメモリに書き込むためのメモリ制御回路であることを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置。
前記第１の回路は、記憶部に記憶されている画像データを表示用画像データに変換するための再生処理回路であり、
前記第２の回路は、前記固体撮像素子により出力された画像信号に基づく画像データを圧縮符号化するための符号化回路であることを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置。
前記第１の回路は、記憶部に記憶されている画像データを表示用画像データに変換するための再生処理回路であり、
前記第２の回路は、前記固体撮像素子により出力された画像信号に基づく画像ファイルを記録媒体に書き込むための記録媒体制御回路であることを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置。
前記固体撮像装置は、少なくとも前記第１の半導体チップと前記第２の半導体チップと前記第３の半導体チップと第４の半導体チップとが積層され、
前記第３の半導体チップは、前記第２の半導体チップと前記第４の半導体チップとの間に設けられ、
前記第４の半導体チップには、第３の回路が設けられ、
前記固体撮像素子の動作時に前記第３の回路が発生する熱量又はノイズは、前記固体撮像素子の動作時に前記第２の回路が発生する熱量又はノイズより大きいことを特徴とする請求項１〜５のいずれか１項に記載の固体撮像装置。