JP2016536692A5

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Publication number: JP2016536692A5
Application number: JP2016532759A
Authority: JP
Filing date: 2014-08-06
Publication date: 2017-09-21
Anticipated expiration: 2034-08-06

Claims

メモリにアクセスするための並列処理装置であって、
第1の処理要素及び第２の処理要素と、
第１のランダム・アクセス・メモリ（ＲＡＭ）タイルを有する第１のメモリ・スライス、及び、第２のＲＡＭタイルを有する第２のメモリ・スライスを含むメモリ・サブシステムと、
第１のアドレス・エンコーダを前記第１の処理要素と結合し、
第２のアドレス・エンコーダを前記第２の処理要素と結合し、
前記第１の処理要素及び前記第２の処理要素から対応の前記第１のアドレス・エンコーダ及び前記第２のアドレス・エンコーダにメモリ・アクセスをするかどうかについての試行（メモリ・アクセス試行）を送る
相互接続システムと、
前記第１のＲＡＭタイル及び前記第２のＲＡＭタイルの前記メモリ・アクセス試行の衝突を検出する衝突検出器と
を備える並列処理装置。
前記第１のアドレス・エンコーダ及び前記第２のアドレス・エンコーダは、前記メモリ・アクセス試行のアドレス範囲を判定する、請求項１に記載の並列処理装置。
前記第１のアドレス・エンコーダ及び前記第２のアドレス・エンコーダは、前記アドレス範囲が所定の範囲閾値を満足する場合に前記衝突検出器に権限ビットを与え、前記権限ビットは、前記第１の処理要素及び前記第２の処理要素のうちの１つと、前記第１のＲＡＭタイル及び前記第２のＲＡＭタイルのうちの対応の１つとの間にアクセスする権限を生ぜしめるものである、請求項２に記載の並列処理装置。
前記衝突検出器は、衝突を識別するために前記第１のアドレス・エンコーダ及び前記第２のアドレス・エンコーダから権限ビットの合計を計算する、請求項１に記載の並列処理装置。
前記衝突検出器は、前記権限ビットの合計が１より多い場合に衝突の状態であると報告する、請求項４に記載の並列処理装置。
前記衝突検出器は、前記第１の処理要素及び前記第２の処理要素のうちの１つに停止信号を送る、請求項１に記載の並列処理装置。
前記第１のＲＡＭタイルに関連する第１の範囲比較ブロックと、
前記第２のＲＡＭタイルに関連する第２の範囲比較ブロックと、
前記第１の範囲比較ブロック及び前記第２の範囲比較ブロックの出力に通信可能に接続されるＯＲゲートと
を更に含み、
前記ＯＲゲートの出力は、衝突に応答して停止信号を送るよう前記第１の処理要素及び前記第２の処理要素のうちの１つに通信可能に接続されている、請求項１に記載の並列処理装置。
当該並列処理装置は、前記第１の処理要素及び前記第２の処理要素に関連するクライアント要求ベクトルを検索するための調停ブロックを更に含み、
前記調停ブロックは、前記クライアント要求ベクトルのビット位置に基づいてメモリ・アクセス試行を判定する、請求項１に記載の並列処理装置。
前記クライアント要求ベクトルは、前記第１のメモリ・スライス及び前記第２のメモリ・スライスのうちの１つに対するメモリ・アクセス試行に関連する、請求項８に記載の並列処理装置。
メモリ・アクセス試行が優先ベクトルに基づいて割り当てられかどうかを判定するためのポート勝者選択ブロックを更に含む、請求項９に記載の並列処理装置。
前記第１のメモリ・スライス及び前記第２のメモリ・スライスのうちの前記１つについてのアクセス試行に応答して、リソースの過度の割り当てを避けるための勝者検出ブロックであって、比較した場合に最も高い入力ベクトルのランクに関連する前記第１のメモリ・スライス及び前記第２のメモリ・スライスのうちの勝ったものを選択するための勝者検出ブロックを更に含み、請求項９に記載の並列処理装置。
前記第１のＲＡＭタイル及び前記第２のＲＡＭタイルは、読み出しポートと書き込みポートとを含む、請求項１〜１０のいずれか一項に記載の並列処理装置。
前記相互接続システムは、
前記第１のメモリ・スライスを前記第１の処理要素と優先アクセスを有するよう結合し、
前記第２のメモリ・スライスを前記第２の処理要素と優先アクセスを有するよう結合する、請求項１〜１０のいずれか一項に記載の並列処理装置。
前記相互接続システムは、
前記メモリ・アクセス試行のうちの１つに関連する前記第１の処理要素及び前記第２の処理要素のうちの１つについてのゲート電力をオンすること、及び、
前記メモリ・アクセス試行のうちの前記１つに関連しない前記第１の処理要素及び前記第２の処理要素のうちの他の１つについてのゲート電力をオフすること
によって、電力消費を減じる、請求項１〜１０のいずれか一項に記載の並列処理装置。
メモリにアクセスするための、コンピュータにより実施される方法であって、
プロセッサで命令を実行することにより、第１のアドレス・エンコーダを第１の処理要素と結合することと、
前記プロセッサで命令を実行することにより、第２のアドレス・エンコーダを第２の処理要素と結合することと、
前記プロセッサで命令を実行することにより、前記第１の処理要素及び前記第２の処理要素から対応の前記第１のアドレス・エンコーダ及び前記第２のアドレス・エンコーダにメモリ・アクセスをするかどうかについての試行（メモリ・アクセス試行）を送ることと、
前記プロセッサで命令を実行することにより、前記第１のアドレス・エンコーダ及び前記第２のアドレス・エンコーダの出力値に基づいて第１のＲＡＭタイル及び第２のＲＡＭタイルの前記メモリ・アクセス試行の衝突を検出することと
を含む、コンピュータにより実施される方法。
前記第１のアドレス・エンコーダ及び前記第２のアドレス・エンコーダから前記メモリ・アクセス試行のアドレス範囲を識別することを更に含む、請求項１５に記載のコンピュータにより実施される方法。
所定の範囲閾値を満足するアドレス範囲を検出することに応じて、前記第１のアドレス・エンコーダ及び前記第２のアドレス・エンコーダのうちの少なくとも１つにより権限ビットを生成することを更に含む、請求項１６に記載のコンピュータにより実施される方法。
前記アドレス範囲が前記所定の範囲閾値を満足する場合に、前記第１の処理要素及び前記第２の処理要素のうちの１つと、前記第１のＲＡＭタイル及び前記第２のＲＡＭタイルのうちの対応の１つとに権限を与えることを更に含む、請求項１７に記載のコンピュータにより実施される方法。
衝突を識別するために前記第１のアドレス・エンコーダ及び前記第２のアドレス・エンコーダから権限ビットの合計を計算することを更に含む、請求項１５に記載のコンピュータにより実施される方法。
前記権限ビットの合計が１より多い場合に衝突の状態であると報告することを更に含む、請求項１９に記載のコンピュータにより実施される方法。
メモリにアクセスするためのシステムであって、
非一時的なコンピュータ可読媒体と、
請求項１５〜２０のいずれか一項に記載の方法を少なくとも実行するために前記非一時的なコンピュータ可読媒体に格納された命令を実行する１つ以上のプロセッサと
を備える、システム。
実行された場合に、１つ以上のプロセッサにより、少なくとも、
第１のアドレス・エンコーダを第１の処理要素と結合させ、
第２のアドレス・エンコーダを第２の処理要素と結合させ、
前記第１の処理要素及び前記第２の処理要素から対応の前記第１のアドレス・エンコーダ及び前記第２のアドレス・エンコーダにメモリ・アクセスをするかどうかについての試行（メモリ・アクセス試行）を送り、
前記第１のアドレス・エンコーダ及び前記第２のアドレス・エンコーダの出力値に基づいて第１のＲＡＭタイル及び第２のＲＡＭタイルの前記メモリ・アクセス試行の衝突を検出させる
命令を備える、非一時的なコンピュータ可読媒体。
前記命令は、実行された場合に、前記１つ以上のプロセッサに、前記第１のアドレス・エンコーダ及び前記第２のアドレス・エンコーダから前記メモリ・アクセス試行のアドレス範囲を識別させる、請求項２２に記載の非一時的なコンピュータ可読媒体。
前記命令は、実行された場合に、前記１つ以上のプロセッサに、所定の範囲閾値を満足するアドレス範囲を検出したことに応じて、前記第１のアドレス・エンコーダ及び前記第２のアドレス・エンコーダのうちの少なくとも１つにより権限ビットを生成させる、請求項２３に記載の非一時的なコンピュータ可読媒体。
前記命令は、実行された場合に、前記１つ以上のプロセッサに、
前記メモリ・アクセス試行のうちの１つに関連する前記第１の処理要素及び前記第２の処理要素のうちの１つについてのゲート電力をオンにさせ、
前記メモリ・アクセス試行のうちの前記１つに関連しない前記第１の処理要素及び前記第２の処理要素のうちの他の１つについてのゲート電力をオフにさせる、請求項２２〜２４のいずれか一項に記載の非一時的なコンピュータ可読媒体。