JP2016516327A - 導波路および半導体パッケージング - Google Patents

Abstract

１以上のＭＭＩＣチップを含むサブミリメートルの装置を製造する方法。第１及び第２ウエハはバッチ処理され、該第１ウエハには１以上のＤＣスルーバイアスが設けられ、該第２ウエハには１以上の空洞が設けられる。前記第１及び第２ウエハは互いに接合される。ＭＭＩＣチップは前記第２ウエハの空洞に置かれる。ＭＭＩＣは集積化に先立ちスクリーン処理され得、公知の良好なダイのみが集積される。一実装において、サブミリメートルの導波路焦点面アレイの画素であって、導波路層の少なくとも１つの空洞と整列したアンテナをもつ層をなした構造からなる画素の装置が設けられる。更なる実装において、層をなした装置からなるサブミリメートルの焦点面アレイが設けられる。異なる技術のＭＭＩＣはいくつかのマイクロマシン処理されたパッケージに積層される。【選択図】図２Ａ

Description

＜政府の権利の陳述＞
この発明は、国防省高度研究プロジェクト庁によって与えられた契約番号Ｗ９１１ＱＸ−Ｃ−００６６の下で、政府支援でなされた。政府はこの発明における権利を有している。
＜優先権の主張＞
この出願は、２０１３年３月８日に申請された「ＷＡＶＥＧＵＩＤＥ ＡＮＤ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＰＡＣＫＡＧＩＮＧ」と題する米国仮出願第６１／７７５，４５１号、及び２０１３年３月８日に申請された「ＤＥＥＰ ＴＲＥＮＣＨ ＷＡＦＥＲ ＰＡＴＴＥＲＮＩＮＧ」と題する米国仮出願第６１／７７５，４５４号の優先権を主張する。

昨今の電子をベースにした画像システムは、電波望遠鏡とディジタルカメラを含む広く様々な用途を有している。これらのデバイスは、複合画像を形成するために非常にハイ・レベルで電磁放射の波長を処理する。そのような撮像デバイスで使用される共通機器は個々のアンテナの焦点面配列（ＦＰＡ）、あるいは画素である。画像を形成するために、ＦＰＡは、電磁スペクトルの全体にわたって放射を組み合わせる。

個々のアンテナ素子からの信号が所望のビーム又は画像を形成するために合成されるフェイズドアレーとして、ＦＰＡはしばしば実装される。多数のビームの形成のような高度なフェイズドアレー・アプリケーション、より大きく距離が増加した分解能、及び画像システムのための縮小したサンプリング時間は、アンテナの数を増加させること、あるいはフロントエンド・エレメント計算により達成される。大きな配列が実現されるために、有利な大きさの範囲内で全面的にデバイスを維持するように寸法、重量およびコストの低減によるエレメント計算の増加を補うことは望ましい。より高い周波数（より小さな波長）でフェイズドアレーを操作することは、常に減少する波長をもつ素子のスケーリングの利用によって寸法と重量の低減化が当然可能になる。これは高周波モノリシックマイクロ波集積回路（ＭＭＩＣ）の相対的な寸法で実証されているが、この利益はフェイズドアレー・システムには大部分は実現されなくなった；回路の寸法は減少しているが、分離したブロックの導波路ハウジングの固定された外観は総合システム寸法の低減化に結びついていない。機械的なピン、フランジ結合および直流バイアスは、分離したブロックのパッケージの寸法を２００−７００ＧＨｚからおよそ１ｉｎ^３で、大雑把には周波数一定のままにさせた。

低いミリメートル波、サブミリ波およびＴＨｚ周波数で作動するソリッドステート集積回路の最近のデモンストレーションは、これらの周波数で作動する画像システムを予見することに向けた推進力を提供した。

サブミリメートル波長（ＳＭＭＷ）画像システムにはスモーク、フォグおよびダストのような大気中の遮蔽物を介して画像を監視するために使用される可能性がある。ＳＭＭＷデバイスは０．３〜３テラヘルツ（ＴＨｚ）の周波数で作動する。その非常に短い波長により、テラヘルツ放射は、衣類、紙、ボール紙、木材、石細工、プラスチックおよびセラミックスを通り抜けることができる。これは、遠隔の隠された武器および改善された起爆装置（ＩＥＤ）の離散的な検波を提供する画像システムのためにそれを理想にする。

現在のＳＭＭＷ画像システムは寸法と電源消費により戦場か空中輸送される適応には役に立たない。一例では、１０４０の素子を持ったＷバンド（７５−１１０ギガヘルツ）ＦＰＡを使用し、１４，０００ｍｍ^２の全ダイ領域の寸法と、２５０Ｗの直流（ＤＣ）所要電力、１５ｌｂｓのパッケージ重量の２５０ｃｍ^２の寸法をもち得、水冷を要求し得る。ＳＭＭＷ画像システムは望ましいが、寸法は携帯用のシステムのような多くのアプリケーションには大きすぎる。

システムオペレーションの周波数での波長のオーダーのアンテナ素子間隔は、高周波コンパクト・アンテナアレイには望ましい。標準的な導波路ブロックはこれらのターゲットを満たすのに不十分である。ＳＭＭＷアプリケーションに使用されるものなど高周波の小型化見込みを満たすことができる技術は、ウエハレベル・パッケージング（ＷＬＰ）の技術それであり、異なるウエハ基板の全ウエハの接合により小さく稠密なパッケージのためにウエハ（例えばシリコン、ガラスあるいは水晶ウエハ）のエッチングされた導波路を備えるとともに異なる有効な技術をもたらす場合がある。従来のウエハレベル・パッケージングでは、有効な導波路ウエハ全体は３次元の集積構造を作成するためにともに接合される。

ウエハレベル・パッケージング（ＷＬＰ）の以前の進歩は、小型で軽量で、低損失、かつ高回路性能のために組み合わせられる、導波路ウエハおよびマイクロ波モノリシック集積回路（ＭＭＩＣ）ウエハを可能にした。マイクロ波振動数からＷバンドまで、およびＴＨｚ周波数付近の成功にもかかわらず、堅牢で低価格のプロセスへのこの種の集積化を拡張するいくつかの基本的な挑戦が残っている。最初に、導波路領域を提供するために、ＭＭＩＣウエハ・領域は、ＭＭＩＣ回路に完全には使用されず、それゆえ、ＳＩ導波路への能動回路を整列させるために主として充てん剤として使用される高価なＩＩＩ−Ｖ半導体の一部を浪費する。ＭＭＩＣ回路面積がＷＧ面積より通常、はるかに小さいので、ウエハ中の回路／細砕石の数は規則的なＭＭＩＣウエハより著しく低い。次に、デバイスの歩留まりは、各ウエハ層の歩留まりの製品に直接リンクされ、それゆえＭＭＩＣの歩留まりが低い場合に非常に影響される。機能的な低ノイズ増幅器（ＬＮＡ）が機能を持たないダイオードと整合される場合、全回路は機能を持たない。回路の歩留まりがより困難になり、試験がより高価になるより高い周波数でこの問題は厄介になる。第三に、ＷＬＰアプローチにおいて、デバイスが多数の技術がともに集積されることを必要とする場合、ウエハ層の数が増加し、デバイスの歩留まりは、増加する層および集積化の複雑さを伴って急速に減少する。

サブミリメートル波長のＷＬＰのための追加のハードルは、必要なデバイス密度を達成するのに必要な半導体製造工程で見出だされる。半導体素子を製造する際に使用される共通の技術は、例えば、半導体ウエハの処理および（または）パターニング中のホトレジスト（ＰＲ）の使用を含む。ウエハは、当業者に知られたシリコン、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩ化合物などのような材料から形成され得る。湿ったホトレジスト（湿ったＰＲ）は一般に使用されるが、多くの場合ディープトレンチを含むウエハのパターニングに不適切である。例えば、トレンチ深さがおよそ３０−５０μｍに増加すると、湿ったＰＲは許容可能な結果で処理するのがより難しくなる。

湿ったＰＲプロセスを使用する場合、様々な問題が存在するかもしれない。一例において、サイドウォールおよび（または）トレンチの底は完全に次工程にそれらを露出しておく湿ったＰＲによってカバーされるのが難しい。いくつかの技術は、トレンチ深さが約３０−８０μｍに近いか、或いは３０−８０μｍ未満であると、これらの問題を緩和するのを支援するかもしれない。これらの技術の例は多数の湿ったＰＲコーティング、多数の湿ったＰＲ照射線量および開発を含んでいる。しかしながら、これらの技術でさえ、正確なパターンおよび小さな特徴を定義するのは難しいかもしれない。

湿ったＰＲを備えた別の問題は一様でないＰＲ厚さである。湿ったＰＲは、回転コーティング工程で典型的に適用される。しかし、これは一般に特にトレンチのエッジの近くで一様でない厚さに帰着する。湿ったＰＲ厚さは、カバー場所およびＰＲ厚さの間の不規則か予測不能の関係をもつ他の領域において厚すぎる一方で、いくつかの領域において薄すぎるかもしれない。ＰＲが薄すぎるところで、長い露光或いは多重露光の後にパターンは精度を容易に失う。ＰＲが厚すぎると、完全にＰＲを現像するのは難しい。

最後に、非常に厚い湿ったＰＲは「パイル−アップ（ｐｉｌｅ−ｕｐ）」するかもしれない、特に多数の湿ったＰＲコーティングが使用される場合いくつかの領域で「パイル−アップ（ｐｉｌｅ−ｕｐ）」し得る。このパイル−アップは、多数のＰＲ照射および現像によってさえ湿ったＰＲを現像することを非常に困難にする。パイル−アップは、さらに正確で小さな特徴を定義することを困難にする。

これらの問題に取り組むために、マイクロマシン（ｍｉｃｒｏｍａｃｈｉｎ）処理された導波路「パッケージ」へ個々のＩＩＩ−Ｖ ＭＭＩＣを集積することに依存する新しい集積化スキームが必要である。

この方法を使用して、ＩＩＩ−Ｖ ＭＭＩＣは集積化に先立ってＤＣスクリーニングされ得、既知の良好なダイだけを集積化することができ、増加した歩留まりへと導く。この集積化方法は、さらに多重ウエハＷＬＰ集積化でのような集積化と同じ技術レベルを達成する、マイクロマシン処理されたパッケージに集積される異なる技術のＭＭＩＣを可能にする。

３３０−３５０ＧＨｚのマイクロ集積される焦点面配列（ｍＦＰＡ）技術の様々な実装が、本明細書に記載され、それは戦場使用およびシステム増強のためのＳＭＭＷカメラの新しい世代を可能にする。開示された技術を使用する３３０−３５０ＧＨｚの実装は、コンパクトな携帯用の開口を可能にして、水冷の必要性の除去に加えてＷバンドと比較して、１３Ｘまで焦点面寸法の減少、および２５ＸまでＤＣ電力消費の減少を可能にする。さらに、この短い波長のためのフォトリソグラフィーおよびダイ寸法のスケーリングは、単位原価を下げるためにほぼ２８Ｘのダイ領域の低減を可能にする。

本明細書に記載された実装はマイクロ集積された焦点面配列と関係があるが、当該技術は他の多くのウエハ組立てアプリケーションに適用可能である。マイクロ集積化は、高周波システムの小型化を可能にする場合があり、小さく稠密なパッケージへ異なる技術およびアンテナを組み合わせることができる。これは、サブミリメートル波長周波数（焦点面配列、有効な撮像、サブｍｍレーダー）用新製品を可能にする。画像システムに適用された時、マイクロ集積された画素は高周波撮像、通信およびセキュリティー・システムのための大きな２Ｄ配列を可能にする。

高周波は全面的な光学系、カメラおよびエレクトロニクスの寸法を縮小する。ＳＷａＰ低減（寸法、重量および電力低減）は、多数のプラットホーム上の劣悪な視環境の撮像を可能にする。狭いビーム幅と制限された検出器アベイラビリテイはＬＰＩ／ＬＰＤ通信リンクを可能にする。マイクロ集積された画素の２Ｄ配列は、より遅い単一画素ラスタースキャンの代わりに動的な場面撮像、およびリアルタイム撮像を可能にする。縮小されたＳＷａＰは、リアルタイム群衆監視および武器検波用のフィールド携帯撮像装置を可能にする。

図１は、焦点面配列の単一画素についての先行技術の図を示している。 図２Ａは、焦点面配列の単一のマイクロ集積された画素を示している。 図２Ｂは、図２Ａの３つのウエハすべての合成図を示している。 図２Ｃは、図２Ａの３つのウエハすべてについての別の図を示している。 図３は、単一のマイクロ集積された画素の側面図を示す。 図４は、図２Ａの単一のマイクロ集積された画素を製造することに含まれる工程を例証するフローチャートである。 図５は、図４のフローチャートの様々な工程間に図２Ａの画素のチップ・インターフェースを図式化して表している。 図６は、図４のフローチャートの様々な工程間に図２Ａの画素の導波路層を図式化して表している。 図７ＡはＬＮＡチップを示している。 図７Ｂは、図２Ａの画素中の導波路とＬＮＡ／ＺＢＤチップの間の遷移状態を示している。 図８は、図４のフローチャートの様々な工程間にＭＭＩＣチップとのチップ・インターフェースおよび導波路層の集積化を図式化して表している。 図９は、図４のフローチャートの様々な工程間に図２Ａの画素のアンテナ層を図式化して表している。 図１０は、図２Ａの画素の全アセンブリを図式化して表している。 図１１は図２Ｂの中で示されるような多くのｍＦＰＡ画素を指名している。 図１２は、基板への乾燥したホトレジストの適用のためのシステムを図式化して表している。 図１３は、乾燥したホトレジストを使用して、ディープトレンチをパターニングすることに関与する工程を例証するフローチャートである。 図１４は、乾燥したホトレジストを使用して処理されたウエハを示している。 図１５は、さらなる処理後の図１４のウエハを示している。

マイクロ集積化の技術は、マイクロマシン処理（ｍｉｃｒｏｍａｃｈｉｎｅｄ）されたホーンアンテナおよび導波路を含む３３０−３５０ＧＨｚの受信器・画素、１つ以上のＩｎＰ ＨＥＭＴ ＬＮＡチップおよびｎＩＮダイオード検波器を製造するために使用された。開示された技術は２Ｄアレイと単一のマイクロ集積された画素の両方を製造するために使用することができる。比較については、図１に示されるような分割ブロックパッケージに従来のやり方でパッケージにされた３３０−３５０ＧＨｚの画素は、大雑把には１０×３×３ｃｍ^３であり得、その一方で記載されているようなマイクロ集積された画素の一例はほぼ０．５×０．５×０．１４ｃｍ^３であり、容積縮小は２５００の因数より大きい。更に、開示されたマイクロ集積された画素・ボリュームは、多数の設計に使用することができるマスクレイアウトを利用する。もっと最適化されたマスクレイアウトの使用によりさらに３Ｘ容積縮小が達成されうる。

＜１．概観＞
本明細書に記載されるように、シリコンあるいは他のウエハ（例えばグラス）は両方とも、ウエハスケール・パッケージングによるパッケージとして使用されることができ、またさらに多数のチップのために相互に連結する導波路として使用され得る。多数のシリコンウエハは受動的シリコン導波素子を形成するために組み合わせることができる。チップが導波路とは別々に形成されるので、異なる組立て技術がチップとパッケージングに使用することができる。例えば、ＩＩＩ−Ｖウエハから特定化されたチップは、シリコン・パッケージおよび導波路内で集積されうる。チップは、半田ボール、マイクロバンプ、半田マイクロバンプあるいは銅のマイクロバンプを使用して、シリコン・パッケージと動作可能に結合され得る。マイクロバンプはアメリカ合衆国オレゴン州、ポートランドにて２０１０年５月１７日−２０日開催のＣＳ ＭＡＮＴＥＣＨＣｏｎｆｅｒｅｎｃｅでのＸ．Ｚｅｎｇ氏の「Ｗａｆｅｒ Ｌｅｖｅｌ Ｂｕｍｐ Ｔｅｃｈｎｏｌｏｇｙ Ｆｏｒ ＩＩＩ−Ｖ ＭＭＩＣ Ｍａｎｕｆａｃｔｕｒｉｎｇ」に開示され、その内容が参照によって組込まれる。半田ボールはスルー・ウエハ（ｔｈｒｕ−ｗａｆｅｒ）を使用して、パッケージの外部に電気的なＤＣ接続を提供し得る。一実施例において、銅のマイクロバンプは半田キャップを備えた５０μｍの銅めっきを使用して形成される。半田ボールの様々な寸法が可能であるが、本明細書に開示された実装は、３ｍｉｌの半田ボール、あるいは随意に５ｍｉｌの半田ボールに基づく。これらの特徴は、様々な活性技術の集積化およびさらに既知の良好な活性を有するダイの使用を考慮に入れることを可能にする。

図２Ａを参照すると、焦点面アレイの単一のマイクロ集積された画素の概観は、デバイス（１００）として示される。デバイス（１００）は複数のウエハ（１０２）、（１０４）および（１０６）と、集積回路チップ（１０８）、（１１０）、（１１２）を含む。ウエハと集積回路チップは、その後、以下に述べられた技術を使用して、導波路スタックに個々に組み込まれ得る。単一の画素は図２Ａに示されるが、適切なレイアウトで配列されれた多数の画素を含むウエハに層（１０２）、（１０４）および（１０６）のために以下に記載される製造プロセスが適用することが理解される。

一実施例において、層（１０２）はチップ中間層として機能する。この層はＤＣスルーバイアスと出力（図示せず）を含んでいる。半田ボール、あるいはマイクロバンプ（１２４）は、チップ（１０８）、（１１０）および（１１２）のアタッチメントのためにチップ中間層（１０２）に置かれる。

層（１０４）は導波路層として機能し、電磁気信号の進行用に導波路（１１４）を提供するのに適した空胴（１１８）および（１２０）を含んでいる。層（１０６）アンテナ層として機能する。図２Ａに示される実装では、導波路（１１４）は、導波路層（１０４）および示されるようなアンテナ層（１０６）の両方の空胴によって形成される。代替の実装では、導波路（１１４）は、完全に導波路層（１０４）、内に形成されるか、あるいはチップ中間層（１０２）内に形成されるか若しくは両方に形成され得る。導波路（１１４）用の追加の中間の空胴は、チップ中間層（１０２）とキャップ層（１０６）の間に追加のウエハを加えることにより形成され得る。別の代替の実装では、導波路層（１０４）は省略され、導波路（１１４）はチップ中間層（１０２）からだけ、アンテナ層（１０６）からだけ、又はチップ中間層（１０２）とキャップ層１０６の両方の組合せから形成される。

一実施例において、集積回路チップ（１０８）、（１１０）および（１１２）は、モノリシックマイクロ波集積回路（ＭＭＩＣ）を含む。一実施例におけるチップは導波路（１１４）の内部に位置する個別化されたチップである。図２Ａに示されるように、集積回路チップは２つの低ノイズ増幅器（ＬＮＡ）チップ（１０８）、（１１０）および零バイアス検出器（ＺＢＤ）チップ（１１２）を含む。一実施例において、増幅器（１０８）および（１１０）は低ノイズ増幅器を含む。代替の実装では、増幅器（１０８）および（１１０）は単一のＬＮＡあるいは他の増幅器構成として組み合わせられ得、そうでなければ形成され得る。増幅器（１０８）および（１１０）は検出器（１１２）あるいは追加の集積回路（図示せず）と組合せられ得る。チップも、例えば、追加チップ部品特徴あるいは能力を提供するために分割されるかもしれない。例えば、多数の低ノイズ増幅器は、デバイス（１００）のために十分な利得を提供するために直列又は並列で設けられうる。別の実施例において、増幅器と検出器はシングルチップへ組み合わせられ得る。

図２Ｂは、それらが単一の画素を形成するためにともに接合された後の３つのウエハすべてについての合成図を示す。寸法は１つの可能な実施例の代表であるが、他の寸法が達成され得る。

図２Ｂの構造の電気回路図は、図２Ｃで示される。ＳＭＭＷ放射はホーンアンテナによって受け取られ、１組の低ノイズ増幅器によって増幅されて、次に、補足計装および処理装置に出力される前に例えばショットキー・零バイアス検出器によって検知される。２つのＬＮＡチップおよび検出器の選択は、検出器が十分に高い応答を有する低減された利得をもつＬＮＡを使用するような所望の特性に基づき得る。代替的に、１つ以上の高い利得のＬＮＡがより低い応答を検出器に与えるために使用されてもよい。一つあるいは複数のＬＮＡのいずれかがより高い利得ファクタを提供するために使用されるかもしれない。デバイス１００の代替の実装は追加チップ部品を使用し得る。

図３は、本発明の一実施形態の側面図を示す。チップ中間層（１０２）はＤＣスルーバイアス（１２６）を含み、ＬＮＡチップ（１０８）と（１１０）の後ろでＤＣパッドに結合される。ＺＢＤ（１１２）からの出力は１２８で示される。導波路層（１０４）はチップ（１０８）、（１１０）および（１１２）の保持するためにポケットを含んでいる。導波路層（１０４）は、さらにアンテナ（１２２）からＬＮＡ（１０８）に信号を伝えるために工程・トランジション（１３０）を含んでいる。アンテナ層（１０６）は導波路（１１４）およびアンテナ（１２２）を含んでいる。

ついでウエハはそれぞれ、個々にウエハスケール・アセンブリ（ＷＳＡ）技術を使用して組み合わせられる。各層の組立ては別々に処理され、ついで完全な画素・パッケージへのＭＭＩＣチップによる集積化が説明される。完全な画素・パッケージの組立ての概観は図４に示される。

＜２．チップ中間層組立て＞
図２Ａのチップ中間層（１０２）の組立ては、図５と共に工程（２００）で始まる図４のフローチャートの最初のカラムに関して記載される。それは、組立ての様々な工程の間にグラフでチップ中間層を表す。図４の工程（２０２）では、チップ中間層（１０２）の組立ては、図５において（３１０）で示されるように砒化ガリウム（ＧａＡｓ）（３４０）の層から始まる。好ましい実施形態では、ＧａＡｓ層（３４０）は厚さ５００−６００μｍで、１００ｕｍの厚さまで薄くなる。工程（２０２）を継続し、ＤＣルーティントレース（３４２）はＧａＡｓ層３４０の上部表面にパターニングされる。

図４の工程（２０４）で、誘電体層（窒化ケイ素など）（３４４）は（３１２）で加えられ、例えば、（３１４）で−リアクティブイオンエッチング（−ＲＩＥ）を使用してエッチングした。その後、半田ボールのための拡散バリアパッド（３４６）は（３１６）で加えられる。パッド（３４６）は金属で作られ、半田ボールとＤＣルーティントレース（３４２）間の接続を提供する。

図５の工程（２０６）を参照すると、（３２０）で描かれた、ウエハ薄化プロセスでチップ中間層を支援するために、サファイア・サポート層（３４８）は図５の（３１８）で描かれる。

図４の工程（２０８）で、ＤＣスルーバイアス（３５０）は、図５の（３２２）で描かれた、ＧａＡｓ層（３４０）の後部からエッチングされる。ＤＣスルーバイアス（３５０）は、図２Ａのチップ（１０８）、（１１０）および（１１２）のためのＤＣルーティントレースの背部に直流バイアスを供給する。図４の工程（２１０）で、バイアス（３５０）は、例えば図５の（３２４）に描かれるようなスパッタリングプロセスで金属化される。

最後に、図４の工程（２１２）で、サファイア層（３４８）は除去された（３２６）で、半田ボール（３５４）は、図５の（３２８）で示されるような上部表面に置かれる。好ましい実施形態では、半田ボールは直径３ｍｉｌである。代替の実装では、半田ボールは、中間層の代わりにＭＭＩＣチップの背部に置かれる。

＜３．導波路層組立て＞
図２Ａの導波路層（１０４）の組立ては、図６と共に工程（２１４）で始まる図４のフローチャートの第２のカラムに関して記載され、それは、組立ての様々な工程の間にグラフ的に導波路層を表す。図４の工程（２１６）で、プラズマ助長の化学蒸着法（ＰＥＣＶＤ）酸化物（３８４）は、図６の（３７０）で示されるシリコンウエハ（３８２）の両面に置かれる。好ましい実施形態において、シリコンウエハ（３８２）は、およそ３００μｍと３５０μｍの間の厚さを有している。代替の厚さは当業者に明白であり、所望のパラメータに基づき得る。図６の（３７２）で、シリコン層（３８２）の上部の酸化物は、例えば、図４の工程（２１８）に述べられているようなＲＩＥプロセスを使用してエッチングされる。導波路層（１０４）の組立てに関する特定の詳細は、図１２〜１５に関して以下に与えられるだろう。

図４の工程（２２０）で、導波路層は図６の（３７４）で示されるようなキャリヤ・ウエハ（３８６）にマウントされ、一方で例えば（３７６）で示されるようなＤＲＩＥプロセスを使用して工程２２２で導波路空胴（３８８）がエッチングされる。導波路層は導波路、ステップ・トランジションおよび（または）チップ空胴の１つ以上を提供するのに適し得る。

最後に、図４の工程（２２４）で（３８０）で示されるように、マスキング層は図６の描かれているように除去され、導波路空胴が金属化される。導波路サイドウォールの金属化は、１ミリメートル当たり０．２ｄＢ未満の低損失波動を考慮に入れる。

＜４．ＬＮＡおよびＺＢＤ組立て概観＞
一般に、図２Ａのチップ（１０８）、（１１０）および（１１２）の１つ以上は、ＧａＡｓまたはＩｎＰのようなＩＩＩ−Ｖ半導体から形成され得る。代替のウエハ材料は当業者に明白であり、デバイス（１００）で使用される各チップに対して同じである必要がない。ＬＮＡと検出器のチップのための特定の処理詳細は以下に議論されるだろう。一般に、ウエハの「正面側」の処理中に複数のチップを作成するために、１以上の「ホットビア（ｈｏｔ ｖｉａ）」相互連結が、それらの背部からチップの正面側にＤＣをもたらすために加えられるか、あるいは映像信号を提供する。

ＨＥＭＴデバイス技術はＩｎＡｓ複合チャネル（ＩＡＣＣ）を調整するためにサブ５０ｎｍのトランジスター・ゲート長を提供する。この構造は最大発振周波数ｆ_ＭＡＸ＞１．４ＴＨｚおよび最大臨界周波数ｆ_Ｔ＞７００ＧＨｚを達成した。そのプロセスは、６００ｐＦ／ｍｍ^２の金属・絶縁体・金属（ＭＩＭ）コンデンサー、２０および１００Ω／□の薄膜抵抗体（ＴＦＲ）、エアーブリッジオプションによる相互連結およびデバイス・パッシベーションなどの増加した使用周波数を支援するために受動素子を有している。ウエハは基板モードを抑えるためにコンパクトな背部バイアスで５０μｍまで薄くなる。

＜ａ．低ノイズ増幅器（ＬＮＡ）＞
図２ＡのＬＮＡチップ（１０８）および（１１０）の組立ては、図７Ａおよび７Ｂと共に工程（２２８）で始まる図４のフローチャートの第３カラムに関して記載されるだろう。図４の工程（２３０）では、組立ては、ＧａＡｓまたはＩｎＰのようなＩＩＩ−Ｖ半導体の正面の横のＴＨｚ ＨＥＭＴプロセスから始まる。その後、工程（２３２）では、背部ＴＨｚ ＨＥＭＴ組立てを行なうことができるように、ウエハはフリップ処理される。

図７Ａで示されるように、一実施例におけるＬＮＡは共面の導波路１３４を使用し、導波路中に、および導波路から外に、トランジションエネルギーまでのオンチップの電磁気のダイポール（１３２）を使用する。好ましい実施形態は、空胴の内部で導波路層（１０４）に入るために、チップ・寸法は７７５μｍ×３５０μｍ未満に抑制される。それは、図７Ａの（１２６）で示されたすべてのドレイン電圧およびゲート電圧のために単一のバイアス・パッドだけを各々許可する。３３０−３５０ＧＨｚの動作バンドを超える一方で、ＤＣ電力〜１５ｍＷを消費している間、ＬＮＡは≧１５ｄＢの利得と、＜１０ｄＢのノイズ指数（ＮＦ）を達成する。

本発明において実装されたＬＮＡは例えば３段あるいは５段増幅器になりえる。３段増幅器は５段より少ない利得を提供する。しかしながら、特定の全利得は該システムに必要とされ、それゆえ２台の３段増幅器を必要とするが、この利得要求は１台の５段段増幅器だけにする。一般に、それがより少ないスペースを必要とするが、どんな構成も動作環境に会うために使用することができるので、単に１つの増幅器チップの使用は好ましい。一実施例におけるＬＮＡ（１４２）は５段の高利得ＬＮＡサブミリメートル波長モノリシックマイクロ波集積回路（Ｓ−ＭＭＩＣ）を含む。ＬＮＡ寸法の主要な考察は、段数、所望の利得、インピーダンス・マッチング・ネットワークおよび振動抑制のためのバイパスコンデンサーである。半田ボールおよび（または）ＬＮＡの能動的な回路類へのダイシング損失を回避するために、スペーサー・ポストは使用されてもよい。さらに、十分なチップ個別化はスクライブ／破壊条件を除去するために使用されてもよい。

一実施例におけるＬＮＡ（１４２）は３０ｎｍのリン化インジウム高電子移動度トランジスター（ＨＥＭＴ）を含む。ＨＥＭＴは一般に高いｆ_ｍａｘを考慮に入れる。ＬＮＡ（１４２）は導波路（１３０）への集積トランジションを提供するのに適している。ＬＮＡ（１４２）の１つの実装のパッケージにされた性能を測定した。パッケージ利得は３２０から３５０ＧＨｚまでで〜１７ｄＢであり、ＮＦ＜８．８ｄＢであり、ＬＮＡ直流電力Ｐ_ｄｃ＝１４．３ｍＷであり、トランジション毎の損失は〜１ｄＢであった。

さらに完成した３０ｎｍのＩｎＰ ＨＥＭＴ ＬＮＡが高いＲＦ収率（＞８０％）と共に、３３０ＧＨｚでの利得およびノイズ指数（ＭＭＩＣレベルで〜５．７ｄＢ）を示した。

別の実装では、２つの３段ＬＮＡ Ｓ−ＭＭＩＣがＳＭＭＷ撮像に３０ｄＢの利得（それぞれ１５ｄＢ）および＜８ｄＢのＮＦを供給するために使用された。３段ＬＮＡはそれぞれ２７０×２７５μｍ^２だった。このＬＮＡ寸法は３λの間隔目標内に適合するために十分にコンパクトである。３４０ＧＨｚの１つの波長は〜３６０μｍの共面の導波路（ＣＰＷ）線路長さに相当する。

５つの利得段が単一のＬＮＡに組み入れられる場合、所望の利得（例えば３０ｄＢ）は、導波路および２つのオンチップ導波路トランジションの５０のμｍの長さを除去する間に達成され得る。例えば、一実施例において、５つの利得段ＬＮＡは４３０×２７５μｍ^２である。この寸法は２λおよび１．５λの間隔規則の両方を満たす。

一実施例において、ＬＮＡ（１０８）、（１１０）の高い利得によって引き起こされた潜在的な振動を回避するために、損失のある抵抗性のフタ材は導波路（１１４）のフィードバックを最小限にするために導波路（１１４）の内表面に適用され得る。一実施例における損失のある抵抗性のフタ材はニッケル・クロミウムである。

図４の工程２３６では、その後、多くの背部処理工程はチップ中間層（１０２）までチップの粘着性を改善するために取ることができる。例えば、チップはそれらの背部にソルダマスクで置かれるか、あるいは拡散バリアを適用し得る。一実施例におけるソルダマスクは、図７Ａにおいて１２４で示される半田材料（半田ボール）に封じ込めと画成を提供する。半田ボールの使用の１つの代わりとして、「マイクロバンプ」めっきが使用され得る。この場合、ソルダマスク堆積の後に続いて、アンダーバンプ・マスク（ＵＢＭ）堆積が、２ｍｉｌのマイクロバンプめっきと共に行なわれ得る。一実施例におけるソルダマスクおよびＵＢＭ堆積はチップ中間層１０２上で行なわれる。使用され得る他のプロセスは、ビアエッチプロセス、背部金属化プロセスおよび半田パッドの準備のためのプロセスを含む。

工程２３８では、製造されたウエハ上のチップが、それらの機能性を決定するために処理後にスクリーニング処理され得る。スクリーニング処理は「オンウエハ」あるいは方形切断の後に行われ得る。スクリーニング処理の後、チップは方形切断され、検査され、工程２４０でデバイス（１００）との集積のために取られる。

＜ｂ．導波路からチップまでの要素のつなぎ＞
図７Ｂに示されるように、ＬＮＡと検出器チップは集積された電磁遷移を使用して、ＤＲＩＥ形成された導波路に結合される。Ｅ−面プローブは、図１Ａのホーンアンテナ（１２２）と図７Ｂに示されるようなＬＮＡチップ（１１０）との間に相互連結される。これは、稠密な集積化がコンポーネント同士の間隔を最小限にすることを可能にし、配列のスケーラビリティに不可欠である。ＭＭＩＣ間の距離は、コンパクトな画素寸法を実現し、かつ最小の相互連結損失を提供する。

一実施例における、ホーンアンテナ（１２２）とＭＭＩＣチップとの間の相互連結は、導波路内の空胴を含む。代替の実装では、相互連結は導電接続を含み得る。図７Ｂの第１相互連結（１３０）は、９０度の導波路曲りを含み、〜１．２ｄＢの挿入損失を有している。第２相互連結（１３２）は、〜２．４ｄＢの損失（導波路遷移までの２つのチップを含む）の損失を有している。一実施例における相互連結は、高い許容差の電磁的に結合された相互連結を含み、ボンド・ワイヤーおよび狭ピッチの相互連結の除去が増大した収率と一様性を可能にする。

高周波（＞７０ＧＨｚ）では、電磁エネルギーを転送する方法としてワイヤボンドを使用する場合、ＭＭＩＣ増幅器は問題を示す。これらの周波数では、ワイヤボンドは、ＭＭＩＣを離調することができる重要な挿入損および非常に反応的なインピーダンスを与える。

相互連結（１３２）は能動的なＭＭＩＣに直接集積される。したがって、それは、アセンブリの変化にそれほど敏感でなく、増加した収率および一様性に結びつく。相互連結（１３２）は、導波路へのＭＭＩＣと電磁的に結合する。

＜ｃ．零−バイアス検波回路（ＺＢＤ））
図４の工程２４２乃至 ２５８に示されるように、ＺＢＤチップ（１１２）は同様にＬＮＡチップに作り上げられる。好ましい実施形態では、ＺＢＤ（１１２）は、マイクロ波及びミリ波信号のバイアスされていないミクシング、逓倍及び直接の検波を提供するｎＩＮ疑似ショットキーダイオードを使用する。一実施例において、検出器（１１２）は、検波回路バイアスの必要をなくす「零バイアス・ダイオード」である。これは総合システムを単純化し、システムノイズを低減する。ダイオードの一例はＳａｗｄａｉらの（米国特許第８，３３４，５５０号）に開示され、その内容は参照によって組込まれている。このアプローチでは、高濃度にドープした（ＩｎＧａＡｓなどの）ｎ＋狭バンドギャップ層は、標準的なショットキーダイオード中の陽極金属を交換する。したがって、有効なショットキーバリアは、ｎ＋アノード層と最低値にドープしたカソード層の間のエピタキシアル成長したヘテロ接合である。ヘテロ接合は所望のバリアの高さを生産するために調整することができる、したがってダイオード・ターンオン電圧のチューニングを可能にする。最初の結果は、ｎ−Ｉ−Ｎ疑似ショットキーダイオードが、高周波に計量可能で、十分に零バイアス検出器として使用のために０Ｖで整流して、容易に作り上げられることを実証した。ダイオードは、５２０ＧＨｚまで、およびより好ましくは７４０ＧＨｚまでのしゃ断周波数ｆ_Ｃを提供する。これらのｎＩＮダイオードを使用するバイアスされていない直接の検波回路は、１９５ＧＨｚ（図２０）で付帯的なＲＦのための＞３０００Ｖ／Ｗの応答を実証した。シミュレートされた検波応答は３４０ＧＨｚの入射ＲＦ信号のために〜１４００Ｖ／Ｗである。

このｎＩＮユニポーラダイオードのエピタキシアル・スタックは、ｎ＋高濃度ドープ広バンドギャップ・サブカソード半導体膜、低濃度ドープ広バンドギャップ・カソード層及びｎ＋高濃度ドープ狭バンドギャップ・アノード層を含む。カソード層とアノード層の間のヘテロ接合は導電バンドにおいて小さく、高品質の電子バリアを生成する。このバリアは調整可能なターンオン電圧で電流の整流を生成する。一実施例において、１００ｍｍのＩｎＰ基板上で格子整合したＩｎＧａＡｓ／ＩｎＡｌ_ｘＧａ_１−ｘＡｓ合金半導体が使用される。アノード層とカソード層中の材料の組成物は、低順方向のターンオン電圧を生成するように設計される。メサ型ダイオードは１乃至１０μｍ２の範囲の種々の領域で製造される。ＬＮＡに似て、最終基板の厚さは５０μｍである。
このｎＩＮダイオード技術はピークγ〜２７Ｖ^−１、および５２０ＧＨｚまでのしゃ断周波数を実証した。これらの新規なｎＩＮユニポーラ装置で達成される性能指数は、他の零バイアス・ショットキーダイオードと比較可能である。

＜５．チップキャリア／導波路組立＞
図４の工程２２６で示されるように、マイクロ画素を組み立てる第１工程は、図８の４００で示されるようなチップ中間層（１０２）に導波路層（１０４）を結合することを含んでいる。低温ボンディングプロセスは半田ボール（例えばインジウム−Ａｕボンディング又はＡｕ−Ａｕ熱圧着）への熱接触を最小限にするために使用される。

ウエハのボンディング温度および表面の位相（ｔｏｐｏｌｏｇｙ）はマルチプルウエハ技術の集積のために適切なパラメータである。半田ボール・リフロー（後述する）温度は、ウエハボンディング間の半田リフローを防ぐ、ウエハボンディング温度より高くなければならない。一実施例において、インジウム−金のボンディング界面は、略１８３Ｃで溶融する半田を用いてウエハの接合のために使用される。インジウムは１５７Ｃで溶融し、インジウム−金ボンディングは１８０Ｃ（実際のボンディングでは１７０Ｃ）未満のボンディング温度を可能にする。代替の半田、ボンディング材およびボンディング方法は当業者には明らかである。層（１０２、１０４および１０６）の１つ以上は、ウエハボンディングを促進するために金および（または）インジウムでパターニングされる。

ついで工程２６０で、個別化された公知のＬＮＡチップとＺＢＤチップが図８の４０２で示されたような導波路層（１０４）の空胴（３８８）（図６）に設けられる。チップ（１０８、１１０および１１２）は複数の半田ボール（１２４）によってチップ中間層１０２に結合される。一実施例における半田ボールは、取り付けられるチップに基づいて寸法が決められる。好ましい実施形態では、５ｍｉｌおよび３ｍｉｌの半田ボールが使用されるが、他の寸法も熟考される。チップ中間層（１０２）への全チップ列は空胴の境界によって画成され、およそ２５μｍである。空胴の寸法および（または）チップの形状は空胴内のチップ配置を促進するために調節され得る。例えば、形作られて、チップは長方形か、交差した形状、若しくは空胴の寸法はチップ配置を単純化するために増加され得る。ついで、マイクロバンプ・リフローは、約１乃至２μｍの範囲までキャリヤパッドへのチップを自己整列し得る。

その後、図４の工程２６２では、チップが図８のうちの４０４で示されるような空胴内にマイクロバンプ自己整列のプロセスが半田リフローによって行なわれる。チップ中間層（１０２）および導波路層（１０４）の第１ボンディング後のチップ・アタッチメントのための半田リフローは、損傷しないか、或いは中間層（１０２）および導波路層（１０４）のボンディングにずれを引き起こさない。一実施例において、第１ボンディングのＩｎ−Ａｕ層は共融混合物／合金を形成し、再びリフローするだめにより高い温度を必要とする。一実施例において半田リフローは所望の温度（例えばおよそ２００Ｃ）で行なわれ、より低い温度が好ましい。一実施例における半田リフローは、ホールドタイム期間の間、所望の温度で随意に保持して、所望の温度まで半田ボールを徐々に加熱（「ｒａｍｐ ｕｐ」）し、その後、熱を下げる（「ｒａｍｐ ｄｏｗｎ」）ことによって行なわれる。ランプアップの期間、ホールドタイム期間、所望の温度、及びランプダウンは調節され得る。一実施例において、ランプアップはおよそ１−２分である。２００Ｃはおよそ３秒間保持される。また、ランプダウンはおよそ１−２分である。低い加熱発熱温度および短い加熱期間は、一般に半田パッド中のバリア層を介して半田拡散を低減する。一例において、実際のウエハ／チップボンディング時間はわずか２−１０分であり、最大のランピングが使用される。

チップ中間層１０２（表面上の高さ＞５０μｍ）の上の半田ボールのために、損害あるいは半田ボールへの変位を回避するために、最初のウエハボンディングはウエハアライメント中に十分な高さクリアランスを必要とする。ウエハアライメント中のより高い精度は、チップ１０８と１１０、１１２および導波路１１４の壁の間の間隔のリダクションを考慮に入れる。それは信号ロスを縮小する。一実施例において、ＳｍａｒｔＶｉｅｗアライナー（８５２８４アリゾナ州、テンペのＥＶ Ｇｒｏｕｐ社）はほぼ１μｍの整列精度を達成するために使用され得る。

半田は、容易に空気環境内で酸化され得る。酸化物は、液状の半田が別の要素（例えばチップ中間層（１０２）、チップ（１０８、１１０および１１２））によって湿り、接合部を形成するのを防ぐ。一実施例において、半田、ウエハあるいはチップは、半田リフロー直前に酸化物を除去するために液体フラックスを使用してすすがれる。一実施例におけるリフローは、例えばＨ２／Ａｒ混合物で、抑制された空気環境中で行なわれる。

更なる実施形態において、マイクロバンプ自己整列は、銅スタッド上で増加した半田材料によって促進されるか、マイクロバンプ・寸法が増大する。キャリヤ・ウエハパッドに対する半田の湿潤性は、マイクロバンプ（ＭｉｃｒｏＢｕｍｐ）のためにアンダーバンプ金属（ＵＢＭ）の選択によって改善される。アンダーバンプ金属の例は、銅、金および半田キャップを備えた銅を含んでいる。アンダーバンプ金属（ＵＢＭ）および半田マスク材料並びにボンディングパッド・寸法および間隔の選択は、半田リフロー中の自己整列の精度を決定する。上記の実装では、自己整列精度はおよそ１乃至２μｍまでである。

上述されるように導波路層を最初に接合する１つの利点は、それらが所定の位置に設けられるように、空胴サイドウォールがチップの粗い整列を提供することである。代替の実装では、ＬＮＡチップとＺＢＤチップは、先ず中間層に置かれて接合され、ついで、導波路層が中間層に接合される。

＜６．アンテナ層の製造＞
図２Ａのアンテナ層（１０６）の製造は、図９と共に工程２６４で始まる図４のフローチャートの最後のカラムに関連して記載され、製造中の様々な工程の間にグラフ式にアンテナ層を表す。図４の工程２６６で、シリコンの１ｍｍの厚さのウエハ（４２４）、例えばプラズマ強化化学蒸着法（ＰＥＣＶＤ）酸化物（４３０）は、図９の４１０で描かれるように、シリコンウエハ（４２４）の下側に成膜される。４１２で示されるように、酸化物（４３０）がエッチングされる。

図４の工程２６８で、導波路空胴は、例えば、図９の４１４で示されるようなＤＲＩＥプロセスを使用して、アンテナ層に形成される。図７の工程２７０で、低圧化学蒸着法（ＬＰＣＶＤ）プロセスは、例えば、導波路サイドウォールを保護し、かつ図９の４１６および４１８で描かれるようなホーンアンテナ用のマスキング層を作成するように窒化物層（４３４）を設けるために使用される。さらに次の例において、熱酸化はＬＰＣＶＤ窒化物の代わりにホーンエッチングマスクに使用される。損失のあるカバー（例えばニッケル・クロミウム）は、例えば導波路（４３２）の内側表面上で、ニッケル・クロミウムの堆積およびパターニングによってアンテナ層１０６上に提供され得る。

工程２７２で、ホーンアンテナ（４３６）は、例えば図９のうちの４２０で示されるような水酸化カリウム（ＫＯＨ）エッチングによって形成される。ＫＯＨエッチングはほぼ５４度の傾斜を備えた滑らかな側壁表面に帰着する。ホーンアンテナ（４３６）はおよそ８００μｍの深さを持つためにエッチングされる。最後に、図７の工程２７４で、図９のうちの４２２で示されるように、窒化物層が除去され、アンテナ層は例えばスパッタリングプロセスによって金属化される。代替の実装では、ホーンアンテナ空胴を最初に形成するために、図４の工程２７０および２７２は工程２６６および２６８の前に行なわれる。

有利には、アンテナ層へのホーンアンテナ（４３６）の集積化は、入力電磁気信号の信号パスを縮小する。ホーンアンテナが好ましい。なぜなら、平面アンテナ或いはパッチアンテナに比してホーンアンテナは非常に効率的なラジエータ（〜８０乃至 ９０％）を提供し、平面アンテナ或いはパッチアンテナの１乃至２％に比して優れたバンド幅（Ｓ１１＜−１０ｄＢ ３００乃至３６０ＧＨｚ、１８％）を有し、そして優れた利得を有しているからである。しかしながら、アンテナの代替の形態が熟考される。好ましい実施形態では、アンテナは１２ｄＢの利得、３ｄＢのビーム幅および３２×３８度を有している。

一実施形態では、アンテナ（４３６）の寸法の低減を可能にする誘電性を増大するために、アンテナ（４３６）はベンゾシクロブテン（ＢＣＢ）で充填される。代替の充填材は当業者には明らかである。さらに、アンテナ（４３６）は、段付きホトレジスト・アプローチおよび（または）多重ウエハ・アプローチを使用して形成され得る。一実施例において、ホーンアンテナ（４３６）の傾斜したサイドウォールは、グレイスケール・ホトリソグラフと後続するＤＲＩＥによって作成される。このリソグラフ・プロセスは、ホトレジストによって溶解しないサブマイクロンの画素の寸法およびピッチを変える使用を含んでいる。これは、傾斜したホトレジストプロファイルに変える勾配照射線量を作成する。ＤＲＩＥエッチング中に、ホトレジストプロファイルはシリコンエッチングに変えられる。エッチング工程に続いて、アンテナ・サイドウォールは金（Ａｕ）で金属化される。代替的に、上述されるように、ＫＯＨエッチングはアンテナ（４３６）を形成するために使用され得る。

＜７．最終組立工程＞
図４の工程２７６で、アンテナ層（１０６）は、Ｉｎ／Ａｕ接着剤あるいはＡｕ／Ａｕ 熱−圧縮接着剤で導波路層（１０４）に接合される。追加の金属フィルム（インジウムなど）は、層（１０４または１０６）に追加される必要があり得、そのプロセスは、以下のセクション９で述べる。最後に、図４の工程２７８で、組み立てられた層は、個々の画素へと方形切断される。

図１０は、本発明による焦点面アライ画素の全アセンブリを図式化して表す。チップキャリア層（１０２）はＤＣ バイアスおよび半田ボールと共に４２４で示される。４２６で、導波路層１０４は上述及び図４の工程２２６に示されるように、チップキャリア層（１０２）に接合される。４２８で、図４の工程２６０で示され、図８に関連して記載されるように、ＭＭＩＣチップ（１０８、１１０および１１２）は導波路層（１０４）の空胴に置かれ接合される。最後に、４３０で、アンテナ層（１０６）は導波路層（１０４）に接合される。

＜８．焦点面配列のウエハスケール処理＞
本明細書に記載された集積化アプローチおよび特徴は、異なるウエハ技術を備えたチップおよび導波路のバッチ組立てを可能にする。異なる半導体技術の中で作り上げられ、低損失のマイクロマシン処理された導波路トランジションを介して接続されたチップの集積化は、改善された素子性能を可能にする。本明細書に記載されたｍＦＰＡ実装に適用されるように、公知の良好なチップとの三角形の格子の２−Ｄサブアレイの完全に積層された３３０〜３５０ＧＨｚの焦点面配列が製造され得、高密度、ＬＮＡ、検波器及びミクロスケール画素のミクロンの精度の集積化を提供する。図２Ａに示されるｍＦＰＡは、およそ０．４ｃｍ×０．１８ｃｍ×０．１３５ｃｍの寸法で作り上げられた。

導波路のためのマイクロマシニング処理の使用は層数を低減する。提供される利点は１０２４以上の要素の大きいプレナーアレイの計量を可能にし、いくつかのウエハレベル・パッケージング・アプローチに関連した化合物の収率の問題を低減し、かつマルチプルシリコン・パッケージング・ウエハ用の単一のＩＩＩ−Ｖウエハの使用が延びる。ＬＮＡ Ｓ−ＭＭＩＣ上の高度なパッケージングと抵抗性のカバーは、増加した安定性を提供する。電磁的に結合された十字形のチップは低損失の相互連結を可能にする。

ｍＦＰＡ画素の大きいプレナーアレイの一例は図１１に示される。プレナーアレイは複数の画素を含むように４５０にて図１１の左側に示され、各画素は層（１０２、１０４および１０６）とチップ（１０８、１１０および１１２）を有する。図１１に示される画素の特定のレイアウトは必要ではなくもっとも好ましい数の画素数、部品間の信号損失及び他の要因を達成するために適切なレイアウトが選択され得る。大型のプレナー撮像アレイの使用は動的な場面撮像を可能にする。

特定の画像システムのための、焦点面配アレイ（ＦＰＡ）受信要素間隔の選択は、光学素子間のトレードオフである設計パラメータ、すなわちＦナンバー（焦点距離／開口・寸法）、受信器対受信器のアンテナ結合／クロストーク、受信器アンテナと光学素子のマッチングおよび像平面のサンプリングである分解能は受信器の画素間隔の低減により増加される。しかしながら、ＭＭＷカメラ中の広範囲な実験からの経験的なデータは、１．５λ未満の間隔で近傍の画素のアンテナ間に連結することにより受け入れがたいレベルの受信器性能劣化を示す。有利には、本明細書に記載された特徴は、１．５λの間隔を備えている。

組立ての見地から、単一画素内の個々のチップ間の距離は画素対画素の距離よりはるかに短くすべく低減され得る。バッチ式に製造された受信器・アンテナでは、１．５λの受信器間隔を作り上げることは３λのものと同程度である。実際的見地から、間隔の上限は、光学開口の直径と等しいか、あるいは該直径未満でＦＰＡ寸法をセットすることにより定義される。ナイキスト・サンプリングに達するために、１０２４もの素子を持った正方形のＦＰＡを仮定して開口径未満にＦＰＡの寸法を維持するために〜２．５λの下で受信器間隔を維持しなければならない。しかしながら、撮像分解能を改善するために、１．５λの最も小さな間隔に一致する間隔より大きな開口が使用されるべきである。上述の（４．２ｘ４．２ ｃｍ２）のＦＰＡでは、光学の開口径は、ナイキスト・サンプリングのために〜１５ｃｍに増加し、これは３０ｃｍの焦点距離のイメージャーのために３ｍの距離での２．２ｃｍの解像度に相当する。１人で持ち運べるイメージャー用などコンパクトなシステムについて、焦点距離はナイキスト・サンプリングのために６．５ｃｍまで開口を落とし、３ｃｍで（２．２から５ｃｍ）の解像度の犠牲を払って、１６ｃｍに低減され得る。他の目的のために、異なる撮像の必要条件が、異なる光学素子および結果的に異なる寸法のカメラを規定する。

＜９．導波路層（１０４）あるいはアンテナ層（１０６）上の追加の金属の組立て。＞
マイクロマシン処理された導波路（ＷＧ）は、ＷＧの空胴を形成するためにウエハにディープトレンチを使用する。ＷＧトレンチを備えたトレンチ・ウエハは、ＷＧを完成するために、しばしば１つ以上の追加のウエハに集積される。例えば、トレンチ・ウエハはＷＧの空胴を密閉するためにカバーウエハおよび（または）底ウエハに集積され得る。追加の処理および（または）パターニングはトレンチ・ウエハにおけるトレンチの形成後に必要とされ得る。例えば、トレンチ・ウエハは、さらにＷＧ空胴の内部に置かれたチップで集積する必要があり得る。

一実施例において、ウエハ集積化は、トレンチ・ウエハとカバーウエハの間でボンディング層（インジウムなど）の堆積のためにトレンチ・ウエハがパターニングされることを必要とする。ボンディング層はＷＧのための他の設計面の考慮を払うために選択され得る。
しかしながら、トレンチ深さがほぼ３０乃至５０μｍ以上である場合、湿ったホトレジスト（ＰＲ）は特にトレンチ・エッジの近くでトレンチの形成後にパターニングするのにふさわしくないかもしれない。例えば、湿ったＰＲは、ほぼ２００μｍの高さのトレンチ・サイドウォールを十分に被覆しないかもしれない。別の例において、追加処理は、トレンチの内部、例えば半田パッドおよび（または）ウエハ上面表面からトレンチ内に延びる金属ラインに必要とされ得る。実験は、これらのパターンは湿ったＰＲを使用して達成するのが難しいことを示した。

乾燥したホトレジスト（乾燥したＰＲ）はウエハの処理に利用可能である。乾燥したＰＲはウエハ中のトレンチを閉鎖するためにキャップ材として使用された。図１２を参照すると、システム（５００）の一実装は、基板またはウエハ（５０４）への乾燥したホトレジスト（５０２）の塗布に適している。システム（５００）は乾燥したＰＲ（５０２）の塗布のためのローラー（５０６）を含む。一実施例におけるローラー（５０６）は熱および（または）ウエハ５０４への乾燥したＰＲ（５０２）の塗布を促進する圧力を提供するのに適している。一実施例において、ローラー（５０６）は１２０°Ｃに加熱される。

一実施例におけるシステム（５００）は乾燥したＰＲの模様をウエハの天面に直接パターニングするのに適している。システム（７００）は、ウエハ・トレンチに隣接して、及びウエハ・トレンチ内をパターニングするために乾燥したＰＲを使用するのにさらに適している。湿ったＰＲのために使用されたスピン−コーティング・プロセスとは対照的に、乾燥したＰＲはい固体のフィルムであり、ウエハ表面上に積層され得、それ故、湿ったＰＲによって現れたＰＲの被覆および厚さの変化の問題を回避する。乾燥したＰＲの厚さは約１１μｍから１００μｍの間で変わり得る。

図１３を参照すると、方法６００は乾燥したＰＲを用いてディープトレンチの近くで乾燥したＰＲを使用してパターニングするために１つの実装を例証する。ウエハの表面は、例えば既知の溶剤を使用して洗浄される（工程６０２）。乾燥したＰＲ（７０２）はローラー（５０６）（工程６０４）によってウエハ（５０４）上に積層される。一実施例における乾燥したＰＲ（５０２）は例えばデュポン社のＭＭ１００レジストを含み、それは、ほぼ５０μｍの分解能を可能にする。乾燥したＰＲの他の例は当業者には明らかである。一実施例におけるローラー（５０６）は積層を促進するために１２０°Ｃに加熱される。ローラー（５０６）のための代替の温度は、例えば使用される乾燥したＰＲあるいはローラーの速度に基づいて選択され得る。

ウエハはコンタクトマスクアライナーで露出される（工程６０６）。一例におけるコンタクトマスクアライナーは、３６５ｎｍで１５０ｍＷおよび露光ランプ波長の電力を有している。他のコンタクトマスクアライナーは、例えば、使用される乾燥したＰＲ、パターンの複雑さあるいは他のデザイン面の配慮に基づいて選択され得る。露出後に、一実施例におけるウエハはパターン分解能を改善するためにベイキング処理がなされる（工程６０８）。ベイキング処理はホットプレートを使用して、およそ６０秒間９０°Ｃでなされる。ウエハを加熱する代替の方法、又は代替の温度および持続時間は当業者には明らかである。ついで、ウエハは現像される（工程 ６１０）。一実施例において、ウエハは炭酸カリウム溶液で約９０秒間スプレー現像される。一実施例における溶液はＫ_２ＣＯ_３（１．０ ｗｔ％）である。現像のための持続時間および溶液は設計面の配慮に基づいて調節され得る。ついで、ウエハは現像後の残渣を除去するために、例えば脱イオン水スプレーを使用してすすがれる（工程６１２）。

一実施例における乾燥したＰＲ（５０２）はネガ型レジストで、金属蒸着とリフトオフのためのサイドウォール輪郭を作成するのにより適している。乾燥したＰＲ（５０２）の厚さはほぼ３８μｍであり、それは４０−５０μｍといった小さな形体を解決することができる。より小さな形体については、より薄い乾燥したＰＲが使用され得る。ある表面への乾燥したＰＲの付着が増強される必要があり得る。例えば、シリコン表面に比して、Ａｕ表面への乾燥したＰＲ付着は少なくなる。付着は、表面処理（例えば、表面を粗くする、あるいはいくつかの表面増強剤を使用して）で改善され得る。追加のマスクの形体はＡｕ天面への乾燥したＰＲ付着および支持を増強するために組込まれ得る。

図１４を参照すると、が図１２の乾燥したホトレジスト・アプリケーションを使用して処理されたウエハ（６１４）の一実施例が示されている。この実施例において、不連続の開口列は乾燥したＰＲ支持を増強するために使用された。乾燥したホトレジスト開口は６１６で示される。トレンチ（６１８）は乾燥したＰＲによって被覆されていることが示される。一実施例において、インジウム層は、ボンディング層を形成するために金層上の開口（６１６）内にパターニングされる。ついで、ボンディング層は当業者に認識されることであるが、別のウエハで接合され得る。

図１５を参照すると、領域（６２２）においてインジウム蒸着とリフトアップ後のウエハ（６２０）の一実施例が示される。

代替の工程および組立て特徴は当業者には明らかである。例えば、当業者に認識されることであるが、ホーンアンテナはアンテナ層（１０６）の背部上で空胴の形成に先立って形成され得る。

本明細書に記載された工程または動作はあくまでも一例にすぎない。発明の精神から逸脱せずに、これらの工程又は動作に多くの変形があり得る。例えば、工程は異なる順に行なわれ得るか、あるいは、工程が加えられるか、削除されるか、若しくは修正され得る。

本発明の例示的な実装は本明細書に描かれ、詳細に記載されたが、当業者には発明の精神から逸脱することなく様々な変更、追加、置換がなし得るであろうことは明白であり、それゆえ、それらはつぎの特許請求の範囲に規定されるとおり、本発明の範囲内にあるものと考えられる。

Claims (22)

1. サブミリメートル波長（ＳＭＭＷ）デバイスを製造する方法であって、該方法は、
   １つ以上のＤＣスルーバイアスを含むように第１ウエハをバッチ処理する工程、
   前記第１ウエハの上部表面に１つ以上の半田・バンプを堆積する工程、
   前記半田・バンプと整列した１つ以上の空胴を作るために第２ウエハをバッチ処理する工程、
   前記第２ウエハの下部表面を前記第１ウエハの上部表面と接合する工程、
   モノリシックマイクロ波集積回路（ＭＭＩＣ）チップを形成するために半導体材料の１つ以上の第３ウエハをバッチ処理する工程、及び
   前記１以上の第３ウエハを個々のＭＭＩＣチップへと方形切断する工程、及び
   前記１以上のＭＭＩＣチップを前記第２ウエハの空胴に設ける工程
   を含む方法。
2. 前記第２ウエハの１以上の空洞と整列した１以上のアンテナを形成するために第４ウエハをバッチ処理する工程、及び
   前記第４ウエハを前記第２ウエハの上部表面と接合する工程を更に含む請求項１に記載の方法。
3. 前記１以上のアンテナがホーンアンテナである請求項２に記載の方法。
4. 前記第１、第２及び第４ウエハがウエハスケール・アセンブリ（ＷＳＡ）技術を使用して組み立てられる請求項２に記載の方法。
5. 前記第２ウエハの空胴が導波路を含む請求項１に記載の方法。
6. 前記第１ウエハがＧａＡｓであり、前記第２及び第４ウエハがシリコンであり、前記第３ウエハがＩＩＩ−Ｖ半導体材料である請求項１に記載の方法。
7. 前記ＭＭＩＣが動作可能性に関してテストされ、公知で良好なチップのみが前記第２ウエハの空洞に設けられる請求項１に記載の方法。
8. 前記ＭＭＩＣが能動的な回路類を含んでいる請求項１に記載の方法。
9. 前記ＭＭＩＣが均質でない材料とプロセスを使用して製造される請求項７に記載の方法。
10. 前記ＭＭＩＣチップに電気的な相互連結を提供するために、半田・バンプが前記ＤＣバイアスに整列される請求項１に記載の方法。
11. サブミリメートル波長（ＳＭＭＷ）焦点面配列（ＦＰＡ）用の画素であって、
    ＤＣスルーバイアスと該ＤＣスルーバイアスと整列する半田・バンプを含むチップ・インターフェース、
    前記チップ・インターフェースの上部表面上の半田・バンプと整列する１つ以上の空胴を含む導波路、
    前記導波路の空胴に挿入された１つ以上のモノリシックマイクロ波集積回路（ＭＭＩＣ）チップ、及び
    前記導波路の空胴の少なくとも１つと整列したアンテナを含み、
    そこでは、ＳＭＭＷ信号はアンテナによって受け取られ、前記導波路の空胴を通して送信され、前記ＭＭＩＣチップによって処理される画素。
12. 前記チップ・インターフェースがウエハと前記導波路から製造され、アンテナは１つ以上のウエハから製造される請求項１１に記載の画素。
13. 前記チップ・インターフェース・ウエハおよび前記１つ以上の導波路およびアンテナ・ウエハがウエハスケール・パッケージング技術を用いて集積される請求項１２に記載の画素。
14. 前記アンテナがホーンアンテナである請求項１１に記載の画素。
15. 前記ＭＭＩＣチップにおいて、１つ以上の低ノイズ増幅器（ＬＮＡ）および１つ以上のダイオードを含む請求項１１に記載の画素。
16. 前記チップ・インターフェース、前記導波路、前記アンテナおよび前記ＭＭＩＣチップが各々別々に製造される請求項１１に記載の画素。
17. 前記ＭＭＩＣが動作可能性に関してテストされ、公知で良好なチップのみが前記導波路の空胴に入れられる請求項１１に記載の画素。
18. 第１層であって、該第１層の一方の側から他方の側まで複数の電気的導通を含む第１層、
    前記第１層の電気的導通と整列した複数の導波路空胴を含む第２層、
    前記複数の導波路空胴に挿入され、前記第１層の電気的導通と動作可能に接続された複数のモノリシックマイクロ波集積回路（ＭＭＩＣ）チップ、及び
    複数のアンテナを含む第３層であって、該複数のアンテナが前記複数の導波路空胴に整列する複数のアンテナを含むサブミリメートル波長（ＳＭＭＷ）焦点面配列（ＦＰＡ）。
19. 前記ＭＭＩＣチップが低ノイズ増幅器（ＬＮＡ）およびダイオードをさらに含む請求項１８に記載のＦＰＡ。
20. 前記第１、第２、第３層および前記ＭＭＩＣチップが各々別々に作り上げられる請求項１９に記載のＦＰＡ。
21. 前記ＭＭＩＣチップがＩＩＩ−Ｖ半導体材料から製造され、前記第１、第２及び第３層がバッチ処理される請求項１９に記載のＦＰＡ。
22. 前記第１、第２及び第３層がウエハスケール・アセンブリ（ＷＳＡ）技術を用いて組み立てられる請求項１８に記載のＦＰＡ。