JP2011171498A

JP2011171498A - フリップチップ実装装置及びその製造方法

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Publication number: JP2011171498A
Application number: JP2010033665A
Authority: JP
Inventors: Yusuke Uemichi; 雄介上道; Takuya Aizawa; 卓也相沢; Satoru Nakao; 知中尾
Original assignee: Fujikura Ltd
Current assignee: Fujikura Ltd
Priority date: 2010-02-18
Filing date: 2010-02-18
Publication date: 2011-09-01

Abstract

【課題】半導体回路基板に形成された高周波回路の高周波特性への影響を抑えることができるフリップチップ実装装置を提供する。
【解決手段】基板２６の一面上に、導体層２３、誘電体層２５、及び導体層と対向するように配された配線層２１が順に積層されてなる実装基板２上に、半導体回路基板１をフリップチップ接合させたフリップチップ実装装置であって、実装基板は、基板の一部が露呈する開口部Ａを備え、実装基板と半導体回路基板とが、バンプ３１を介して電気的に接続されており、実装基板と半導体回路基板との間には、開口部による空間３が設けられていることを特徴とするフリップチップ実装装置。
【選択図】図１

Description

本発明は、フリップチップ実装装置に関し、特に、準ミリ波帯（１０ＧＨｚ〜３０ＧＨｚ）及びミリ波帯（３０ＧＨｚ〜３００ＧＨｚ）で動作する半導体回路基板（ＣＭＯＳ−ＩＣ）を実装基板にフリップチップ実装する場合において、半導体回路基板の高周波特性に影響を及ぼすことのないフリップチップ実装装置及びその製造方法に関する。

半導体回路の集積密度の増加に伴い、半導体パッケージにおいては、多ピン化及び狭ピッチ化が求められている。これに伴い、ＢＧＡ（Ball Grid Array）やＣＳＰ（Chip Size Package）等のような小型のパッケージが実用化されている。

また、扱われる信号周波数についても、携帯電話、無線ＬＡＮ、ＩＴＳ（Intelligent Transport Systems）等で主流の数ＧＨｚから、固定無線中継局、衛星通信等に使用される準ミリ波帯や、自動車衝突防止レーダー、非圧縮動画伝送等に使用されるミリ波帯へと、高周波数化が進んでいる。

従来、準ミリ波帯やミリ波帯に使用されるＩＣは専らＧａＡｓ等の化合物半導体を用いたＭＭＩＣ（Monolithic Microwave Integrated Circuits）であった。ＭＭＩＣは、ＧａＡｓ基板に能動素子及び受動素子を一体化して形成したものであり、配線には金が用いられている。

一方、近年においては、ＣＭＯＳ技術を用いたミリ波帯ＩＣの検討が盛んに行われており、実用化が近づいている（例えば、非特許文献１及び２参照）。ＣＭＯＳ技術は、上述したＭＭＩＣとは異なり誘電体（ＳｉＯ_２）が薄く、微細加工（最小Ｌ／Ｓ０．２５μｍ／０．２５μｍ）が可能であることから、受動回路素子のサイズも小さくすることができるという利点がある。

また、半導体の実装方法としては、デジタルＩＣ等に多用されるワイヤボンド接続と比較して接続部を短縮できる、フリップチップ実装がある（例えば、特許文献１参照）。この実装方法は、接続に起因する寄生インダクタンス成分による設計の破綻や反射損失の増加を防ぐことができるため、高周波領域において非常に有望な半導体実装技術といえる。

ただし、フリップチップ実装装置の場合、半導体回路基板の配線層と実装基板が近接してしまうために、半導体回路基板の高周波特性に影響を及ぼすという問題があった。
この問題に対して、特許文献１に記載のフリップチップ実装装置においては、図１１に示すような構成の実装装置とすることで、この問題を回避している。この従来のフリップチップ実装装置は、基板１２６上に、導体層１２３、誘電体層１２５を順に積層した実装基板１０２に対して、半導体回路基板１０１をフリップチップした構成である。この実装基板１０２の誘電体層１２５において、半導体回路基板１０１の配線層１１３に対向する一部をくり貫いたり、エッチング除去することで空間１０３を設ける処理を行っている。この処理により、実装時において半導体回路基板１０１の配線層１１３と実装基板１０２との間隔がバンプ１３１の高さに加えて空間１０３の深さ分が追加され、配線層１１３と実装基板１０２の距離を大きく確保することが可能となる。よって、配線層１１３の下方に空気のみが存在する場合と同じ条件となり、半導体回路基板１０１の高周波特性への影響を軽減させることができる。

特開平９−２６０５８３号公報

Huei wang, "Development of Silicon-based Millimeter-wave Ics at National Taiwan University（MWE2008ダイジェスト） Yoichi Kawano, Toshihide Suzuki, Masaru Sato, Tatusya Hirose, Kazuhiyo Joshin, "A 77GHz Transceiver in 90nm CMOS"

しかしながら、実装基板１０２の誘電体層１２５が、ＣＶＤ（化学気相成長）やスピンコート法によって形成された薄膜である場合、誘電体層１２５の除去のみでは十分な距離が確保できないという問題がある。あるいは、必要な距離を得るにあたっては、誘電体層１２５を厚くするなど、製作時間やコストの上昇が避けられないという問題がある。

例えば、実装される半導体回路基板１０１の配線層としてマイクロストリップラインを採用した場合について考える。半導体回路基板１０１に形成されたマイクロストリップラインの誘電体層の厚みを６μｍとすると、半導体回路基板１０１と実装基板１０２との間の距離は、半導体回路基板１０１の誘電体層の厚みの５〜１０倍程度確保する必要がある。よって、バンプ１３１の高さを２０μｍとすると、実装基板１０２の誘電体層１２５の膜厚は３０〜６０μｍとする必要がある。
また、特許文献１の構造によれば、実装装置全体をモールド封止する場合、モールド樹脂が半導体回路基板１０１と実装基板１０２との間の空間１０３に入り込み、空間１０３がモールド樹脂で満たされてしまうことによって、半導体回路基板１０１に形成された高周波回路の高周波特性に影響を及ぼすという問題が考えられる。

この発明は、このような事情を考慮してなされたもので、その目的は、半導体回路基板に形成された高周波回路の高周波特性への影響を抑えることができるフリップチップ実装装置を提供することにある。

本発明の請求項１に係る発明は、基板の一面上に、導体層、誘電体層、及び前記導体層と対向するように配された配線層が順に積層されてなる実装基板上に、半導体回路基板をフリップチップ接合させたフリップチップ実装装置であって、前記実装基板は、前記基板の一部が露呈する開口部を備え、前記実装基板と前記半導体回路基板とが、バンプを介して電気的に接続されており、前記実装基板と前記半導体回路基板との間には、前記開口部による空間が設けられていることを特徴とするフリップチップ実装装置である。
本発明の請求項２に係る発明は、前記半導体回路基板の前記バンプと対応する前記配線層上に金属めっき層が形成されていることを特徴とする請求項１に記載のフリップチップ実装装置である。
本発明の請求項３に係る発明は、前記導体層が前記空間に露呈されていないことを特徴とする請求項１または２に記載のフリップチップ実装装置である。
本発明の請求項４に係る発明は、前記実装基板を構成する前記基板と前記半導体回路基板とが同じ材料で形成されていることを特徴とする請求項１〜３のいずれか１項に記載のフリップチップ実装装置である。

本発明の請求項５に係る発明は、実装基板の一方の面に半導体回路基板がフリップチップ接合されたフリップチップ実装装置の製造方法であって、基板の一面上に、前記基板の一部が露呈する開口部を有する導体層を形成する工程と、前記導体層上に該導体層の開口部と対応する開口部を有する誘電体層を形成する工程と、前記誘電体層上に前記導体層と対向する配線層を形成する工程と、前記実装基板上の前記配線層に、前記半導体回路基板をバンプを介して実装する工程と、を有することを特徴とするフリップチップ実装装置の製造方法である。

本発明によれば、実装基板が、基板の一部が露呈する開口部を備え、実装基板と半導体回路基板との間に開口部による空間を設けるという構成とし、空間が誘電体層のみならず、導体層を除去することによって形成されるため、半導体回路基板に形成された高周波回路の高周波特性への影響を抑えることができるという効果が得られる。

本発明に係るフリップチップ実装装置の第一実施形態を示す断面図である。図１のＩＩ−ＩＩ線に沿う断面図であり、（ａ）はマイクロストリップラインを、（ｂ）はコプレナ導波路を採用した実装基板の断面図である。本発明に係るフリップチップ実装装置の第一実施形態の別形態を示す断面図である。本発明に係るフリップチップ実装装置の第一実施形態の別形態を示す断面図である。実装基板の製造方法を順に説明する模式図である。本発明に係るフリップチップ実装装置の第二実施形態を示す断面図である。本発明に係るフリップチップ実装装置の第三実施形態を示す断面図である。本発明に係るフリップチップ実装装置の第四実施形態を示す断面図である。本発明に係るフリップチップ実装装置の第五実施形態を示す断面図である。柱状のバンプの製造方法を順に説明する模式図である。従来のフリップチップ実装装置を示す断面図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

＜第一実施形態＞
図１は、本発明のフリップチップ実装装置の第一実施形態を示す断面図である。本発明のフリップチップ実装装置は、半導体回路基板（ＣＭＯＳ−ＩＣ）１がバンプ３１を介して実装基板２にフリップチップ実装により接合されている構成である。フリップチップ実装を採用しているゆえ、半導体回路基板１は、半導体回路基板１の配線層１３が実装基板２に対向するように配置されている。

実装基板２はＳｉからなる基板２６に対して、導体層２３、誘電体層２５、配線層２１、が順に積層されている構成である。導電層２３は、接地層として機能している。
当該フリップチップ実装装置は、実装基板２の半導体回路基板１の配線層１３と対向した部分の誘電体層２５及び導体層が取り除かれ、基板２６の一部が露呈された開口部Ａが形成されたことによって、空間３を形成していることを特徴としている。
以下、その構成について詳細に述べる。

実装基板２に実装される半導体回路基板１は、ＣＭＯＳ−ＩＣであり、配線層１３が実装基板２に対向するようにフリップチップ実装されている。

実装基板２を構成する基板２６は、表面に窒化膜や酸化膜（図示せず）を有するシリコンがコスト面から好ましいがこれに限ることはなく、例えば、ガラス（ＳｉＯ_２）から構成されていてもよい。

前記基板２６に積層される導体層２３は、Ｃｕから形成されることが好ましいが、Ａｌ等の導電性に優れる材料であればこれに限ることはない。Ｃｕはめっき法によって形成されることが好ましいが、これに限ることはなく、例えば、スパッタリング法を用いて形成してもよい。

誘電体層２５は、感光性樹脂をスピンコート法によって、塗布、焼成して形成する。誘電体層２５を構成する誘電体としては、フッ素樹脂やポリイミド系樹脂、ポリイミド、ＢＣＢ（ベンゾシクロブテン）、スピンオンポリマー等を採用することができる。形成可能な誘電体層２５の厚みは、３μｍ〜４０μｍである。
また、前記誘電体層２５上に形成される配線層１３も、導体層２３と同様にＣｕ等の導電性に優れる材料から形成されることが好ましい。

バンプ３１は、図に示すようなボール状のバンプであり、配線層１３の電極パッド１３ａに形成されている。その他のバンプとしては、金スタッドバンプや、めっきにより形成した柱状の銅バンプの先端に柱状の金バンプを成長させたもの、又はめっきにより柱状に金バンプを成長させたものが好ましい。柱状のバンプに関しては後述する。

本実施形態に適用される伝送路として、配線層２１をマイクロストリップ伝送線路とし、導体層２３と組み合わせた、マイクロストリップラインを採用することができる。図２（ａ）に伝送路をマイクロストリップラインとした場合の図１のＩＩ−ＩＩ線に沿う断面図を示す。
また、別の形態として、配線層２１を図２（ｂ）に示すようなコプレナ線路とすることによって、導体層２３を有するコプレナ導波路を構成してもよい。図２（ｂ）に示す断面図において、符号２１ｂは信号線路であり、符号２２ｂは接地線路である。

本実施形態は、実用上は、配線保護の観点から、図３に示すように、実装基板２の配線層２１がバンプ３１との接合部を除いて誘電体２７ｃに覆われていることが好ましい。
または、図４に示すように、実装基板２の配線層２１の表面にＮｉ，Ａｕ等の表面処理を行うことによって、表面処理層２７ｄを設けることが好ましい。これらの処理は、第一実施形態に限らず、他の実施形態にも適用することができる。

実装基板２を構成する基板２６が、シリコンのような導電性を有する材料である場合は、導体層２３の厚みｔ（図１参照）は表皮深さの１．５倍以上とすることが好ましい。表皮深さは、透磁率μ、導電率σの導体においては、周波数ｆＨｚのときに、１／√（πｆμσ）で定義される。
例えば、半導体回路基板１に形成された高周波回路が６０ＧＨｚで動作する場合、Ｃｕから形成される導体層２３の表皮深さは、２７０ｎｍとなる。また、Ａｌから形成される導体層２３の表皮深さは、２．７μｍとなる。よって、実装基板２を構成する基板２６が、導電性を有する材料である場合は、Ｃｕからなる導体層２３の厚みは、３．２μｍ以上とすることが好ましい。同様の条件において、Ａｌからなる導体層２３の厚みは、４．１μｍ以上とすることが好ましい。
導体層２３をこのような厚みとすることによって、導体層２３下の導電性を有する基板２６による高周波特性の影響を防ぐことができる。

バンプ３１は、図１に示すようなボールバンプを採用する代わりに、図１０で示すような製造方法で柱状のバンプを採用することもできる。図１０で示す製造方法によって、よりバンプ径の小さな円柱状のバンプを製造することができる。
以下、図１０に従って小型柱状バンプの製造方法を説明する。
（ａ）アルミニウムパッド１３ｂが形成された半導体回路基板１の基板１１に対して、バンプが形成される円形部分を残してパッシベーション膜４２を被膜する。その上に、更にバリア層４３（Ｎｉ膜や、ＴａＮ、ＴｉＮ膜が好適）をスパッタリングする。
（ｂ）面全体に亘ってレジスト４４を形成した後、バンプが形成される部分に対応したレジスト４４を除去して、円筒開口を形成する。
（ｃ）円筒開口に、フォトリソグラフィー及びめっき技術により円柱状の銅バンプ４５を形成する。このとき、銅バンプ４５の形成は、バリア層４３の上に薄膜の銅をスパッタしてから行う。
（ｄ）銅バンプ４５の上に、更にめっき技術により円柱状のはんだめっき４６を形成する。
（ｅ）残りのレジスト４４を全て剥離し、次いで、パッシベーション膜４２上のバリア層４３を除去する。
なお、上述した製造方法の説明において使用した「はんだ」は全て「金」に置き換えてもよい。

上述したような製造方法でバンプを形成することによりバンプ径が小型化され、接続部での反射損失が低減される。また、バンプ形状を定義することにより、接続部の正確な等価回路モデル化が実現され、良好な高周波特性を実現する実装装置を設計することができる。

また、導体層２３下の基板２６の表面に保護膜（パッシベーション膜）を形成する構成としてもよい。基板２６がシリコンにより形成されている場合、ＳｉＯ_２等の酸化膜が保護膜として適している。

以下、実装基板２の製造方法について説明する。図５は、実装基板２の製造方法を、実装基板２の断面図を用いて順に説明する模式図である。
（ａ）ＳｉＯ_２等からなる保護膜が設けられた基板２６上にクロム銅（Ｃｒ−Ｃｕ）やチタン／タングステン銅（ＴｉＷ−Ｃｕ）をスパッタリングし、シード層２８を形成する。次いで、シード層２８上であって、半導体回路基板１との対向部にレジスト３４を形成する。
（ｂ）Ｃｕによりめっきを施し、導体層２３を形成する。
（ｃ）レジスト３４を剥離し、シード層２８をエッチングにより除去する。
（ｄ）感光性の誘電体層２５ａをスピンコート法等で形成する。誘電体層２５ａは、ポリイミド系感光性樹脂、フッ素系感光性樹脂等により形成することができる。
（ｅ）半導体回路基板１と対向する部分の誘電体層２５ａをフォトリソグラフィー工程によって除去する。
（ｆ）実装基板の最上面に配線層２１を形成し、半導体回路基板１をフリップチップ実装する。

第一実施形態の構成は、半導体回路基板１の配線層１３と実装基板２との間に空間３が設けられる構造である。この空間３は、実装基板２内に内蔵される高周波信号伝送線路の導体層２３の厚みと、その上に形成された誘電体層２５の厚みで定義される。すなわち、導体層を有する高周波信号伝送線路を実装基板２に内蔵することで、半導体回路基板１によって処理される高周波信号の良好な伝送を確保することができる。
また、厚く形成することが困難な薄膜誘電体材料を有する実装基板２に対しても、導体層２３の高さを調整することにより、半導体回路基板１と実装基板２を対向させたときに、実装基板２の誘電体が半導体回路基板１に形成された高周波回路の動作へ与える影響を軽減させることが可能となる。

＜第二実施形態＞
図６は、本発明のフリップチップ実装装置の第二実施形態の断面図である。本実施形態の特徴は、導体層２３を有するコプレナ線路が形成された実装基板２ｆにおいて、バンプ３１直下の導体層２３の上面に金属層２９を追加的に形成したことである。
図６（ａ）を参照すると、バンプ３１付近の基板２６上面から、誘電体層２５上面までの距離は、バンプ３１付近の距離ｆが、バンプ３１から離れた箇所における距離ｇと比較して、大きくなっていることがわかる。

本実施形態の実装基板２ｆを製造する手順は以下の通りである。
まず、追加する金属層２９を設けるためのレジストを導電層２３上に形成する。次に、導体層２３をめっきシード層として、金属層２９のめっきを行う。最後に、レジストを剥離することによって、所望の位置に金属層２９が形成される。
この構成を採用することにより、半導体回路基板１の配線層１３と実装基板２ｆとの間の距離をより離間させることが可能となる。

＜第三実施形態＞
図７は、本発明のフリップチップ実装装置の第三実施形態の断面図である。本実施形態のフリップチップ実装装置は、配線層２１の上に配設される樹脂壁３２であって、その内側側面が、半導体回路基板１の側面と当接するような樹脂壁３２が設けられている。
前記樹脂壁３２は、樹脂層を樹脂壁３２の厚さだけ塗布し、フォトリソグラフィーによって樹脂層をエッチング除去することによって形成することができる。
このような樹脂壁３２を設けることにより、半導体回路基板１をモールド樹脂を用いてモールド封止を行う際に、モールド樹脂が半導体回路基板１と実装基板２との間の空間に流入することを防ぎ、ひいては、半導体回路基板１に形成された高周波回路の動作時の高周波特性の変動を防ぐことができる。

＜第四実施形態＞
図８は、本発明のフリップチップ実装装置の第四実施形態の断面図である。本実施形態のフリップチップ実装装置は、半導体回路基板１ｂの端部の下面に、樹脂壁３３を更に設ける。このとき樹脂壁３３の外側の側面と、樹脂壁３２ｂの内側の側面が当接するようにする。従って、第三実施形態とは異なり、樹脂壁３２ｂは、半導体回路基板１ｂと当接するほどの高さを有する必要はない。他の構成は第三実施形態と同様である。
第四実施形態のフリップチップ実装装置によれば、半導体回路基板１ｂに対する、その水平方向の応力を充分に解放できる。さらに、モールド樹脂を用いてモールド封止を行う際に、モールド樹脂が半導体回路基板１ｂと実装基板２との間の空間に流入することを防ぎ、ひいては、半導体回路基板１ｂに形成された高周波回路の動作時の高周波特性の変動を防ぐことができる。

＜第五実施形態＞
図９は、本発明のフリップチップ実装装置の第五実施形態の断面図である。
本実施形態のフリップチップ実装装置は、導体層２３の端部２３ａが、空間３から寸法Ｌを隔てて離間していることによって、導体層２３の端部２３ａと、誘電体層２５の端部２５ａが同一面上にない、つまり、導体層２３の端部２３ａが、空間３に対して露出されない構成となっている。
寸法Ｌは、露光機の露光精度に依存して設定されるが、５〜１０μｍ程度であることが好ましい。
この構成によって、導体層２３が誘電体層２５によって保護され、導体層２３を構成するＣｕなどの腐食を防止することができる。
この構成は、先に述べた第一実施形態〜第四実施形態に適用可能である。

＜第六実施形態＞
本実施形態のフリップチップ実装装置は、図１に示すフリップチップ実装装置において、半導体回路基板１を構成する基板１１と、実装基板２を構成する基板２６とが同じ材料で構成される構成である。
第六実施形態のフリップチップ実装装置によれば、半導体回路基板１を形成する材料と実装基板２の基板２６を形成する材料を同じにすることで、両基板の熱膨張率の差に起因する半導体回路基板１を実装基板２に実装させた際の応力をなくすことができ、実装信頼性を高めることができる。なお、同一の基板材料としては、シリコン等を挙げることができる。
この構成は、先に述べた第一実施形態〜第五実施形態に適用可能である。

本発明は、高周波（特に準ミリ波及びミリ波）で動作するＬＳＩや半導体部品の実装に適用することができる。

１…半導体回路基板（ＣＭＯＳ−ＩＣ）、２…実装基板、３…空間、１３…配線層、２１…配線層、２３…導体層、２５…誘電体層、２６…基板、２７ｃ…誘電体、２７ｄ…表面処理層、２８…シード層、２９…金属層、３１…バンプ、３２…樹脂壁、３４…レジスト、Ａ…開口部。

Claims

基板の一面上に、導体層、誘電体層、及び前記導体層と対向するように配された配線層が順に積層されてなる実装基板上に、半導体回路基板をフリップチップ接合させたフリップチップ実装装置であって、
前記実装基板は、前記基板の一部が露呈する開口部を備え、
前記実装基板と前記半導体回路基板とが、バンプを介して電気的に接続されており、
前記実装基板と前記半導体回路基板との間には、前記開口部による空間が設けられていることを特徴とするフリップチップ実装装置。
前記半導体回路基板の前記バンプと対応する前記配線層上に金属めっき層が形成されていることを特徴とする請求項１に記載のフリップチップ実装装置。
前記導体層が前記空間に露呈されていないことを特徴とする請求項１または２に記載のフリップチップ実装装置。
前記実装基板を構成する前記基板と前記半導体回路基板とが同じ材料で形成されていることを特徴とする請求項１〜３のいずれか１項に記載のフリップチップ実装装置。
実装基板の一方の面に半導体回路基板がフリップチップ接合されたフリップチップ実装装置の製造方法であって、
基板の一面上に、前記基板の一部が露呈する開口部を有する導体層を形成する工程と、
前記導体層上に該導体層の開口部と対応する開口部を有する誘電体層を形成する工程と、
前記誘電体層上に前記導体層と対向する配線層を形成する工程と、
前記実装基板上の前記配線層に、前記半導体回路基板をバンプを介して実装する工程と、
を有することを特徴とするフリップチップ実装装置の製造方法。