JP2011096768A - フリップチップ実装装置及びその接合方法 - Google Patents
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Abstract
【課題】準ミリ波帯及びミリ波帯で動作するCMOS−ICを有効にフリップチップ実装する。
【解決手段】CMOS−IC部1aは、半導体回路基板11と、その表面に配したアルミニウムパッド13と、バンプが形成される円形部分を残して、半導体回路基板11及びアルミニウムパッド13を被覆するパッシベーション膜12と、アルミニウムパッド13表面の前記円形部分に形成されるバリア層14と、該バリア層14上に円柱状に形成された銅バンプ15と、該銅バンプ15の先端部分に円柱状に形成されたはんだめっき16とを備えている。実装基板部2aは、実装基板21と、その一方の面に配された銅パッド22と、該銅パッド22上に円柱状に形成されたはんだめっき23とを備えている。これにより、銅バンプ15及びはんだめっき16が、はんだめっき23のそれぞれの径と等しくなるようにCMOS−IC部1aと実装基板部2aがフリップチップ実装される。
【選択図】図1
【解決手段】CMOS−IC部1aは、半導体回路基板11と、その表面に配したアルミニウムパッド13と、バンプが形成される円形部分を残して、半導体回路基板11及びアルミニウムパッド13を被覆するパッシベーション膜12と、アルミニウムパッド13表面の前記円形部分に形成されるバリア層14と、該バリア層14上に円柱状に形成された銅バンプ15と、該銅バンプ15の先端部分に円柱状に形成されたはんだめっき16とを備えている。実装基板部2aは、実装基板21と、その一方の面に配された銅パッド22と、該銅パッド22上に円柱状に形成されたはんだめっき23とを備えている。これにより、銅バンプ15及びはんだめっき16が、はんだめっき23のそれぞれの径と等しくなるようにCMOS−IC部1aと実装基板部2aがフリップチップ実装される。
【選択図】図1
Description
本発明は、フリップチップ実装装置及びその接合方法に係り、特に、準ミリ波帯(10GHz〜30GHz)及びミリ波帯(30GHz〜300GHz)で動作するCMOS−ICを有効にフリップチップ実装することができるフリップチップ実装装置とその接合方法に関する。
半導体回路の集積密度の増加に伴い、半導体パッケージにおいては、多ピン化及び狭ピッチ化が求められている。これに伴い、BGA(Ball Grid Array)やCSP(Chip Size Package)等のような小型のパッケージが実用化されている。
また、扱われる信号周波数についても、携帯端末、無線LAN、ITS(Intelligent Transport Systems) 等で主流の数GHzから、固定無線中継局、衛星通信等に使用される準ミリ波帯や、自動車衝突防止レーダー、非圧縮動画伝送等に使用されるミリ波帯へと、高周波化が進んでいる。
従来、準ミリ波帯やミリ波帯に使用されるICは専らGaAs等の化合物半導体を用いたMMIC(Monolithic Microwave Integrated Circuits)であった。MMICは、GaAs基板に能動素子及び受動素子を一体化して形成したものであり、配線には金が用いられている。
準ミリ波帯及びミリ波帯のICにおいては、実装が非常に障害になっている。つまり、準ミリ波帯及びミリ波帯というような周波数領域では、デジタルICのように入出力をワイヤボンドで接合することは一般的ではない。例えば、77GHzの回路においては、直径20μm、長さ500μmのワイヤを用いると、インピーダンスの不連続(不整合)による影響によって3dBもの反射損失を招いてしまう(例えば、非特許文献1参照)。
そこで、準ミリ波帯及びミリ波帯で動作するICにおいては、ワイヤボンド接続の代わりに金バンプの熱圧着という方法がとられている。高周波特性を考慮すると、バンプの大きさは、IC配線の配線幅と等しくする必要があり、これはリソグラフィー技術を用いためっきにより実現されるものである。例えば、その大きさは、直径40μm、高さ20μm等である。今日のMMICにおけるバンプ材料は、配線材料が金であることに伴って、金となっている。実装する基板についても、セラミック材料に金配線を施したものが一般的である。従って、バンプ材料として金を用いることで、コストが嵩むという問題があった。
近年においては、CMOS技術を用いたミリ波帯ICの検討が盛んに行われており、実用化が近づいている(例えば、非特許文献2及び3参照)。CMOS−ICにおいては、パッドを含む配線材料はアルミニウムであり、比較的低い周波数で動作するものに関しては、パッドを通じて金ワイヤ等を用いてプリント基板等の外部装置との電気的な接続がとられる。また、はんだバンプを用いたフリップチップ実装という形態も考えられる。
電子情報通信学会誌 Vol.87. No.9 2004 p-761
Huei wang, "Development of Silicon-based Millimeter-wave Ics at National Taiwan University(MWE2008ダイジェスト)
Yoichi Kawano, Toshihide Suzuki, Masaru Sato, Tatusya Hirose, Kazuhiyo Joshin, "A 77GHz Transceiver in 90nm CMOS"
従来のマッシュルーム型のはんだバンプは、その大きさ(径)がICのパッドサイズや配線幅に比べて大きく(例えば、200μm程度)、先に記述した事情から、高い周波数においては反射損失が増大することが懸念される。また、CMOS−ICをフリップチップ実装する場合、CMOS−ICの表面と実装基板の表面との距離は、おおよそ20μm〜50μm離れていることが望ましいのであるが、その距離が短いと設計特性が変わってしまうという問題がある。
また、ミリ波帯で動作するICをフリップチップ実装して使用する場合、ICパッドに対するバンプまたは金ワイヤの接続状態(パッドにおけるバンプまたは金ワイヤの接続位置やはんだの漏れ具合)が特性に影響を及ぼすことが知られており、数十GHzという高い周波数を扱う場合、ICパッドへのバンプの接続位置及び接続状態を一定にした状態で、接続部の等価回路をモデル化して回路設計することが必須となっている。この点に関しては、従来のはんだバンプ形成方法では、はんだの漏れ性や接合位置が問題となり、接続状態を一定に調整するのが困難であるため、モデル化が容易ではないという問題があった。つまり、モデル化を行っても、製造工程やチップ位置ごとに特性変動する可能性が高かった。
一方、特許文献1には、半導体の電極上にはんだバンプを形成する際に、めっきレジストとして、ポジ型フォトレジストとドライフィルムフォトレジストの二種類のフォトレジストの二層構造を用い、はんだバンプをめっき法により形成する技術が開示されている。
本発明は上述のような事情から為されたものであり、本発明の目的は、準ミリ波帯及びミリ波帯で動作するCMOS−ICを有効にフリップチップ実装することができるフリップチップ実装装置及びその接合方法を提供することにある。
上記目的を達成するため、請求項1に記載のフリップチップ実装装置は、実装基板上に半導体基板をフリップチップ接合させたフリップチップ実装装置であって、前記実装基板と前記半導体基板の間に、第一の金属による円筒形状と、その円筒形状と径の等しい第二の金属による円筒形状とから成るバンプを備えることを要旨とする。
請求項2に記載のフリップチップ実装装置は、請求項1に記載のフリップチップ実装装置において、前記第一の金属は銅であり、前記第二の金属ははんだであることを要旨とする。
また、上記目的を達成するため、請求項3に記載のフリップチップ実装装置の接合方法は、実装基板上に半導体基板をフリップチップ接合させたフリップチップ実装装置の接合方法であって、一方の面にアルミニウムパッドが形成された半導体基板に、はんだが露出するようにはんだめっきが施された銅バンプを形成する工程と、一方の面に銅パッドが形成された実装基板に、はんだめっきによるはんだバンプを形成する工程と、前記実装基板の前記一方の面と前記半導体基板の前記一方の面を対向させて、前記銅バンプによる径と前記はんだバンプによる径が等しいような前記銅バンプ及び前記はんだバンプによる略円筒形状を形成するように各はんだを接合する工程と、を備えることを要旨とする。
請求項1に記載のフリップチップ実装装置によれば、インピーダンスの不連続(不整合)による影響を軽減することができ、準ミリ波及びミリ波といった高周波における反射損失を低減することができる。
請求項3に記載のフリップチップ実装装置の接合方法によれば、基板間の距離を、銅のバンプの高さにより容易に調整することができる。
請求項3に記載のフリップチップ実装装置の接合方法によれば、基板間の距離を、銅のバンプの高さにより容易に調整することができる。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
<第一実施形態>
図1は、本発明のフリップチップ実装装置の第一実施形態の断面図である。当該フリップチップ実装装置は、CMOS−IC部1aと、それに接合された実装基板部2aとで構成される。ここで、CMOS−IC部1aは、半導体回路基板(CMOS−IC)11と、その表面に施されたアルミニウムパッド13と、バンプが形成される円形部分を残して、半導体回路基板11及びアルミニウムパッド13を覆うような被膜であるパッシベーション膜12と、アルミニウムパッド13表面のバンプが形成される部分に形成されるバリア層14と、バリア層14上にフォトリソグラフィー及びめっき技術により円柱状に形成された銅バンプ(柱状部)15と、めっき技術により円柱状の銅バンプ15の先端部分に円柱状に形成されたはんだめっき16とを備えている。
図1は、本発明のフリップチップ実装装置の第一実施形態の断面図である。当該フリップチップ実装装置は、CMOS−IC部1aと、それに接合された実装基板部2aとで構成される。ここで、CMOS−IC部1aは、半導体回路基板(CMOS−IC)11と、その表面に施されたアルミニウムパッド13と、バンプが形成される円形部分を残して、半導体回路基板11及びアルミニウムパッド13を覆うような被膜であるパッシベーション膜12と、アルミニウムパッド13表面のバンプが形成される部分に形成されるバリア層14と、バリア層14上にフォトリソグラフィー及びめっき技術により円柱状に形成された銅バンプ(柱状部)15と、めっき技術により円柱状の銅バンプ15の先端部分に円柱状に形成されたはんだめっき16とを備えている。
一方、実装基板部2aは、シリコン、アルミナ、樹脂基板等の実装基板21と、当該実装基板21の一方の面に配設された銅パッド22と、当該銅パッド22上にフォトリソグラフィー及びめっき技術により円柱状に形成されたはんだめっき23とを備えている。
なお、バリア層14としては、Ni膜や、TiN、TaN膜が好ましい。また、はんだ材料としては、Sn−Pb、Sn−Ag−Cu、Sn−Ag−Cu−Bi、Sn−BI、Sn−Ag、Sn−Cu系やSn等が挙げられる。
また、実装時のCMOS−IC部1aと実装基板部2aの間の距離を決定する銅バンプ15の高さは、20μm〜50μm程度が望ましい。この銅バンプ15の高さについては、低すぎるとCMOS−ICの設計特性が変わり、逆に高すぎると寄生インダクタンスの発生により特性が変化するので、この観点から決定される。
具体的には、銅バンプ15の高さは、CMOS−ICの内部に存在する伝送線路における信号線路とGNDの距離の5倍以上が好ましい。つまり、例えば、CMOS−ICの伝送線路における信号線路とGNDの距離が4μmであれば、銅バンプ15の高さは、20μmに設定されるべきである。
また、寄生インダクタンスについては、具体的には、バンプ形状が円柱の場合において、直径を40μm、高さを100μmとした場合、寄生インダクタンスのリアクタンスは、60GHzにおいて12ohmとなり、50ohmから23.4%のずれである。また、直径40μm、高さを50μmとした場合、該成分は3ohmとなり、50ohmからのずれは6.5%となる。50ohmを基準とした高周波回路設計の場合、50ohmからのずれが10%程度となると、通過損失等への寄与は顕著になり、無視できない値である。60GHzで動作する樹脂層と配線層の積層構造からなるバランを設計する場合、例えば、50ohmからのずれが9%のとき、挿入損失は50ohm設計のときと比べ、約0.1dB増加することがシミュレーションにより分かっている。この点を考慮すると、50μmという高さは、許容範囲内に辛うじて収まるレベルの値である。
なお、図1に示した第一実施形態においては、円柱状の銅バンプ15(はんだめっき16)の直径と、円柱状のはんだめっき23の直径は等しいものとしている。
なお、図1に示した第一実施形態においては、円柱状の銅バンプ15(はんだめっき16)の直径と、円柱状のはんだめっき23の直径は等しいものとしている。
上述した第一実施形態によれば、アルミニウムパッド13上に銅バンプ15を直接めっき形成しているので、アルミニウムパッド13に実装可能である。また、銅バンプ15を形成する際に、フォトリソグラフィー及びめっき技術を採用しているので、径の小さいバンプを形成することが可能となる。また、めっきによりバンプ形成を行っているので、バンプの高さを任意に設定可能である。更に、CMOS−IC部1aのアルミニウムパッド13と、実装基板部2aの銅パッド22のそれぞれのパッド上に、フォトリソグラフィーによりバンプ形成位置を定義できるので、アルミニウムパッド13上のバンプの接続位置の不確定さの問題を回避でき、接続部分のモデリングが後述のように可能となる(図9参照)。更に、円柱状の銅バンプ15の先端部分にはんだめっき16を形成しているので、はんだ高さのばらつきが多少あってもリフロー時に緩衝され、安定した接続が可能となる。
<第二実施形態>
図2は、本発明のフリップチップ実装装置の第二実施形態の断面図である。当該フリップチップ実装装置は、CMOS−IC部1bと、それに接合された実装基板部2bとで構成される。第二実施形態の実装基板部2bは、銅パッド22上にフォトリソグラフィー及びめっき技術により円柱状に形成された銅バンプ24と、当該銅バンプ24上にフォトリソグラフィー及びめっき技術により円柱状に形成されたはんだめっき23とを備えている。一方、CMOS−IC部1bは、銅バンプ15はなく、バリア層14上にはんだめっき16が直接形成されている。つまり、第一実施形態のフリップチップ実装装置と異なり、銅バンプが実装基板部側にあるということである。その他の点は、第一実施形態と同様である。従って、共通部分には共通の効果が生じる。
なお、この第二実施形態においても、第一実施形態と同じように、はんだめっき16の直径と、銅バンプ24(はんだめっき23)の直径は等しい。
図2は、本発明のフリップチップ実装装置の第二実施形態の断面図である。当該フリップチップ実装装置は、CMOS−IC部1bと、それに接合された実装基板部2bとで構成される。第二実施形態の実装基板部2bは、銅パッド22上にフォトリソグラフィー及びめっき技術により円柱状に形成された銅バンプ24と、当該銅バンプ24上にフォトリソグラフィー及びめっき技術により円柱状に形成されたはんだめっき23とを備えている。一方、CMOS−IC部1bは、銅バンプ15はなく、バリア層14上にはんだめっき16が直接形成されている。つまり、第一実施形態のフリップチップ実装装置と異なり、銅バンプが実装基板部側にあるということである。その他の点は、第一実施形態と同様である。従って、共通部分には共通の効果が生じる。
なお、この第二実施形態においても、第一実施形態と同じように、はんだめっき16の直径と、銅バンプ24(はんだめっき23)の直径は等しい。
<第三実施形態>
図3は、本発明のフリップチップ実装装置の第三実施形態の断面図である。第三実施形態は、第一実施形態の変形例である。すなわち、第一実施形態においては、銅バンプ15(はんだめっき16)の直径とはんだめっき23の直径を等しくしているが、この第三実施形態においては、はんだめっき23cの直径を銅バンプ15(はんだめっき16)の直径よりも大きくしている。この形態によれば、第一実施形態よりもはんだ量が多くなり、セルフアライメントの効果が期待でき、かつ接合も強固なものとなる。その他の構成は第一実施形態と同じである。従って、共通部分には共通の効果が生じる。
図3は、本発明のフリップチップ実装装置の第三実施形態の断面図である。第三実施形態は、第一実施形態の変形例である。すなわち、第一実施形態においては、銅バンプ15(はんだめっき16)の直径とはんだめっき23の直径を等しくしているが、この第三実施形態においては、はんだめっき23cの直径を銅バンプ15(はんだめっき16)の直径よりも大きくしている。この形態によれば、第一実施形態よりもはんだ量が多くなり、セルフアライメントの効果が期待でき、かつ接合も強固なものとなる。その他の構成は第一実施形態と同じである。従って、共通部分には共通の効果が生じる。
<第四実施形態>
図4は、本発明のフリップチップ実装装置の第四実施形態の断面図である。第四実施形態は、第二実施形態の変形例である。すなわち、第二実施形態においては、はんだめっき16の直径と銅バンプ24(はんだめっき23)の直径を等しくしているが、この第四実施形態においては、はんだめっき16dの直径を銅バンプ24(はんだめっき23)の直径よりも大きくしている。この形態によれば、第二実施形態よりもはんだ量が多くなり、セルフアライメントの効果が期待でき、かつ接合も強固なものとなる。その他の構成は第二実施形態と同じである。従って、共通部分には共通の効果が生じる。
図4は、本発明のフリップチップ実装装置の第四実施形態の断面図である。第四実施形態は、第二実施形態の変形例である。すなわち、第二実施形態においては、はんだめっき16の直径と銅バンプ24(はんだめっき23)の直径を等しくしているが、この第四実施形態においては、はんだめっき16dの直径を銅バンプ24(はんだめっき23)の直径よりも大きくしている。この形態によれば、第二実施形態よりもはんだ量が多くなり、セルフアライメントの効果が期待でき、かつ接合も強固なものとなる。その他の構成は第二実施形態と同じである。従って、共通部分には共通の効果が生じる。
<第五実施形態>
図5は、本発明のフリップチップ実装装置の第五実施形態の断面図である。第一実施形態においては、CMOS−IC部1aの銅バンプ15(はんだめっき16)の直径と実装基板部2aの銅パッド22の直径の大小関係は規定していないが、本実施形態はそれを規定したものである。すなわち、銅パッド22の半径を、銅バンプ15の半径よりδだけ大きいとした。なお、このδは、好適には1.5μm〜5μmである。
第五実施形態の構成によれば、第一実施形態の利点に加えて、実装基板部2eの銅パッド22の範囲内で必ず接合がとれるという利点がある。また、銅パッド22上の決まった位置での接合が実現できるので、接合部のモデル化が正確に行える。更に、銅パッド22の範囲内で実装できないものは不良品とみなせるので、高周波特性の良い実装品のみを供給することができる。
なお、その他の構成は第一実施形態と同じである。従って、共通部分には共通の効果が生じる。
図5は、本発明のフリップチップ実装装置の第五実施形態の断面図である。第一実施形態においては、CMOS−IC部1aの銅バンプ15(はんだめっき16)の直径と実装基板部2aの銅パッド22の直径の大小関係は規定していないが、本実施形態はそれを規定したものである。すなわち、銅パッド22の半径を、銅バンプ15の半径よりδだけ大きいとした。なお、このδは、好適には1.5μm〜5μmである。
第五実施形態の構成によれば、第一実施形態の利点に加えて、実装基板部2eの銅パッド22の範囲内で必ず接合がとれるという利点がある。また、銅パッド22上の決まった位置での接合が実現できるので、接合部のモデル化が正確に行える。更に、銅パッド22の範囲内で実装できないものは不良品とみなせるので、高周波特性の良い実装品のみを供給することができる。
なお、その他の構成は第一実施形態と同じである。従って、共通部分には共通の効果が生じる。
<第六実施形態>
図6は、本発明のフリップチップ実装装置の第六実施形態の断面図である。第二実施形態においては、CMOS−IC部1bのアルミニウムパッド13の直径と実装基板部2bの銅バンプ24(はんだめっき23)の直径の大小関係は規定していないが、本実施形態はそれを規定したものである。すなわち、アルミニウムパッド13の半径を、銅バンプ24の半径よりδだけ大きいとした。なお、このδは、好適には1.5μm〜5μmである。
第六実施形態の構成によれば、第二実施形態の利点に加えて、CMOS−IC部1fのアルミニウムパッド13の範囲内で必ず接合がとれるという利点がある。また、アルミニウムパッド13上の決まった位置での接合が実現できるので、接合部のモデル化が正確に行える。更に、アルミニウムパッド13の範囲内で実装できないものは不良品とみなせるので、高周波特性の良い実装品のみを供給することができる。
なお、その他の構成は第二実施形態と同じである。従って、共通部分には共通の効果が生じる。
図6は、本発明のフリップチップ実装装置の第六実施形態の断面図である。第二実施形態においては、CMOS−IC部1bのアルミニウムパッド13の直径と実装基板部2bの銅バンプ24(はんだめっき23)の直径の大小関係は規定していないが、本実施形態はそれを規定したものである。すなわち、アルミニウムパッド13の半径を、銅バンプ24の半径よりδだけ大きいとした。なお、このδは、好適には1.5μm〜5μmである。
第六実施形態の構成によれば、第二実施形態の利点に加えて、CMOS−IC部1fのアルミニウムパッド13の範囲内で必ず接合がとれるという利点がある。また、アルミニウムパッド13上の決まった位置での接合が実現できるので、接合部のモデル化が正確に行える。更に、アルミニウムパッド13の範囲内で実装できないものは不良品とみなせるので、高周波特性の良い実装品のみを供給することができる。
なお、その他の構成は第二実施形態と同じである。従って、共通部分には共通の効果が生じる。
<第一応用例>
図7は、本発明の応用例を示す図である。同図に示す装置は、ガラス又はシリコン基板上にフィルターパターンを形成したフィルター装置3を実装基板部2にフリップチップ接合して構成されたものである。フィルター装置3においては、いかに損失を抑えるかが最重要課題であり、本発明の構成が有効となる。
図7は、本発明の応用例を示す図である。同図に示す装置は、ガラス又はシリコン基板上にフィルターパターンを形成したフィルター装置3を実装基板部2にフリップチップ接合して構成されたものである。フィルター装置3においては、いかに損失を抑えるかが最重要課題であり、本発明の構成が有効となる。
<第二応用例>
図8は、本発明の他の応用例を示す図である。同図に示す装置は、RF(Radio Frequency)回路やBB(Baseband) 回路が形成されたCMOS−IC部1を、実装基板部2に実装することにより構成されたものであり、本発明が最も好適に適用される応用例である。
図8は、本発明の他の応用例を示す図である。同図に示す装置は、RF(Radio Frequency)回路やBB(Baseband) 回路が形成されたCMOS−IC部1を、実装基板部2に実装することにより構成されたものであり、本発明が最も好適に適用される応用例である。
<等価回路モデル>
図9は、等価回路モデルを説明するための図である。図9(a)は、本発明のフリップチップ実装装置の単純構成を示している。すなわち、CMOS−IC部1及び実装基板部2のバンプへの接合部をそれぞれポートA及びポートBと見立てた場合、図9(a)の構成を等価回路で表すと同図(b)のようになる。すなわち、ポートAとポートBの間は、インダクタンスL1及び抵抗R1の直列回路と、容量C1の並列回路で構成されている。また、ポートAと接地の間は、容量C2が形成されている。更に、ポートBと接地の間は、容量C3が形成されている。
図9は、等価回路モデルを説明するための図である。図9(a)は、本発明のフリップチップ実装装置の単純構成を示している。すなわち、CMOS−IC部1及び実装基板部2のバンプへの接合部をそれぞれポートA及びポートBと見立てた場合、図9(a)の構成を等価回路で表すと同図(b)のようになる。すなわち、ポートAとポートBの間は、インダクタンスL1及び抵抗R1の直列回路と、容量C1の並列回路で構成されている。また、ポートAと接地の間は、容量C2が形成されている。更に、ポートBと接地の間は、容量C3が形成されている。
<フリップチップ実装装置の製造方法>
図10は、本発明のフリップチップ実装装置の製造方法の一例を示す図である。以下の説明においては、CMOS−IC部へのバンプの形成方法を説明するが、実装基板部へのバンプの形成も同様である。また、第一実施形態の構成の形成について説明しているが、第二乃至第六実施形態の構成についての形成方法についても同様である。
図10は、本発明のフリップチップ実装装置の製造方法の一例を示す図である。以下の説明においては、CMOS−IC部へのバンプの形成方法を説明するが、実装基板部へのバンプの形成も同様である。また、第一実施形態の構成の形成について説明しているが、第二乃至第六実施形態の構成についての形成方法についても同様である。
図10(a)において、半導体回路基板11の表面にアルミニウムパッド13が施され、バンプが形成される円形部分を残して、半導体回路基板11及びアルミニウムパッド13を覆うパッシベーション膜12が被膜されている。次に図10(b)において、面全体[すなわち、パッシベーション膜12の上とその円形開口部分(バンプが形成される部分)]にバリア層14(Ni膜や、TiN、TaN膜が好適)をスパッタリングにより形成する。次に図10(c)において、面全体に渡ってレジスト17を形成する。次に図10(d)において、バンプが形成される部分に対応したレジスト17を除去して円筒開口を形成する。
次に図10(e)において、前段で形成された円筒開口に、フォトリソグラフィー及びめっき技術により円柱状の銅バンプ15を形成する。このとき、銅バンプ15の形成は、バリア層14に上に薄膜の銅をスパッタしてから行う。次に図10(f)において、銅バンプ15の上に、更にめっき技術により円柱状のはんだめっき16を形成する。次に図10(g)において、残りのレジストを全て剥離する。最後に図10(h)において、パッシベーション膜12上のバリア層14を除去する。
なお、上述した製造方法の説明において、使用した「はんだ」は全て「金」に置き換えてもよい。
なお、上述した製造方法の説明において、使用した「はんだ」は全て「金」に置き換えてもよい。
本発明は、高周波(特に準ミリ波及びミリ波)で動作するLSIや半導体部品の実装に適用することができる。
1a〜1f CMOS−IC部、2a〜2g 実装基板部、11 半導体回路基板、12 パッシベーション膜、13 アルミニウムパッド、14 バリア層、15 銅バンプ、16 はんだめっき、21 実装基板、22 銅パッド、23 はんだめっき、24 銅バンプ。
Claims (3)
- 実装基板上に半導体基板をフリップチップ接合させたフリップチップ実装装置であって、
前記実装基板と前記半導体基板の間に、第一の金属による円筒形状と、その円筒形状と径の等しい第二の金属による円筒形状とから成るバンプを備えることを特徴とするフリップチップ実装装置。 - 前記第一の金属は銅であり、前記第二の金属ははんだであることを特徴とする請求項1に記載のフリップチップ実装装置。
- 実装基板上に半導体基板をフリップチップ接合させたフリップチップ実装装置の接合方法であって、
一方の面にアルミニウムパッドが形成された半導体基板に、はんだが露出するようにはんだめっきが施された銅バンプを形成する工程と、
一方の面に銅パッドが形成された実装基板に、はんだめっきによるはんだバンプを形成する工程と、
前記実装基板の前記一方の面と前記半導体基板の前記一方の面を対向させて、前記銅バンプによる径と前記はんだバンプによる径が等しいような前記銅バンプ及び前記はんだバンプによる略円筒形状を形成するように各はんだを接合する工程と、
を備えることを特徴とするフリップチップ実装装置の接合方法。
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JP2009247533A JP2011096768A (ja) | 2009-10-28 | 2009-10-28 | フリップチップ実装装置及びその接合方法 |
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