JP2011096768A - フリップチップ実装装置及びその接合方法 - Google Patents

Abstract

【課題】準ミリ波帯及びミリ波帯で動作するＣＭＯＳ−ＩＣを有効にフリップチップ実装する。
【解決手段】ＣＭＯＳ−ＩＣ部１ａは、半導体回路基板１１と、その表面に配したアルミニウムパッド１３と、バンプが形成される円形部分を残して、半導体回路基板１１及びアルミニウムパッド１３を被覆するパッシベーション膜１２と、アルミニウムパッド１３表面の前記円形部分に形成されるバリア層１４と、該バリア層１４上に円柱状に形成された銅バンプ１５と、該銅バンプ１５の先端部分に円柱状に形成されたはんだめっき１６とを備えている。実装基板部２ａは、実装基板２１と、その一方の面に配された銅パッド２２と、該銅パッド２２上に円柱状に形成されたはんだめっき２３とを備えている。これにより、銅バンプ１５及びはんだめっき１６が、はんだめっき２３のそれぞれの径と等しくなるようにＣＭＯＳ−ＩＣ部１ａと実装基板部２ａがフリップチップ実装される。
【選択図】図１

Description

本発明は、フリップチップ実装装置及びその接合方法に係り、特に、準ミリ波帯（１０ＧＨｚ〜３０ＧＨｚ）及びミリ波帯（３０ＧＨｚ〜３００ＧＨｚ）で動作するＣＭＯＳ−ＩＣを有効にフリップチップ実装することができるフリップチップ実装装置とその接合方法に関する。

半導体回路の集積密度の増加に伴い、半導体パッケージにおいては、多ピン化及び狭ピッチ化が求められている。これに伴い、ＢＧＡ（Ball Grid Array）やＣＳＰ（Chip Size Package）等のような小型のパッケージが実用化されている。

また、扱われる信号周波数についても、携帯端末、無線ＬＡＮ、ＩＴＳ（Intelligent Transport Systems） 等で主流の数ＧＨｚから、固定無線中継局、衛星通信等に使用される準ミリ波帯や、自動車衝突防止レーダー、非圧縮動画伝送等に使用されるミリ波帯へと、高周波化が進んでいる。

従来、準ミリ波帯やミリ波帯に使用されるＩＣは専らＧａＡｓ等の化合物半導体を用いたＭＭＩＣ（Monolithic Microwave Integrated Circuits）であった。ＭＭＩＣは、ＧａＡｓ基板に能動素子及び受動素子を一体化して形成したものであり、配線には金が用いられている。

準ミリ波帯及びミリ波帯のＩＣにおいては、実装が非常に障害になっている。つまり、準ミリ波帯及びミリ波帯というような周波数領域では、デジタルＩＣのように入出力をワイヤボンドで接合することは一般的ではない。例えば、７７ＧＨｚの回路においては、直径２０μｍ、長さ５００μｍのワイヤを用いると、インピーダンスの不連続（不整合）による影響によって３ｄＢもの反射損失を招いてしまう（例えば、非特許文献１参照）。

そこで、準ミリ波帯及びミリ波帯で動作するＩＣにおいては、ワイヤボンド接続の代わりに金バンプの熱圧着という方法がとられている。高周波特性を考慮すると、バンプの大きさは、ＩＣ配線の配線幅と等しくする必要があり、これはリソグラフィー技術を用いためっきにより実現されるものである。例えば、その大きさは、直径４０μｍ、高さ２０μｍ等である。今日のＭＭＩＣにおけるバンプ材料は、配線材料が金であることに伴って、金となっている。実装する基板についても、セラミック材料に金配線を施したものが一般的である。従って、バンプ材料として金を用いることで、コストが嵩むという問題があった。

近年においては、ＣＭＯＳ技術を用いたミリ波帯ＩＣの検討が盛んに行われており、実用化が近づいている（例えば、非特許文献２及び３参照）。ＣＭＯＳ−ＩＣにおいては、パッドを含む配線材料はアルミニウムであり、比較的低い周波数で動作するものに関しては、パッドを通じて金ワイヤ等を用いてプリント基板等の外部装置との電気的な接続がとられる。また、はんだバンプを用いたフリップチップ実装という形態も考えられる。

特開昭６３−１１９５５０号公報

電子情報通信学会誌 Vol.87. No.9 2004 p-761 Huei wang, "Development of Silicon-based Millimeter-wave Ics at National Taiwan University（MWE2008ダイジェスト） Yoichi Kawano, Toshihide Suzuki, Masaru Sato, Tatusya Hirose, Kazuhiyo Joshin, "A 77GHz Transceiver in 90nm CMOS"

従来のマッシュルーム型のはんだバンプは、その大きさ（径）がＩＣのパッドサイズや配線幅に比べて大きく（例えば、２００μｍ程度）、先に記述した事情から、高い周波数においては反射損失が増大することが懸念される。また、ＣＭＯＳ−ＩＣをフリップチップ実装する場合、ＣＭＯＳ−ＩＣの表面と実装基板の表面との距離は、おおよそ２０μｍ〜５０μｍ離れていることが望ましいのであるが、その距離が短いと設計特性が変わってしまうという問題がある。

また、ミリ波帯で動作するＩＣをフリップチップ実装して使用する場合、ＩＣパッドに対するバンプまたは金ワイヤの接続状態（パッドにおけるバンプまたは金ワイヤの接続位置やはんだの漏れ具合）が特性に影響を及ぼすことが知られており、数十ＧＨｚという高い周波数を扱う場合、ＩＣパッドへのバンプの接続位置及び接続状態を一定にした状態で、接続部の等価回路をモデル化して回路設計することが必須となっている。この点に関しては、従来のはんだバンプ形成方法では、はんだの漏れ性や接合位置が問題となり、接続状態を一定に調整するのが困難であるため、モデル化が容易ではないという問題があった。つまり、モデル化を行っても、製造工程やチップ位置ごとに特性変動する可能性が高かった。

一方、特許文献１には、半導体の電極上にはんだバンプを形成する際に、めっきレジストとして、ポジ型フォトレジストとドライフィルムフォトレジストの二種類のフォトレジストの二層構造を用い、はんだバンプをめっき法により形成する技術が開示されている。

本発明は上述のような事情から為されたものであり、本発明の目的は、準ミリ波帯及びミリ波帯で動作するＣＭＯＳ−ＩＣを有効にフリップチップ実装することができるフリップチップ実装装置及びその接合方法を提供することにある。

上記目的を達成するため、請求項１に記載のフリップチップ実装装置は、実装基板上に半導体基板をフリップチップ接合させたフリップチップ実装装置であって、前記実装基板と前記半導体基板の間に、第一の金属による円筒形状と、その円筒形状と径の等しい第二の金属による円筒形状とから成るバンプを備えることを要旨とする。

請求項２に記載のフリップチップ実装装置は、請求項１に記載のフリップチップ実装装置において、前記第一の金属は銅であり、前記第二の金属ははんだであることを要旨とする。

また、上記目的を達成するため、請求項３に記載のフリップチップ実装装置の接合方法は、実装基板上に半導体基板をフリップチップ接合させたフリップチップ実装装置の接合方法であって、一方の面にアルミニウムパッドが形成された半導体基板に、はんだが露出するようにはんだめっきが施された銅バンプを形成する工程と、一方の面に銅パッドが形成された実装基板に、はんだめっきによるはんだバンプを形成する工程と、前記実装基板の前記一方の面と前記半導体基板の前記一方の面を対向させて、前記銅バンプによる径と前記はんだバンプによる径が等しいような前記銅バンプ及び前記はんだバンプによる略円筒形状を形成するように各はんだを接合する工程と、を備えることを要旨とする。

請求項１に記載のフリップチップ実装装置によれば、インピーダンスの不連続（不整合）による影響を軽減することができ、準ミリ波及びミリ波といった高周波における反射損失を低減することができる。
請求項３に記載のフリップチップ実装装置の接合方法によれば、基板間の距離を、銅のバンプの高さにより容易に調整することができる。

本発明に係るフリップチップ実装装置の一例を示す断面図。 本発明に係るフリップチップ実装装置の他の一例を示す断面図。 本発明に係るフリップチップ実装装置の他の一例を示す断面図。 本発明に係るフリップチップ実装装置の他の一例を示す断面図。 本発明に係るフリップチップ実装装置の他の一例を示す断面図。 本発明に係るフリップチップ実装装置の他の一例を示す断面図。 本発明に係る応用例を示す図。 本発明に係る他の応用例を示す図。 等価回路モデルを説明するための図。 本発明に係るフリップチップ実装装置の製造方法の一例を示す図。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

＜第一実施形態＞
図１は、本発明のフリップチップ実装装置の第一実施形態の断面図である。当該フリップチップ実装装置は、ＣＭＯＳ−ＩＣ部１ａと、それに接合された実装基板部２ａとで構成される。ここで、ＣＭＯＳ−ＩＣ部１ａは、半導体回路基板（ＣＭＯＳ−ＩＣ）１１と、その表面に施されたアルミニウムパッド１３と、バンプが形成される円形部分を残して、半導体回路基板１１及びアルミニウムパッド１３を覆うような被膜であるパッシベーション膜１２と、アルミニウムパッド１３表面のバンプが形成される部分に形成されるバリア層１４と、バリア層１４上にフォトリソグラフィー及びめっき技術により円柱状に形成された銅バンプ（柱状部）１５と、めっき技術により円柱状の銅バンプ１５の先端部分に円柱状に形成されたはんだめっき１６とを備えている。

一方、実装基板部２ａは、シリコン、アルミナ、樹脂基板等の実装基板２１と、当該実装基板２１の一方の面に配設された銅パッド２２と、当該銅パッド２２上にフォトリソグラフィー及びめっき技術により円柱状に形成されたはんだめっき２３とを備えている。

なお、バリア層１４としては、Ｎｉ膜や、ＴｉＮ、ＴａＮ膜が好ましい。また、はんだ材料としては、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ａｇ−Ｃｕ−Ｂｉ、Ｓｎ−ＢＩ、Ｓｎ−Ａｇ、Ｓｎ−Ｃｕ系やＳｎ等が挙げられる。

また、実装時のＣＭＯＳ−ＩＣ部１ａと実装基板部２ａの間の距離を決定する銅バンプ１５の高さは、２０μｍ〜５０μｍ程度が望ましい。この銅バンプ１５の高さについては、低すぎるとＣＭＯＳ−ＩＣの設計特性が変わり、逆に高すぎると寄生インダクタンスの発生により特性が変化するので、この観点から決定される。

具体的には、銅バンプ１５の高さは、ＣＭＯＳ−ＩＣの内部に存在する伝送線路における信号線路とＧＮＤの距離の５倍以上が好ましい。つまり、例えば、ＣＭＯＳ−ＩＣの伝送線路における信号線路とＧＮＤの距離が４μｍであれば、銅バンプ１５の高さは、２０μｍに設定されるべきである。

また、寄生インダクタンスについては、具体的には、バンプ形状が円柱の場合において、直径を４０μｍ、高さを１００μｍとした場合、寄生インダクタンスのリアクタンスは、６０ＧＨｚにおいて１２ｏｈｍとなり、５０ｏｈｍから２３．４％のずれである。また、直径４０μｍ、高さを５０μｍとした場合、該成分は３ｏｈｍとなり、５０ｏｈｍからのずれは６．５％となる。５０ｏｈｍを基準とした高周波回路設計の場合、５０ｏｈｍからのずれが１０％程度となると、通過損失等への寄与は顕著になり、無視できない値である。６０ＧＨｚで動作する樹脂層と配線層の積層構造からなるバランを設計する場合、例えば、５０ｏｈｍからのずれが９％のとき、挿入損失は５０ｏｈｍ設計のときと比べ、約０．１ｄＢ増加することがシミュレーションにより分かっている。この点を考慮すると、５０μｍという高さは、許容範囲内に辛うじて収まるレベルの値である。
なお、図１に示した第一実施形態においては、円柱状の銅バンプ１５（はんだめっき１６）の直径と、円柱状のはんだめっき２３の直径は等しいものとしている。

上述した第一実施形態によれば、アルミニウムパッド１３上に銅バンプ１５を直接めっき形成しているので、アルミニウムパッド１３に実装可能である。また、銅バンプ１５を形成する際に、フォトリソグラフィー及びめっき技術を採用しているので、径の小さいバンプを形成することが可能となる。また、めっきによりバンプ形成を行っているので、バンプの高さを任意に設定可能である。更に、ＣＭＯＳ−ＩＣ部１ａのアルミニウムパッド１３と、実装基板部２ａの銅パッド２２のそれぞれのパッド上に、フォトリソグラフィーによりバンプ形成位置を定義できるので、アルミニウムパッド１３上のバンプの接続位置の不確定さの問題を回避でき、接続部分のモデリングが後述のように可能となる（図９参照）。更に、円柱状の銅バンプ１５の先端部分にはんだめっき１６を形成しているので、はんだ高さのばらつきが多少あってもリフロー時に緩衝され、安定した接続が可能となる。

＜第二実施形態＞
図２は、本発明のフリップチップ実装装置の第二実施形態の断面図である。当該フリップチップ実装装置は、ＣＭＯＳ−ＩＣ部１ｂと、それに接合された実装基板部２ｂとで構成される。第二実施形態の実装基板部２ｂは、銅パッド２２上にフォトリソグラフィー及びめっき技術により円柱状に形成された銅バンプ２４と、当該銅バンプ２４上にフォトリソグラフィー及びめっき技術により円柱状に形成されたはんだめっき２３とを備えている。一方、ＣＭＯＳ−ＩＣ部１ｂは、銅バンプ１５はなく、バリア層１４上にはんだめっき１６が直接形成されている。つまり、第一実施形態のフリップチップ実装装置と異なり、銅バンプが実装基板部側にあるということである。その他の点は、第一実施形態と同様である。従って、共通部分には共通の効果が生じる。
なお、この第二実施形態においても、第一実施形態と同じように、はんだめっき１６の直径と、銅バンプ２４（はんだめっき２３）の直径は等しい。

＜第三実施形態＞
図３は、本発明のフリップチップ実装装置の第三実施形態の断面図である。第三実施形態は、第一実施形態の変形例である。すなわち、第一実施形態においては、銅バンプ１５（はんだめっき１６）の直径とはんだめっき２３の直径を等しくしているが、この第三実施形態においては、はんだめっき２３ｃの直径を銅バンプ１５（はんだめっき１６）の直径よりも大きくしている。この形態によれば、第一実施形態よりもはんだ量が多くなり、セルフアライメントの効果が期待でき、かつ接合も強固なものとなる。その他の構成は第一実施形態と同じである。従って、共通部分には共通の効果が生じる。

＜第四実施形態＞
図４は、本発明のフリップチップ実装装置の第四実施形態の断面図である。第四実施形態は、第二実施形態の変形例である。すなわち、第二実施形態においては、はんだめっき１６の直径と銅バンプ２４（はんだめっき２３）の直径を等しくしているが、この第四実施形態においては、はんだめっき１６ｄの直径を銅バンプ２４（はんだめっき２３）の直径よりも大きくしている。この形態によれば、第二実施形態よりもはんだ量が多くなり、セルフアライメントの効果が期待でき、かつ接合も強固なものとなる。その他の構成は第二実施形態と同じである。従って、共通部分には共通の効果が生じる。

＜第五実施形態＞
図５は、本発明のフリップチップ実装装置の第五実施形態の断面図である。第一実施形態においては、ＣＭＯＳ−ＩＣ部１ａの銅バンプ１５（はんだめっき１６）の直径と実装基板部２ａの銅パッド２２の直径の大小関係は規定していないが、本実施形態はそれを規定したものである。すなわち、銅パッド２２の半径を、銅バンプ１５の半径よりδだけ大きいとした。なお、このδは、好適には１．５μｍ〜５μｍである。
第五実施形態の構成によれば、第一実施形態の利点に加えて、実装基板部２ｅの銅パッド２２の範囲内で必ず接合がとれるという利点がある。また、銅パッド２２上の決まった位置での接合が実現できるので、接合部のモデル化が正確に行える。更に、銅パッド２２の範囲内で実装できないものは不良品とみなせるので、高周波特性の良い実装品のみを供給することができる。
なお、その他の構成は第一実施形態と同じである。従って、共通部分には共通の効果が生じる。

＜第六実施形態＞
図６は、本発明のフリップチップ実装装置の第六実施形態の断面図である。第二実施形態においては、ＣＭＯＳ−ＩＣ部１ｂのアルミニウムパッド１３の直径と実装基板部２ｂの銅バンプ２４（はんだめっき２３）の直径の大小関係は規定していないが、本実施形態はそれを規定したものである。すなわち、アルミニウムパッド１３の半径を、銅バンプ２４の半径よりδだけ大きいとした。なお、このδは、好適には１．５μｍ〜５μｍである。
第六実施形態の構成によれば、第二実施形態の利点に加えて、ＣＭＯＳ−ＩＣ部１ｆのアルミニウムパッド１３の範囲内で必ず接合がとれるという利点がある。また、アルミニウムパッド１３上の決まった位置での接合が実現できるので、接合部のモデル化が正確に行える。更に、アルミニウムパッド１３の範囲内で実装できないものは不良品とみなせるので、高周波特性の良い実装品のみを供給することができる。
なお、その他の構成は第二実施形態と同じである。従って、共通部分には共通の効果が生じる。

＜第一応用例＞
図７は、本発明の応用例を示す図である。同図に示す装置は、ガラス又はシリコン基板上にフィルターパターンを形成したフィルター装置３を実装基板部２にフリップチップ接合して構成されたものである。フィルター装置３においては、いかに損失を抑えるかが最重要課題であり、本発明の構成が有効となる。

＜第二応用例＞
図８は、本発明の他の応用例を示す図である。同図に示す装置は、ＲＦ（Radio Frequency）回路やＢＢ（Baseband） 回路が形成されたＣＭＯＳ−ＩＣ部１を、実装基板部２に実装することにより構成されたものであり、本発明が最も好適に適用される応用例である。

＜等価回路モデル＞
図９は、等価回路モデルを説明するための図である。図９（ａ）は、本発明のフリップチップ実装装置の単純構成を示している。すなわち、ＣＭＯＳ−ＩＣ部１及び実装基板部２のバンプへの接合部をそれぞれポートＡ及びポートＢと見立てた場合、図９（ａ）の構成を等価回路で表すと同図（ｂ）のようになる。すなわち、ポートＡとポートＢの間は、インダクタンスＬ１及び抵抗Ｒ１の直列回路と、容量Ｃ１の並列回路で構成されている。また、ポートＡと接地の間は、容量Ｃ２が形成されている。更に、ポートＢと接地の間は、容量Ｃ３が形成されている。

＜フリップチップ実装装置の製造方法＞
図１０は、本発明のフリップチップ実装装置の製造方法の一例を示す図である。以下の説明においては、ＣＭＯＳ−ＩＣ部へのバンプの形成方法を説明するが、実装基板部へのバンプの形成も同様である。また、第一実施形態の構成の形成について説明しているが、第二乃至第六実施形態の構成についての形成方法についても同様である。

図１０（ａ）において、半導体回路基板１１の表面にアルミニウムパッド１３が施され、バンプが形成される円形部分を残して、半導体回路基板１１及びアルミニウムパッド１３を覆うパッシベーション膜１２が被膜されている。次に図１０（ｂ）において、面全体［すなわち、パッシベーション膜１２の上とその円形開口部分（バンプが形成される部分）］にバリア層１４（Ｎｉ膜や、ＴｉＮ、ＴａＮ膜が好適）をスパッタリングにより形成する。次に図１０（ｃ）において、面全体に渡ってレジスト１７を形成する。次に図１０（ｄ）において、バンプが形成される部分に対応したレジスト１７を除去して円筒開口を形成する。

次に図１０（ｅ）において、前段で形成された円筒開口に、フォトリソグラフィー及びめっき技術により円柱状の銅バンプ１５を形成する。このとき、銅バンプ１５の形成は、バリア層１４に上に薄膜の銅をスパッタしてから行う。次に図１０（ｆ）において、銅バンプ１５の上に、更にめっき技術により円柱状のはんだめっき１６を形成する。次に図１０（ｇ）において、残りのレジストを全て剥離する。最後に図１０（ｈ）において、パッシベーション膜１２上のバリア層１４を除去する。
なお、上述した製造方法の説明において、使用した「はんだ」は全て「金」に置き換えてもよい。

本発明は、高周波（特に準ミリ波及びミリ波）で動作するＬＳＩや半導体部品の実装に適用することができる。

１ａ〜１ｆ ＣＭＯＳ−ＩＣ部、２ａ〜２ｇ 実装基板部、１１ 半導体回路基板、１２ パッシベーション膜、１３ アルミニウムパッド、１４ バリア層、１５ 銅バンプ、１６ はんだめっき、２１ 実装基板、２２ 銅パッド、２３ はんだめっき、２４ 銅バンプ。

Claims (3)

1. 実装基板上に半導体基板をフリップチップ接合させたフリップチップ実装装置であって、
   前記実装基板と前記半導体基板の間に、第一の金属による円筒形状と、その円筒形状と径の等しい第二の金属による円筒形状とから成るバンプを備えることを特徴とするフリップチップ実装装置。
2. 前記第一の金属は銅であり、前記第二の金属ははんだであることを特徴とする請求項１に記載のフリップチップ実装装置。
3. 実装基板上に半導体基板をフリップチップ接合させたフリップチップ実装装置の接合方法であって、
   一方の面にアルミニウムパッドが形成された半導体基板に、はんだが露出するようにはんだめっきが施された銅バンプを形成する工程と、
   一方の面に銅パッドが形成された実装基板に、はんだめっきによるはんだバンプを形成する工程と、
   前記実装基板の前記一方の面と前記半導体基板の前記一方の面を対向させて、前記銅バンプによる径と前記はんだバンプによる径が等しいような前記銅バンプ及び前記はんだバンプによる略円筒形状を形成するように各はんだを接合する工程と、
   を備えることを特徴とするフリップチップ実装装置の接合方法。

Images