JP2016503594A - インターコネクトにおける不均一なチャネル容量 - Google Patents

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Abstract

様々なチャネルがビット数において異なる幅を有するシステムインターコネクトの構築に関するシステム及び方法である。このような不均一チャネルＮｏＣインターコネクトを構築する処理が本願において開示されている。チャネル幅は、バンド幅及び当該システムの様々なコンポーネント間の遅延の仕様に基づいて決定され得る。

Description

本明細書に記載の方法及び実施例は、インターコネクト（interconnect）アーキテクチャに関し、特に、ネットワークオンチップシステムのインターコネクトアーキテクチャに関する。
チップ上のコンポーネントの数は、高集積度化、システムの複雑化及びトランジスタ寸法の小型化の故に急激に増加している。複雑なシステムオンチップ（ＳｏＣｓ：System-on-Chips）は、例えば、プロセッサコア、ＤＳＰ、ハードウェアアクセラレータ、メモリ及びＩ／Ｏのような様々なコンポーネントを含んでいてもよい。その一方で、チップマルチプロセッサ（ＣＭＰｓ：Chip Multi-Processors）は、多数の同種のプロセッサコア、メモリ及びＩ／Ｏサブシステムを有していてもよい。両方のシステムにおいて、チップ上のインターコネクトは、様々なコンポーネント間の高パフォーマンス通信をもたらすことにおいて重要な役割を果たす。従来のバス及びクロスバーベースのインターコネクトの寸法的な制限の故に、チップ上の多数のコンポーネントをインターコネクト（相互接続）する対応策としてネットワークオンチップ（ＮｏＣ）が登場している。
ＮｏＣは、ポイントトゥーポイント物理リンクを用いて互いにインターコネクトされた複数のルーティングノードからなる世界共通の通信インフラストラクチャーである。メッセージは送信元コンポーネント（source component）から入れられて、当該送信元コンポーネントから複数の中間ノード及び物理リンクを通って送信先に送信される。その後、送信先のコンポーネントは、当該メッセージを排出し、当該メッセージを送信先コンポーネントにもたらす。以下、用語「コンポーネント」、「ブロック」、「ホスト」または「コア」は、ＮｏＣを用いてインターコネクトされている様々なシステムコンポーネントに言及する際に、互いに置き換え可能に区別無く用いられる。用語「ルータ」及び「ノード」も、互いに置き換え可能に区別無く用いられる。一般化の喪失なしに、インターコネクトされている複数のコンポーネントを有するシステム自体は、「マルチコアシステム」と称される。
ルータが互いに接続してシステムネットワークを形成することが可能な、複数の実現可能なトポロジーがある。両方向リング（図１（ａ）に示すようなもの）及び２−Ｄメッシュ（図１（ｂ）に示すようなもの）は、関連技術におけるトポロジーの例である。
パケットは、様々なコンポーネント間の相互通信のメッセージ伝送単位である。ルーティングは、パケットが送信元から送信先に送信されるネットワークのルータ及び物理リンクのセットである経路の特定を含む。コンポーネントは、１または複数のルータの１または複数のポートに接続されており、これらのポートの各々は独自のＩＤを有している。パケットは、中間ルータによって用いられる送信先のルータ及びポートＩＤ情報を有しており、それによってパケットが送信先コンポーネントにルーティングされる。
ルーティング技術の例には、全てのパケットに対して同一の経路を選択することを伴う決定論的ルーティングを含む。このルーティング形式は、ネットワークの状態を意識しないものであり、潜在的なネットワークに存在するだろうパスダイバーシティ（pass diversities）に亘る負荷をバランシングしないものである。しかし、このような決定論的ルーティングは、ハードウェアに実装しやすく、パケットの順序が維持され、ネットワークレベルデッドロックを無くすのが簡単である。最短経路ルーティングは、遅延を最小化する。なぜならば、最短経路ルーティングは、送信元から送信先へのホップの数を減少させるからである。このため、最短経路は、２つのコンポーネントの間の通信に関して最も低パワーの経路でもある。次元オーダールーティング（Dimension-order routing）は、２Ｄメッシュネットワーク内の決定論的最短経路ルーティングの１つの形式である。
図２は、２次元メッシュ内のＸＹルーティングの一例を示している。さらに具体的には、図２は、ノード「３４」からノード「００」までのＸＹルーティングを示している。図２の例において、コンポーネントの各々は、１つのルータの１つのポートのみに接続されている。パケットは、最初に、当該パケットが送信先と同一のＸ次元（dimension）にあるノード「０４」に達するまでＸ次元にルーティングされる。次に、当該パケットは、パケットが送信先ノードに達するまでＹ次元にルーティングされる。
ソースルーティング及びテーブルを用いたルーティングは、ＮｏＣにおいて用いられる他のルーティング選択肢である。アダプティブルーティングは、ネットワークの状態に応じてネットワーク上の２つの点の間で取る経路を動的に変更する。このルーティングの形式は、分析及び実装しづらく、現場ではほとんど用いられていない。
ＮｏＣは、複数の物理的ネットワークを含んでいてもよい。物理ネットワークの各々に亘って複数の仮想ネットワークが存在してもよく、様々なタイプのメッセージが様々な仮想ネットワークを通じて伝送される。この場合、物理リンクまたはチャネルの各々において、複数の仮想チャネルが存在する。仮想チャネルの各々は、両終端において専用のバッファを有していてもよい。任意の所定のクロックサイクルにおいて、１つの仮想チャネルのみが物理チャネル上でデータを伝送可能である。
ＮｏＣインターコネクトは、しばしばワームホールルーティングを用いる。その場合、大きなメッセージまたはパケットは、フリット（flit）（フローコントロールディジット（flow control digits）とも称される）として知られる小さな欠片に分解される。最初のフリットはヘッダフリットであり、ペイロードデータと共にそのパケットのルートの情報及びキーメッセージレベルの情報を保持し、当該メッセージに付随している後続の全てのフリットのルーティング態様を定める。０以上のボディフリットは、ヘッドフリットに続いており、データの残りのペイロードを含んでいる。最後のフリットは、最後のペイロードを包含しているのに加えて、ブックキーピング（bookkeeping）の役割を果たし、当該メッセージについての接続を閉じる。ワームホールフローコントロールにおいて、仮想チャネルがしばしば実装されている。
物理チャネルは、仮想チャネル（ＶＣｓ）と称される独立した多数の論理チャネルに時分割化（time slice）される。ＶＣｓは、ルートパケットに複数の独立した経路をもたらすが、これらの経路は、物理チャネルにおいて時間多重化されている。仮想チャネルは、チャネルに亘ってパケットのフリットの取り扱いを調整するために必要な状態を保持する。少なくとも、この状態は、ルートのネクストホップに関する現在ノードの出力チャネル及び仮想チャネルの状態（アイドル、リソース待ち、またはアクティブ）を特定する。当該仮想チャネルは、パケットのうちの現在ノードにおいてバッファリングされているフリット及び次のノードにおいて利用できるフリットバッファの数へのポインターを含んでもよい。
「ワームホール」は、メッセージがチャネルを通って伝送される経路において役割を果たし、次のルータにおける出力ポートが短くてよく、全てのメッセージが到来する前に受信データがヘッドフリットに変換され得る。このことは、ヘッドフリットの到来においてルータが迅速にルートを定め、その後、やりとりからオプトアウト（opt out）することを可能にする。メッセージがフリット毎に伝送されるため、当該メッセージはその経路に沿って異なったルータにおいていくつかのフリットバッファを占有してもよく、これがワームのようなイメージをもたらす。
様々なエンドポイント、並びに様々なメッセージのために用いられる経路及び物理ネットワーク間のトラフィックに基づいて、ＮｏＣインターコネクトの様々な物理チャネルが様々なレベルの負荷状態下及び混雑状態下に置かれ得る。ＮｏＣインターコネクトの様々な物理チャネルの容量は、チャネルの幅（物理的な線の数）及び当該チャネルが動作するクロック周波数によって決定される。ＮｏＣの様々なチャネルは、異なったクロック周波数で動作してもよい。しかし、全てのチャネルは、幅、すなわち物理的線（physical wire）の数が同一である。この幅は、最も負荷がかかるチャネル及び様々なチャネルのクロック周波数に基づいて決定され得る。
本発明の実施例の態様は、複数のチャネルの各々の少なくとも１つのパフォーマンス目標または複数のチャネルの各々の最大データフローに基づいてネットワークオンチップ（ＮｏＣ）における複数のチャネルの各々の幅を決定及び／または調整し、複数のチャネルのうちの少なくとも１つに当該複数のチャネルの他の少なくとも１つと異なった幅を持たせることを含む方法を含んでもよい。
本発明の実施例の追加の態様は、複数のチャネルの各々の少なくとも１つのパフォーマンス目標または複数のチャネルの各々の最大データフローに基づいてネットワークオンチップ（ＮｏＣ）における複数のチャネルの各々の幅を決定及び／または調整し、複数のチャネルのうちの少なくとも１つに当該複数のチャネルの他の少なくとも１つと異なった幅を持たせることを含む処理を実行する命令を保存するコンピュータ可読記憶媒体を含んでいてもよい。
本発明の実施例の追加の態様は、システムをさらに含んでもよい。当該システムは、複数のチャネルの各々の少なくとも１つのパフォーマンス目標または複数のチャネルの各々の最大データフローに基づいてネットワークオンチップ（ＮｏＣ）における複数のチャネルの各々の幅を決定及び／または調整し、複数のチャネルのうちの少なくとも１つに当該複数のチャネルの他の少なくとも１つと異なった幅を持たせる幅調整モジュールを含む。
図１（ａ）及び図１（ｂ）は、双方向リング及び２ＤメッシュＮｏＣトポロジーの例を示す図である。 図２は、関連技術の双方向メッシュにおけるＸＹルーティングの一例を示す図である。 図３（ａ）及び図３（ｂ）は、実施例による、リンク幅に依って示されている非対称なチャネル幅／サイズを有するリング及び２ＤメッシュＮｏＣの一例を示す図である。 図４は、実施例に従った、非対称な入力及び出力チャネル幅を有するルータアーキテクチャの一例を示す図である。 図５は、実施例に従った、経路に沿ってチャネル幅の様々な組み合わせを有するソースノードから送信先ノードまでの通信シーケンスの一例を示す図である。 図６は、実施例に従った、チャネルの幅を決定するチャネルを通じた最大トラフィックを判定するように構成されたフローグラフの一例である。 図７は、実施例に従った、ヘテロジーニアス（heterogeneous）ＮｏＣにおけるチャネル幅を判定するためのフローチャートである。 図８は、実施例に従った、物理的及び仮想チャネルを有するＮｏＣの実施例を示す図である。 図９は、実施例に従った、本明細書に記載されている実施例が実装され得るコンピュータ／サーバのブロックダイアグラムである。
ＳｏＣ内の複雑なトラフィックプロファイルは、当該ＳｏＣの様々なコンポーネントを接続するインターコネクトの様々なチャネルにおける不均一な負荷を形成し得る。本明細書に記載されている実施例は、システム内の特定のブロック間通信パターンに対して異なった（不均一な）チャネル容量（線の数）を有する相互通信を構築するコンセプトに基づいている。ＮｏＣ相互通信の自動構築の例示の処理も開示されている。
ＮｏＣ相互通信の様々なチャネルにおける負荷は、様々なコンポーネントがメッセージを送信するレート、ＮｏＣ相互通信のトポロジー、どれだけ多様なコンポーネントがＮｏＣノードに接続されているか、及び様々なメッセージがＮｏＣ内に入ってくる経路に依存している。チャネルは、ＮｏＣ全体に亘って線の数において均一サイズにされ、ＮｏＣノード内のメッセージが様々なチャネルを介して伝送される際の再フォーマットが回避されてもよい。このような場合、輻輳を回避するため、全てのチャネルがＮｏＣ内の最も大きい負荷を受けるチャネルに基づいてサイズ決めされてもよい。チャネルのロードバランシングは、負荷が低い経路を介してメッセージをルーティングすることによって行われ得る。このロードバランシングは、様々なチャネルに不均一な負荷が掛かることを低減し、最大負荷を低減させる。しかし、異なった経路を選択することにおける制限された柔軟性が存在する。ルートパス（route path）は、最短経路の使用、最小ターンの使用、または様々なコンポーネント間の経路多様性の欠如等の様々な制約事項を有し得る。従って、ほとんどのＳｏＣにおいて、チャネルには不均一な負荷が残存し、最大のチャネル負荷を用いて全体のＮｏＣチャネルの幅を決定することが、面積の増大、電力の増大及びインターコネクトコストの増大をもたらす。
線の数において一様なチャネル幅を用いているＮｏＣインターコネクトである関連技術のシステムとは異なり、本明細書に開示されている実施例は、様々なチャネルが異なった数の線を有して、不均一なチャネル幅及び／または帯域幅容量をもたらし得るインターコネクトデザインを対象にしている。要求されるチャネル帯域幅は、トラフィックプロファイルに基づいてチャネルにおいて予想される最大データ帯域幅を計算することによって決定され得る。いくつかのチャネルが、それらの帯域幅要求に基づいて異なった幅を有している場合、ＮｏＣ内の様々なノードは、メッセージが異なった幅の２つのチャネルの間を行き来する際に当該メッセージを再フォーマットしなければならないことがあり得る。単一のメッセージフリットは、複数のさらに小さいフリットに分割される必要があり得、また複数のメッセージフリットが統合されてさらに大きなメッセージフリットが形成される必要があり得る。例えば、１２８ビットの入力チャネルから到来した単一の１２８ビットフリットは、１２８ビットチャネルから６４ビットチャネルに向かう際に６４ビットの２つのフリットに分割される必要があり得る。
このような不均一チャネルのＮｏＣインターコネクトの一例が、図３（ａ）及び図３（ｂ）に示されている。図３（ａ）は、実施例に従った、均一なチャネル幅を有する６ノードリングインターコネクトを示している。４つのプロセッサコンポーネントＰｒｏｃ１、ｐｒｏｃ２、ｐｒｏｃ３及びｐｒｏｃ４は、２つのメモリコンポーネントｍｅｍ１及びｍｅｍ２に接続されている。このインターコネクトにおけるチャネルは、６４ビット（１単位）及び１２８ビット（２単位）の２つの幅を有している。コンポーネントＡ、Ｂ、Ｃ及びＦとＮｏＣを接続しているルータは、図示するように異なった幅の様々な入力及び出力チャネルを有しており、これらのルータは、メッセージが異なった幅のチャネルに亘って伝送される際に当該メッセージを再フォーマットする必要があり得る。図３（ｂ）には、実施例に従った、３×３のトポロジーで構成された９ノードメッシュインターコネクトが示されている。この例において、６つのプロセッサｐｒｏｃ１、・・・、ｐｒｏｃ６は、３つのメモリコンポーネントｍｅｍ１、・・・、ｍｅｍ３に接続されており、コンポーネントＡ、Ｂ、Ｃ、Ｄ、Ｅ及びＦに接続されているルータは、不均一な幅のチャネルを有している。
図４は、本実施例に従って、異なった幅の様々な入力及び出力チャネルを有する５ポートルータのアーキテクチャを示している。図４の例において、チャネル幅及び対応するバッファ幅は６４ビット（１単位）から２５６ビット（４単位）まで変化するリンクの幅によって示されている。フリットの再フォーマットは、入力チャネル幅及び出力チャネル幅に基づいて実行される。例えば、１２８ビット（２単位）フリットが１２８ビットチャネルを通って到達し、１２８ビットバッファに書き込まれる場合、図に示されているように、フリットは６４ビット、１２８ビットまたは２５６ビット出力チャネルに伝送され得る。それに応じて、ルータノードは、入力チャネル及び出力チャネルの幅に基づいて、大きなフリットを複数の小さなフリットに分割することによって、または単一のメッセージの複数のフリットを単一の大きなフリットに結合することによってメッセージを再フォーマットする。図４の例において、再フォーマットは、単一のメッセージ内で行われ、複数のメッセージに亘っては行われていない。しかし、同一の送信元から到来しかつ同一の送信先に送出される複数のメッセージの再フォーマットが行われてもよい。メッセージの到来パターンによって、このような機会は大きなネットワークにおいて希なものとなり得る。
均一なチャネル幅を有するＮｏＣにおいて、ＮｏＣノード内で発生するメッセージの再フォーマットは、終端コンポーネントからするとトランスペアレント（透過的）に維持される。従って、送信先ホストが１２８ビットメッセージを期待している場合、ＮｏＣは、ルートに沿ってなされるいくつかのセグメンテーション（分割）及び再構築操作の後に、メッセージが１２８ビットフリットとして最終の送信先に送達されるように維持される。従って、チャネルは、終端のホストから見た全ての終端間のチャネル幅が元々の均一なインターコネクトと一致するようにサイズ決めされる。例えば、一組の１２８ビットの送信及び受信ホストの間において、当該インターコネクトはルート上においてチャネルを６４ビット以下に減少させ得、最終送信先ホストにおけるルータの出口送信チャネルにおいて１２８ビットに戻し得る。
図５に、実施例に従って、このような一貫したチャネル幅の変換のいくつかの例が示されている。経路５００は、送信元コンポーネントと送信先コンポーネントとの間で均一な１２８ビット（２単位）チャネル幅を有する経路を示している。経路５０１は、ホスト間の経路を示しており、この経路において、チャネル幅は終端ホストにおいて同一に維持されている。しかし、当該経路に沿って、チャネル幅は最初に送信元における２単位から４単位に増大し、次に８単位にされ、その後に４単位に戻されて、さらに送信先において２単位にされる。経路５０２において、当該経路に沿ったチャネル幅は、送信元における２単位から８単位に増大し、次に１単位に減少させられ、その後に４単位に増大させられ、さらに送信先において２単位に戻される。チャネル幅がＮｏＣ内において均一にされ、すべての通信ホストのペアの間の終端間のチャネル幅の一貫性が必要とされてもよい。
終端間チャネル幅の一貫性は、送信元及び送信先ホストが、異なった送信及び受信チャネル幅を有している場合であっても維持される。例えば、６４ビットの送信チャネルを有するホストが１２８ビットの受信チャネルを有するホストにメッセージを送信する場合、当該メッセージは送信において、当該メッセージがルート上でアップコンバート及びダウンコンバートされる場合でも、１２８ビットのフリットとして形成される。
ＮｏＣにおける様々なチャネルの幅は、チャネルを介して行き来する全てのメッセージの帯域幅要求によってのみではなく遅延要求によって決定されてもよい。チャネルをより広くして、より大きなチャネル帯域幅を割り当てることは、チャネルが既に必要とされる平均的データレートよりも広い場合には、必ずしもスループットを増大させない。しかし、チャネルをより広くすることは、不均一なトラフィック分布の下で存在する遅延を減少させ得る。それによって、最小のチャネル幅は、チャネルに亘る全てのフローのデータスループットと少なくとも同一として決定され得る。
チャネルの最小幅を決定するために、全ての送信元及び送信先のペアが列挙され、これらのペアのメッセージはチャネルを介して送信される。ユーザは、これら全てのメッセージのデータレートを提供して、システムが全てのメッセージのデータレートを足し合わせることによってチャネルをサイズ決めすることを可能としてもよい。メッセージのデータレートが提供されない場合でかつ全てのコンポーネントのデータ送信及び受信レートが既知の場合、代替の実施例が用いられて、複雑なトラフィックプロファイルを有する複雑なシステムにおける最小チャネル幅（または最大持続データレート）が決定される。
例えば、４つのプロセッサ及び２つのメモリ、並びに任意のプロセッサが任意のメモリとやりとり可能な共有メモリコンピュータ環境を仮定する。また、プロセッサのピーク送信レートが６４ビット／秒でありメモリのピーク受信レートが６４ビット／秒であると仮定する。このような環境において、プロセッサはデータの一部を一方のメモリに送信して、残りを他方のメモリに送信し得るか、または専ら１つのメモリとのみ通信し得る。通信パターンに依存して、プロセッサは６４ビット／秒で送信を行い得る。
従って、４つのプロセッサを用いた、２５６ビット／秒のピークチャネルスループットを有するＮｏＣがデザインされ得る。しかし、この例において、通信の合計レートは、２つのメモリの合計受信容量である１２８ビット／秒を超えることはない。様々なチャネルにおける負荷は、インターコネクトトポロジー、経路、及び様々なコンポーネントの接続位置にも依存する。
４つのプロセッサ及び２つのメモリが、図３（ａ）に示すように双方向リングを用いて接続されていると仮定する。利用可能な２つの経路の間で、最短経路が毎回選択され、時計回りのルートを選択することによって均衡は破壊されると仮定する。この例において、どのプロセッサがどの部分のどのメモリの組み合わせとやりとりするかに関わらず、コンポーネントＣ及びＤ、Ｄ及びＥ、Ｅ及びＦに接続されているルータ間のチャネルにおけるピーク負荷は、６４ビット／秒（１単位）を超えないだろう。さらに、コンポーネントＦ及びＡ、Ａ及びＢ、Ｂ及びＣが１２８ビット／秒（２単位）の負荷を受けるコミュニケーションパターンが存在するだろう。
さらに複雑なシステム及び通信パターンにおいて、最小の必要チャネル幅が計算され得る故に、様々なチャネルにおけるピークデータレートを決定することは困難になり得る。以下に記載するのは、実施例に従った、ＮｏＣインターコネクトの任意の所定のチャネルにおけるピークデータレートを決定するために使用され得る処理である。
チャネルを介してメッセージを送信するコンポーネントの全てのペアは、左側にある全ての送信元コンポーネント及び右側にある送信先コンポーネントに関する有向フロー（directed flow）または２部グラフ（bipartite graph）を構築するために用いられる。そして、送信元及び送信先コンポーネントは、方向性のある端部（directional edge）に接続されている。端部の容量は最大レートであり、送信元コンポーネントはこのルートに沿って送信先コンポーネントに当該最大レートでデータを送信することが可能である。この容量は、送信元のピーク送信レート及び送信先のピーク受信レートを超え得ない。続いて、２つのさらなるコンポーネントがグラフに追加される。１つはＳとしてグラフの左端に追加され、１つはＤとしてグラフの右端に追加される。そして、左端のコンポーネントは、左側において、方向性のある端部（directed edge）によって、送信元コンポーネント毎に、一連の送信元コンポーネントに接続される。これらの端部の容量は、送信元コンポーネントのピーク送信レートである。右側の一連の送信先コンポーネントは、方向性のある端部によって最右端に、送信先コンポーネント毎に接続される。図６は、いくつかのチャネルに関するグラフを示しており、図示するように、中間端によってチャネルを介して５つの送信元が４つの送信先にメッセージを送信すると仮定している。
このような所定のチャネルに関する有向フロー図が構築されると、図７のフロー図が用いられて、チャネルの各々の幅が決定される。ステップ７００において、ＮｏＣのチャネルがキューとして配される。ステップ７０１において、チェックが行われて、キューが空かが確認される。キューが空の場合には、その後処理が終了する。キューが空でない場合、処理はステップ７０２に進み、キューの先頭のチャネルが取り除かれる。７０３において、当該選択されたチャネルに基づいて、最大フローが、２部グラフのコンポーネントＳからコンポーネントＤまで計算される。関連技術のグラフアルゴリズムは、有向フローグラフ内の最大フローを計算するために用いられてもよい。当該チャネルに掛かる最大データ負荷は、当該最大フローを超えないであろう。当該チャネルは、その後、適切にサイズ決めされて、当該チャネルがトラフィック分布に関わらず十分なバンド幅を有することが保証される。当該チャネル幅は、具体的なパフォーマンス目標に基づいて、遅延を減少させるべくさらに増加させられてもよいし、当該チャネル幅は減少させられて、例えばコストが抑えられてもよい。この処理は、その後、ＮｏＣ内の全てのチャネルに対して繰り返される。
仮想チャネル及び物理チャネルの両方を含むインターコネクトにおいて、様々な仮想チャネルが様々にサイズ決めされる。その一方で、物理チャネル幅は最も広い仮想チャネルの幅と同一であろう。システムの実施例は図８に示されている。図８の例において、入力における複数の仮想チャネルが、ルータ調停論理回路（arbitration logic）を用いて出力物理チャネルを取り合う。最大フローグラフ解析に基づいて、様々な仮想チャネルの最大バンド幅要求が取得され得る。しかし、仮想チャネルの全ての時間が物理チャネルを分け合う場合（例えば、任意の単一の仮想チャネルが一部分の時間のみにおいてデータの送信を行うシステムの場合）、仮想チャネルはこの値でサイズ決めされなくともよい。
例えば、１の物理チャネル上に２つの仮想チャネルがあり、仮想チャネルの各々が最小で６４ビット／サイクルのバンド幅を必要とする場合、仮想チャネルは各々６４ビットにサイズ決めされ得ない。もし仮想チャネルがこのようにサイズ決めされた場合、当該仮想チャネルが物理チャネルを同等に共有すると仮定すると、当該仮想チャネルの各々は、３２ビット／サイクルのバンド幅のみを受けるだろう。仮想チャネルの両方が少なくとも６４ビット／サイクルのデータバンド幅を持つことを保証するために、これらは各々１２８ビットにサイズ決めされることが必要である（仮想チャネルが物理チャネルを同等に共有すると仮定する）。
１の物理チャネルを共有する仮想チャネルが多数存在し、仮想チャネルの各々が異なる最小バンド幅要求を有している場合、仮想チャネルの全てがそれらのバンド幅要求を満たすように仮想チャネルをサイズ決めすることは簡単ではない。実施例において、この問題は、標準形の線形最適化（standard linear optimization）または線形計画問題（linear programming problem）にマッピングされる。そして、我々は、標準形の線形計画解法（standard linear programming solution）を用いて、このような状況における仮想チャネル幅を導き出すことが可能である。
例えば、ｎ個の仮想チャネル（ＶＣ1、ＶＣ2、．．．、ＶＣn）が１の物理チャネルを共有し、当該仮想チャネルの最小バンド幅要求が（Ｂ1、Ｂ2、．．．、Ｂn）であるとする。従って、物理チャネルにおける合計のバンド幅要求はΣＢi（ｉ＝１からｎ）となる。ｓiがＶＣiを示すとする。ｉ＝１からｎである場合にｓｉ＞Ｂiであるのは明確である。物理チャネルの幅は最大である（ｉ＝１からｎ、ｓiの場合）。ＶＣiが調停（arbitration）において時間の一部ｆiを得たと仮定すると、ＶＣiによって受けたバンド幅はｆi×ｓiとなり、これは≧Ｂｉとなるべきであり、必要とされるバンド幅である。全てのＶＣが物理チャネルΣｆi≦１を共有する故に、以下の線形拘束のセットが常に満足されるべきである。
ｓｉ≧Ｂi ｉ＝１からｎの場合
ｆi×ｓi≧Ｂi ｉ＝１からｎの場合
０≦ｆi≦１ ｉ＝１からｎの場合
Σｆi≦１ ｉ＝１からｎの場合
仮想チャネル幅ｓiを有するチャネルのバッファコストはΣＳiである。デザインの目標がバッファコストの最小化である場合、目的関数は、Σｓiを最小化するものである。デザインの目標が線数の最小化である場合、目的関数の最大値（ｉ＝１からｎ、ｓiの場合）が最小化され得、これは物理チャネル幅である。目標が様々である場合、代替的な目的関数が構築されてもよい。この場合、標準形の線形計画アルゴリズムが用いられて問題が解決され、ｓiの値、及び制約条件を満たしかつ目的関数を最小化／最大化する様々な仮想チャネルの幅が取得可能である。
従って、実施例は、制約の不均衡を列挙して最適化の目標に応じて目的関数を構築することによって、仮想チャネル及び物理チャネルのサイズ決め問題を、標準形の線形計画最適化法にマッピングすることを含む。
図９は、実施例が実装され得る例示のコンピュータシステム９００を示している。コンピュータシステム９００は、サーバ９０５を含み、サーバ９０５は、Ｉ／Ｏユニット９３５、記憶装置９６０、及び当業者に知られているように１又は複数のユニットを実行するプロセッサ９１０を含んでいてもよい。本明細書で用いられる用語「コンピュータ可読媒体」は、実行のためにプロセッサ９１０に命令を提供することに関与する任意の媒体を言う。当該任意の媒体は、コンピュータ可読記憶媒体の態様で提供されてもよい。コンピュータ可読記憶媒体は、例えば、光ディスク、磁気ディスク、リードオンリーメモリ、ランダムアクセスメモリ、ソリッドステートデバイス及びドライブ、もしくは電子情報を保存するのに適した任意の他のタイプの有形の媒体、または搬送波等の一時的な媒体を含み得るコンピュータ可読信号媒体であるが、これらに限定されるものではない。Ｉ／Ｏユニットは、キーボード、マウス、タッチデバイスまたは口頭命令（verbal command）デバイス等の入力デバイスを使用し得るユーザインタフェース９４０及びオペレータインタフェース９４５からの入力を処理する。
サーバ９０５は、外部記憶装置９５０に接続されていてもよい。外部記憶媒体９５０は、携帯用ハードトライブ、光学媒体（ＣＤまたはＤＶＤ）、ディスク媒体またはコンピュータが実行可能コードを読み出すことが可能な任意の他の媒体を含み得る。サーバは、出力デバイス９５５に接続されていてもよい。出力デバイスは、ユーザにデータ及び他の情報を出力し、ユーザからの追加の情報を要求するディスプレイ等である。サーバ９０５とユーザインタフェース９４０、オペレータインタフェース９４５、外部記憶装置９５０及び出力デバイス９５５との接続は、８０２．１１規格、ブルートゥース（Bluetooth）（登録商標）もしくはセルラープロトコル（cellular protocol）等のワイヤレスプロトコルを介して、またはケーブルもしくは光ファイバー等の物理伝送媒体を介してなされてもよい。出力デバイス９５５は、ユーザと相互に情報をやりとりするために、さらに入力デバイスとしての役割を果たしてもよい。
プロセッサ９１０は、１または複数のモジュールを実行してもよい。幅調整モジュール９１１は、ネットワークオンチップ（ＮｏＣ）内の複数のチャネルの各々の幅を決定及び／または調整する。この決定及び／または調整は、複数のチャネルの各々に関する少なくとも１つのパフォーマンス目標または複数のチャネルの各々の最大フローに基づいて行われ、複数のチャネルのうちの少なくとも１つが当該複数のチャネルのうちの他の少なくとも１つと異なった幅を有するように行われる。幅調整モジュール９１１は、複数のチャネルのデータトラフィックのグラフに最大フローアルゴリズムを適用することによって、当該複数のチャネルの各々の最大フローを判定するように構成されていてもよい。幅調整モジュール９１１は、さらに、線形計画法を適用することによって複数のチャネルの各々の幅を決定し、少なくとも１つの特定のコスト関数を最小化しつつ少なくとも１つのパフォーマンス関数を満たす幅を決定し、かつ仮想チャネル及び物理チャネルパフォーマンス要求に関する制約のリストを構築することによって線形計画法を適用するように構成されていてもよい。幅調整モジュールは、制約のリストに基づいて少なくとも１つのパフォーマンス目標の各々に関する少なくとも１つの目的関数を決定するように構成されていてもよい。
メッセージ再フォーマッタモジュール９１２は、異なった幅を有する複数のチャネルのうちの接続されているものの間においてメッセージ再フォーマッタを形成するように構成されていてもよく、かつ異なった幅を有する複数のチャネルのうちの接続されているものの間においてメッセージのフリットを調整するように構成されていてもよい。メッセージ再フォーマッタモジュール９１２は、ＮｏＣの全ての送信元及び送信先端ホストのペアが端末間でのメッセージサイズ及びメッセージフォーマットの一貫性を維持するようにメッセージ再フォーマッタを形成するように構成されていてもよい。
発明を実施するための形態のいくつかの部分は、コンピュータ内の動作のアルゴリズム及び記号表現に関して説明されている。これらのアルゴリズム的な説明及び記号表現は、データ処理技術の当業者の新しい考えの本質を最も効果的に他の当業者に伝達するために、当業者によって用いられる手段である。アルゴリズムは、所望の最終状態または結果をもたらす一連の定義済みのステップである。実施例において、実行されるステップは、具体的な結果を達成するために具体的な量の物理的操作を要求する。
さらに、実施例の他の実装例は、発明を実施するための形態を考慮することによって、及び本明細書に開示されている実施例を実線することによって、当業者には明らかである。上述の実施例の様々な態様及び／またはコンポーネントは、単一でまたは任意の組み合わせで使用されてもよい。発明を実施するための形態及び実施例は、例示として考慮され、実施例の真の範囲及び趣旨は添付の特許請求の範囲によって示されることが意図されている。

Claims (20)

  1. ネットワークオンチップ（ＮｏＣ）内の複数のチャネルの各々の幅を、前記複数のチャネルの各々の少なくとも１つのパフォーマンス目標または前記複数のチャネルの各々の最大データフローに基づいて決定し、前記複数のチャネルのうちの少なくとも１つに前記複数のチャネルのうちの他の少なくとも１つと異なる幅を有せしめるステップを含むことを特徴とする方法。
  2. 請求項１に記載の方法であって、前記複数のチャネルのうちの接続されているものの間においてメッセージ再フォーマッタを形成するステップをさらに含み、前記メッセージ再フォーマッタが前記複数のチャネルのうちの前記接続されているものの間において１または複数のメッセージのフリット（flit）を調整することを特徴とする方法。
  3. 請求項２に記載の方法であって、前記メッセージ再フォーマッタが前記１または複数のメッセージを調整し、前記ＮｏＣの全ての送信元及び送信先端ホストのペアが端末間でのメッセージサイズ及びメッセージフォーマットの一貫性を維持することを特徴とする方法。
  4. 請求項１に記載の方法であって、前記複数のチャネルの各々の前記最大データフローは、最大データフローアルゴリズムを前記複数のチャネルのデータトラフィックのグラフに適用することによって判定されることを特徴とする方法。
  5. 請求項１に記載の方法であって、前記複数のチャネルの各々の前記幅を決定するステップは、線形計画法を適用して、少なくとも１つの特定のコスト関数を最小化しつつ前記少なくとも１つのパフォーマンス目標を満たす前記幅を決定するステップをさらに含むことを特徴とする方法。
  6. 請求項５に記載の方法であって、前記線形計画法を適用するステップは、仮想チャネル及び物理チャネルのパフォーマンス要求に関する制約のリストを構築するステップをさらに含み、少なくとも１つの目的関数は、前記制約のリストに基づいて、前記少なくとも１つのパフォーマンス目標の各々に対して導き出されることを特徴とする方法。
  7. 請求項１に記載の方法であって、前記少なくとも１つのパフォーマンス目標は遅延要求を含み、最短経路ルーティングが前記複数のチャネルに適用されて前記遅延要求が満たされることを特徴とする方法。
  8. 処理を実行するための命令をコンピュータ可読記憶媒体であって、
    前記命令は、ネットワークオンチップ（ＮｏＣ）内の複数のチャネルの各々の幅を、前記複数のチャネルの各々の少なくとも１つのパフォーマンス目標または前記複数のチャネルの各々の最大データフローに基づいて決定し、前記複数のチャネルのうちの少なくとも１つに前記複数のチャネルのうちの他の少なくとも１つと異なる幅を有せしめるステップを含むことを特徴とするコンピュータ可読記憶媒体。
  9. 請求項８に記載のコンピュータ可読記憶媒体であって、前記命令が、前記複数のチャネルのうちの接続されているものの間においてメッセージ再フォーマッタを形成するステップをさらに含み、前記メッセージ再フォーマッタが前記複数のチャネルのうちの前記接続されているものの間において１または複数のメッセージのフリットを調整することを特徴とするコンピュータ可読記憶媒体。
  10. 請求項９に記載のコンピュータ可読記憶媒体であって、前記メッセージ再フォーマッタが前記１または複数のメッセージを調整し、前記ＮｏＣの全ての送信元及び送信先端ホストのペアが端末間でのメッセージサイズ及びメッセージフォーマットの一貫性を維持することを特徴とするコンピュータ可読記憶媒体。
  11. 請求項８に記載のコンピュータ可読記憶媒体であって、前記複数のチャネルの各々の前記最大データフローは、最大データフローアルゴリズムを前記複数のチャネルのデータトラフィックのグラフに適用することによって判定されることを特徴とするコンピュータ可読記憶媒体。
  12. 請求項８に記載のコンピュータ可読記憶媒体であって、前記複数のチャネルの各々の前記幅を決定するステップは、線形計画法を適用して、少なくとも１つの特定のコスト関数を最小化しつつ前記少なくとも１つのパフォーマンス目標を満たす前記幅を決定するステップをさらに含むことを特徴とするコンピュータ可読記憶媒体。
  13. 請求項１２に記載のコンピュータ可読記憶媒体であって、前記線形計画法を適用するステップは、仮想チャネル及び物理チャネルのパフォーマンス要求に関する制約のリストを構築するステップをさらに含み、前記命令は、前記制約のリストに基づいて、前記少なくとも１つのパフォーマンス目標の各々に対して少なくとも１つの目的関数を導き出すステップを含むことを特徴とするコンピュータ可読記憶媒体。
  14. 請求項８に記載のコンピュータ可読記憶媒体であって、前記少なくとも１つのパフォーマンス目標は遅延要求を含み、前記命令は、最短経路ルーティングを前記複数のチャネルに適用して前記遅延要求をみたすステップをさらに含むことを特徴とするコンピュータ可読記憶媒体。
  15. ネットワークオンチップ（ＮｏＣ）内の複数のチャネルの各々の幅を、前記複数のチャネルの各々の少なくとも１つのパフォーマンス目標または前記複数のチャネルの各々の最大データフローに基づいて決定し、前記複数のチャネルのうちの少なくとも１つに前記複数のチャネルのうちの他の少なくとも１つと異なる幅を持たせる幅調整モジュールを含むことを特徴とするシステム。
  16. 請求項１５に記載のシステムであって、前記複数のチャネルのうちの接続されているものの間においてメッセージ再フォーマッタを形成するメッセージ再フォーマッタモジュールをさらに含み、前記メッセージ再フォーマッタが前記複数のチャネルのうちの前記接続されているものの間において１または複数のメッセージのフリットを調整することを特徴とするシステム。
  17. 請求項１６に記載のシステムであって、前記メッセージ再フォーマッタが１または複数のメッセージを調整し、前記ＮｏＣの全ての送信元及び送信先端ホストのペアが端末間でのメッセージサイズ及びメッセージフォーマットの一貫性を維持することを特徴とするシステム。
  18. 請求項１５に記載のシステムであって、前記複数のチャネルの各々の前記最大データフローは、前記幅調整モジュールにより、最大データフローアルゴリズムが前記複数のチャネルのデータトラフィックのグラフに適用されることによって判定されることを特徴とするシステム。
  19. 請求項１５に記載のシステムであって、前記幅調整モジュールは、線形計画法を適用して、少なくとも１つの特定のコスト関数を最小化しつつ前記少なくとも１つのパフォーマンス目標を満たす前記幅を決定することによって、前記複数のチャネルの各々の前記幅を決定することを特徴とするシステム。
  20. 請求項１９に記載のシステムであって、前記幅調整モジュールは、仮想チャネル及び物理チャネルパフォーマンス要求を満たす制約のリストを構築することによって線形計画法を適用し、かつ前記制約のリストに基づいて前記少なくとも１つのパフォーマンス目標の各々に対して少なくとも１つの目的関数を導き出すことを特徴とするシステム。
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Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9244880B2 (en) 2012-08-30 2016-01-26 Netspeed Systems Automatic construction of deadlock free interconnects
US8885510B2 (en) 2012-10-09 2014-11-11 Netspeed Systems Heterogeneous channel capacities in an interconnect
US8601423B1 (en) 2012-10-23 2013-12-03 Netspeed Systems Asymmetric mesh NoC topologies
US9774498B2 (en) 2012-12-21 2017-09-26 Netspeed Systems Hierarchical asymmetric mesh with virtual routers
US9185026B2 (en) 2012-12-21 2015-11-10 Netspeed Systems Tagging and synchronization for fairness in NOC interconnects
US9253085B2 (en) 2012-12-21 2016-02-02 Netspeed Systems Hierarchical asymmetric mesh with virtual routers
US9007920B2 (en) 2013-01-18 2015-04-14 Netspeed Systems QoS in heterogeneous NoC by assigning weights to NoC node channels and using weighted arbitration at NoC nodes
US9009648B2 (en) 2013-01-18 2015-04-14 Netspeed Systems Automatic deadlock detection and avoidance in a system interconnect by capturing internal dependencies of IP cores using high level specification
US9130856B2 (en) 2013-01-28 2015-09-08 Netspeed Systems Creating multiple NoC layers for isolation or avoiding NoC traffic congestion
US8934377B2 (en) 2013-03-11 2015-01-13 Netspeed Systems Reconfigurable NoC for customizing traffic and optimizing performance after NoC synthesis
US9160627B2 (en) 2013-04-04 2015-10-13 Netspeed Systems Multiple heterogeneous NoC layers
US9571402B2 (en) 2013-05-03 2017-02-14 Netspeed Systems Congestion control and QoS in NoC by regulating the injection traffic
US9185023B2 (en) 2013-05-03 2015-11-10 Netspeed Systems Heterogeneous SoC IP core placement in an interconnect to optimize latency and interconnect performance
US10027433B2 (en) 2013-06-19 2018-07-17 Netspeed Systems Multiple clock domains in NoC
US9781043B2 (en) 2013-07-15 2017-10-03 Netspeed Systems Identification of internal dependencies within system components for evaluating potential protocol level deadlocks
US9471726B2 (en) 2013-07-25 2016-10-18 Netspeed Systems System level simulation in network on chip architecture
US9054977B2 (en) 2013-08-05 2015-06-09 Netspeed Systems Automatic NoC topology generation
US9473388B2 (en) 2013-08-07 2016-10-18 Netspeed Systems Supporting multicast in NOC interconnect
US9223711B2 (en) 2013-08-13 2015-12-29 Netspeed Systems Combining associativity and cuckoo hashing
US9294354B2 (en) 2013-10-24 2016-03-22 Netspeed Systems Using multiple traffic profiles to design a network on chip
US9830265B2 (en) 2013-11-20 2017-11-28 Netspeed Systems, Inc. Reuse of directory entries for holding state information through use of multiple formats
US9158882B2 (en) 2013-12-19 2015-10-13 Netspeed Systems Automatic pipelining of NoC channels to meet timing and/or performance
US9699079B2 (en) 2013-12-30 2017-07-04 Netspeed Systems Streaming bridge design with host interfaces and network on chip (NoC) layers
US9473415B2 (en) 2014-02-20 2016-10-18 Netspeed Systems QoS in a system with end-to-end flow control and QoS aware buffer allocation
US9319232B2 (en) 2014-04-04 2016-04-19 Netspeed Systems Integrated NoC for performing data communication and NoC functions
US9762474B2 (en) 2014-04-07 2017-09-12 Netspeed Systems Systems and methods for selecting a router to connect a bridge in the network on chip (NoC)
US9465902B1 (en) 2014-04-11 2016-10-11 Altera Corporation Method and apparatus for designing a system using weighted-cost interconnect synthesis
WO2015157953A1 (zh) * 2014-04-17 2015-10-22 华为技术有限公司 基于Mesh结构的点对多点通信方法及通信节点
US9558143B2 (en) * 2014-05-09 2017-01-31 Micron Technology, Inc. Interconnect systems and methods using hybrid memory cube links to send packetized data over different endpoints of a data handling device
US9244845B2 (en) 2014-05-12 2016-01-26 Netspeed Systems System and method for improving snoop performance
CN105095147B (zh) 2014-05-21 2018-03-13 华为技术有限公司 片上网络的Flit传输方法及装置
US9473359B2 (en) 2014-06-06 2016-10-18 Netspeed Systems Transactional traffic specification for network-on-chip design
US9535848B2 (en) 2014-06-18 2017-01-03 Netspeed Systems Using cuckoo movement for improved cache coherency
US10528682B2 (en) 2014-09-04 2020-01-07 Netspeed Systems Automatic performance characterization of a network-on-chip (NOC) interconnect
US9742630B2 (en) 2014-09-22 2017-08-22 Netspeed Systems Configurable router for a network on chip (NoC)
US9477280B1 (en) 2014-09-24 2016-10-25 Netspeed Systems Specification for automatic power management of network-on-chip and system-on-chip
US10042404B2 (en) 2014-09-26 2018-08-07 Netspeed Systems Automatic generation of power management sequence in a SoC or NoC
US9571341B1 (en) 2014-10-01 2017-02-14 Netspeed Systems Clock gating for system-on-chip elements
US9529400B1 (en) 2014-10-29 2016-12-27 Netspeed Systems Automatic power domain and voltage domain assignment to system-on-chip agents and network-on-chip elements
US9660942B2 (en) 2015-02-03 2017-05-23 Netspeed Systems Automatic buffer sizing for optimal network-on-chip design
US9444702B1 (en) 2015-02-06 2016-09-13 Netspeed Systems System and method for visualization of NoC performance based on simulation output
US9568970B1 (en) 2015-02-12 2017-02-14 Netspeed Systems, Inc. Hardware and software enabled implementation of power profile management instructions in system on chip
US9928204B2 (en) 2015-02-12 2018-03-27 Netspeed Systems, Inc. Transaction expansion for NoC simulation and NoC design
US10050843B2 (en) 2015-02-18 2018-08-14 Netspeed Systems Generation of network-on-chip layout based on user specified topological constraints
US10348563B2 (en) 2015-02-18 2019-07-09 Netspeed Systems, Inc. System-on-chip (SoC) optimization through transformation and generation of a network-on-chip (NoC) topology
US9864728B2 (en) 2015-05-29 2018-01-09 Netspeed Systems, Inc. Automatic generation of physically aware aggregation/distribution networks
US9825809B2 (en) 2015-05-29 2017-11-21 Netspeed Systems Dynamically configuring store-and-forward channels and cut-through channels in a network-on-chip
US10218580B2 (en) * 2015-06-18 2019-02-26 Netspeed Systems Generating physically aware network-on-chip design from a physical system-on-chip specification
US11016742B2 (en) * 2015-06-24 2021-05-25 Altera Corporation Channel sizing for inter-kernel communication
SG10201600224SA (en) * 2016-01-12 2017-08-30 Huawei Int Pte Ltd Dedicated ssr pipeline stage of router for express traversal (extra) noc
US10452124B2 (en) 2016-09-12 2019-10-22 Netspeed Systems, Inc. Systems and methods for facilitating low power on a network-on-chip
US20180159786A1 (en) 2016-12-02 2018-06-07 Netspeed Systems, Inc. Interface virtualization and fast path for network on chip
US10313269B2 (en) 2016-12-26 2019-06-04 Netspeed Systems, Inc. System and method for network on chip construction through machine learning
US10063496B2 (en) 2017-01-10 2018-08-28 Netspeed Systems Inc. Buffer sizing of a NoC through machine learning
US10084725B2 (en) 2017-01-11 2018-09-25 Netspeed Systems, Inc. Extracting features from a NoC for machine learning construction
US10469337B2 (en) 2017-02-01 2019-11-05 Netspeed Systems, Inc. Cost management against requirements for the generation of a NoC
US10298485B2 (en) 2017-02-06 2019-05-21 Netspeed Systems, Inc. Systems and methods for NoC construction
US11144457B2 (en) 2018-02-22 2021-10-12 Netspeed Systems, Inc. Enhanced page locality in network-on-chip (NoC) architectures
US10896476B2 (en) 2018-02-22 2021-01-19 Netspeed Systems, Inc. Repository of integration description of hardware intellectual property for NoC construction and SoC integration
US10547514B2 (en) 2018-02-22 2020-01-28 Netspeed Systems, Inc. Automatic crossbar generation and router connections for network-on-chip (NOC) topology generation
US10983910B2 (en) 2018-02-22 2021-04-20 Netspeed Systems, Inc. Bandwidth weighting mechanism based network-on-chip (NoC) configuration
US11023377B2 (en) 2018-02-23 2021-06-01 Netspeed Systems, Inc. Application mapping on hardened network-on-chip (NoC) of field-programmable gate array (FPGA)
US11176302B2 (en) 2018-02-23 2021-11-16 Netspeed Systems, Inc. System on chip (SoC) builder
US10860762B2 (en) * 2019-07-11 2020-12-08 Intel Corpration Subsystem-based SoC integration
US11362939B2 (en) * 2020-08-31 2022-06-14 Micron Technology, Inc. Flow control for a multiple flow control unit interface
US11580044B2 (en) 2020-08-31 2023-02-14 Micron Technology, Inc. Network credit return mechanisms
CN112416852B (zh) * 2020-12-08 2023-11-21 海光信息技术股份有限公司 环形互连结构路由确定方法及装置
US11716278B1 (en) 2022-01-25 2023-08-01 Bank Of America Corporation System and method for determining the shortest data transfer path in data communication

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090285222A1 (en) * 2008-05-15 2009-11-19 International Business Machines Corporation Network On Chip With Minimum Guaranteed Bandwidth For Virtual Communications Channels
WO2010110289A1 (ja) * 2009-03-24 2010-09-30 日本電気株式会社 ルータ装置、半導体集積回路装置、ルーティング方法及びプログラム
WO2011148583A1 (ja) * 2010-05-27 2011-12-01 パナソニック株式会社 バス制御装置およびバス制御装置に指示を出力する制御装置
WO2012120769A1 (ja) * 2011-03-09 2012-09-13 パナソニック株式会社 中継装置、中継装置の制御方法、およびプログラム

Family Cites Families (176)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3024995A1 (de) 1980-07-02 1982-01-28 Philips Patentverwaltung Gmbh, 2000 Hamburg Ultraschall-untersuchungsanordnung
JPS5936793A (ja) 1982-08-18 1984-02-29 三菱重工業株式会社 パルプ廃液ソ−ダ回収方法及び装置
US4933933A (en) 1986-12-19 1990-06-12 The California Institute Of Technology Torus routing chip
US5742738A (en) 1988-05-20 1998-04-21 John R. Koza Simultaneous evolution of the architecture of a multi-part program to solve a problem using architecture altering operations
US5105424A (en) 1988-06-02 1992-04-14 California Institute Of Technology Inter-computer message routing system with each computer having separate routinng automata for each dimension of the network
US5163016A (en) 1990-03-06 1992-11-10 At&T Bell Laboratories Analytical development and verification of control-intensive systems
US5588152A (en) 1990-11-13 1996-12-24 International Business Machines Corporation Advanced parallel processor including advanced support hardware
JP3147432B2 (ja) 1991-10-09 2001-03-19 株式会社日立製作所 パイプライン処理装置
US5355455A (en) 1991-11-19 1994-10-11 International Business Machines Corporation Method and apparatus for avoiding deadlock in a computer system with two or more protocol-controlled buses interconnected by a bus adaptor
EP0666004A4 (en) * 1992-10-21 1999-11-03 Bell Communications Res BROADBAND VIRTUAL PRIVATE NETWORK SYSTEM AND SERVICE.
JP2501169B2 (ja) 1993-03-18 1996-05-29 株式会社日立製作所 燃料電池及び電解質補給容器及び電解質補給方法
US5583990A (en) 1993-12-10 1996-12-10 Cray Research, Inc. System for allocating messages between virtual channels to avoid deadlock and to optimize the amount of message traffic on each type of virtual channel
US5859981A (en) 1995-07-12 1999-01-12 Super P.C., L.L.C. Method for deadlock-free message passing in MIMD systems using routers and buffers
US5764740A (en) * 1995-07-14 1998-06-09 Telefonaktiebolaget Lm Ericsson System and method for optimal logical network capacity dimensioning with broadband traffic
US5764741A (en) 1995-07-21 1998-06-09 Callmanage Ltd. Least cost rooting system
US5991308A (en) * 1995-08-25 1999-11-23 Terayon Communication Systems, Inc. Lower overhead method for data transmission using ATM and SCDMA over hybrid fiber coax cable plant
US5961623A (en) 1996-08-29 1999-10-05 Apple Computer, Inc. Method and system for avoiding starvation and deadlocks in a split-response interconnect of a computer system
US6377543B1 (en) * 1997-08-13 2002-04-23 Telecommunications Research Laboratories Path restoration of networks
US6003029A (en) 1997-08-22 1999-12-14 International Business Machines Corporation Automatic subspace clustering of high dimensional data for data mining applications
US6101181A (en) 1997-11-17 2000-08-08 Cray Research Inc. Virtual channel assignment in large torus systems
KR100250437B1 (ko) 1997-12-26 2000-04-01 정선종 라운드로빈 중재 및 적응 경로 제어를 수행하는경로제어 장치
US6249902B1 (en) 1998-01-09 2001-06-19 Silicon Perspective Corporation Design hierarchy-based placement
US6415282B1 (en) 1998-04-22 2002-07-02 Nec Usa, Inc. Method and apparatus for query refinement
US6711152B1 (en) 1998-07-06 2004-03-23 At&T Corp. Routing over large clouds
US6968514B2 (en) 1998-09-30 2005-11-22 Cadence Design Systems, Inc. Block based design methodology with programmable components
US6674720B1 (en) 1999-09-29 2004-01-06 Silicon Graphics, Inc. Age-based network arbitration system and method
US6356900B1 (en) 1999-12-30 2002-03-12 Decode Genetics Ehf Online modifications of relations in multidimensional processing
US7046633B2 (en) 2000-09-21 2006-05-16 Avici Systems, Inc. Router implemented with a gamma graph interconnection network
CA2359168A1 (en) 2000-10-25 2002-04-25 John Doucette Design of meta-mesh of chain sub-networks
US7000011B1 (en) 2000-11-06 2006-02-14 Hewlett-Packard Development Company, Lp. Designing interconnect fabrics
US6967926B1 (en) 2000-12-31 2005-11-22 Cisco Technology, Inc. Method and apparatus for using barrier phases to limit packet disorder in a packet switching system
WO2002084509A1 (en) 2001-02-24 2002-10-24 International Business Machines Corporation A novel massively parrallel supercomputer
GB0118294D0 (en) 2001-07-27 2001-09-19 Ibm Method and system for deadlock detection and avoidance
US6711717B2 (en) 2001-10-11 2004-03-23 California Institute Of Technology Method and system for compiling circuit designs
US20030088602A1 (en) 2001-11-08 2003-05-08 Koninklijke Philips Electronics N.V. High-speed computation in arithmetic logic circuit
US20030145314A1 (en) 2002-01-31 2003-07-31 Khoa Nguyen Method of efficient dynamic data cache prefetch insertion
GB0304628D0 (en) 2003-02-28 2003-04-02 Imec Inter Uni Micro Electr Method for hardware-software multitasking on a reconfigurable computing platform
US7096459B2 (en) 2002-09-11 2006-08-22 International Business Machines Corporation Methods and apparatus for root cause identification and problem determination in distributed systems
US6925627B1 (en) 2002-12-20 2005-08-02 Conexant Systems, Inc. Method and apparatus for power routing in an integrated circuit
WO2004072796A2 (en) 2003-02-05 2004-08-26 Arizona Board Of Regents Reconfigurable processing
US7065730B2 (en) 2003-04-17 2006-06-20 International Business Machines Corporation Porosity aware buffered steiner tree construction
US8020163B2 (en) 2003-06-02 2011-09-13 Interuniversitair Microelektronica Centrum (Imec) Heterogeneous multiprocessor network on chip devices, methods and operating systems for control thereof
US7318214B1 (en) 2003-06-19 2008-01-08 Invarium, Inc. System and method for reducing patterning variability in integrated circuit manufacturing through mask layout corrections
US7725859B1 (en) 2003-08-01 2010-05-25 Cadence Design Systems, Inc. Methods and mechanisms for inserting metal fill data
US7379424B1 (en) 2003-08-18 2008-05-27 Cray Inc. Systems and methods for routing packets in multiprocessor computer systems
US7518990B2 (en) * 2003-12-26 2009-04-14 Alcatel Lucent Usa Inc. Route determination method and apparatus for virtually-concatenated data traffic
DE602005008573D1 (de) 2004-04-05 2008-09-11 Koninkl Philips Electronics Nv Integrierte Schaltung und Verfahren zur Zeitschlitz-Zuteilung
US7143221B2 (en) 2004-06-08 2006-11-28 Arm Limited Method of arbitrating between a plurality of transfers to be routed over a corresponding plurality of paths provided by an interconnect circuit of a data processing apparatus
US7583602B2 (en) * 2004-06-30 2009-09-01 Alcatel-Lucent Usa Inc. Methods and devices for routing traffic using a configurable access wireless network
US7219178B2 (en) 2004-09-30 2007-05-15 Arm Limited Bus deadlock avoidance
US7774783B2 (en) 2004-12-23 2010-08-10 Microsoft Corporation Method and apparatus for detecting deadlocks
KR100674933B1 (ko) 2005-01-06 2007-01-26 삼성전자주식회사 온 칩 버스(Ｏｎ Ｃｈｉｐ Ｂｕｓ)에서 최적화된코어-타일-스위치(ｃｏｒｅ－ｔｉｌｅ－ｓｗｉｔｃｈ)맵핑(ｍａｐｐｉｎｇ) 구조를 결정하는 방법 및 그 방법을기록한 컴퓨터로 읽을 수 있는 기록 매체
US8059551B2 (en) 2005-02-15 2011-11-15 Raytheon Bbn Technologies Corp. Method for source-spoofed IP packet traceback
JP2006244073A (ja) 2005-03-02 2006-09-14 Matsushita Electric Ind Co Ltd 半導体設計装置
FR2883116B1 (fr) 2005-03-08 2007-04-13 Commissariat Energie Atomique Architecture de communication globalement asynchrone pour systeme sur puce.
US7814242B1 (en) 2005-03-25 2010-10-12 Tilera Corporation Managing data flows in a parallel processing environment
EP1869844A1 (en) 2005-04-06 2007-12-26 Koninklijke Philips Electronics N.V. Network-on-chip environment and method for reduction of latency
EP1713007B1 (en) 2005-04-11 2008-09-17 STMicroelectronics S.r.l. A dynamically reconfigurable System-on-Chip comprising a plurality of reconfigurable gate array devices
JP4791530B2 (ja) 2005-04-13 2011-10-12 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 電子デバイス及びフロー制御方法
US7965725B2 (en) 2005-05-31 2011-06-21 Stmicroelectronics, Inc. Hyper-ring-on-chip (HyRoC) architecture
US20060281221A1 (en) 2005-06-09 2006-12-14 Sharad Mehrotra Enhanced routing grid system and method
US7509619B1 (en) 2005-06-22 2009-03-24 Xilinx, Inc. Auto generation of a multi-staged processing pipeline hardware implementation for designs captured in high level languages
US7603644B2 (en) 2005-06-24 2009-10-13 Pulsic Limited Integrated circuit routing and compaction
US7343581B2 (en) 2005-06-27 2008-03-11 Tela Innovations, Inc. Methods for creating primitive constructed standard cells
JP2009502080A (ja) 2005-07-19 2009-01-22 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 電子装置及び通信リソース割り当て方法
JP3938387B2 (ja) 2005-08-10 2007-06-27 インターナショナル・ビジネス・マシーンズ・コーポレーション コンパイラ、制御方法、およびコンパイラ・プログラム
US7437518B2 (en) 2005-09-07 2008-10-14 Intel Corporation Hiding conflict, coherence completion and transaction ID elements of a coherence protocol
US7693064B2 (en) 2005-10-24 2010-04-06 Cisco Technology, Inc. Forwarding packets to a directed acyclic graph destination using link selection based on received link metrics
JP2007149061A (ja) 2005-10-31 2007-06-14 Seiko Epson Corp レイアウトシステムおよびレイアウトプログラム、並びにレイアウト方法
US7289933B2 (en) 2005-11-04 2007-10-30 Synopsys, Inc. Simulating topography of a conductive material in a semiconductor wafer
KR100687659B1 (ko) 2005-12-22 2007-02-27 삼성전자주식회사 Ａｘｉ 프로토콜에 따른 락 오퍼레이션을 제어하는네트워크 인터페이스, 상기 네트워크 인터페이스가 포함된패킷 데이터 통신 온칩 인터커넥트 시스템, 및 상기네트워크 인터페이스의 동작 방법
US7904892B2 (en) 2006-01-06 2011-03-08 Northrop Grumman Corporation Systems and methods for identifying and displaying dependencies
CA2580998A1 (en) 2006-03-03 2007-09-03 Queen's University At Kingston Adaptive analysis methods
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US20070256044A1 (en) 2006-04-26 2007-11-01 Gary Coryer System and method to power route hierarchical designs that employ macro reuse
US8924269B2 (en) 2006-05-13 2014-12-30 Sap Ag Consistent set of interfaces derived from a business object model
JP2007311491A (ja) 2006-05-17 2007-11-29 Toshiba Corp 半導体集積回路
EP1863232A1 (en) 2006-05-29 2007-12-05 Stmicroelectronics Sa On-chip bandwidth allocator
KR100737943B1 (ko) 2006-09-13 2007-07-13 삼성전자주식회사 네트워크-온-칩 응답 신호 제어 장치 및 그 방법
US20080072182A1 (en) 2006-09-19 2008-03-20 The Regents Of The University Of California Structured and parameterized model order reduction
US8042087B2 (en) 2006-10-10 2011-10-18 Ecole Polytechnique Federale De Lausanne (Epfl) Method to design network-on-chip (NOC)-based communication systems
US7502378B2 (en) 2006-11-29 2009-03-10 Nec Laboratories America, Inc. Flexible wrapper architecture for tiled networks on a chip
WO2008080122A2 (en) 2006-12-22 2008-07-03 The Trustees Of Columbia University In The City Of New York Systems and method for on-chip data communication
US9053072B2 (en) 2007-01-25 2015-06-09 Hewlett-Packard Development Company, L.P. End node transactions at threshold-partial fullness of storage space
WO2008126516A1 (ja) * 2007-04-10 2008-10-23 Naoki Suehiro 送信方法、送信装置、受信方法及び受信装置
JP4888272B2 (ja) 2007-07-30 2012-02-29 富士通セミコンダクター株式会社 ソフトウェアのシミュレーション方法、ソフトウェアのシミュレーションのためのプログラム、及びソフトウェアのシミュレーション装置
US7809006B2 (en) 2007-08-16 2010-10-05 D. E. Shaw Research, Llc Routing with virtual channels
US8136071B2 (en) 2007-09-12 2012-03-13 Neal Solomon Three dimensional integrated circuits and methods of fabrication
US8554972B2 (en) 2007-09-13 2013-10-08 Friedrich-Alexander-Universitaet-Erlangen-Nuernberg Logic chip, method and computer program for providing a configuration information for a configurable logic chip
US8219342B2 (en) 2007-09-18 2012-07-10 Nec Laboratories America, Inc. Variation tolerant network on chip (NoC) with self-calibrating links
US8099757B2 (en) 2007-10-15 2012-01-17 Time Warner Cable Inc. Methods and apparatus for revenue-optimized delivery of content in a network
US7701252B1 (en) 2007-11-06 2010-04-20 Altera Corporation Stacked die network-on-chip for FPGA
US8261025B2 (en) 2007-11-12 2012-09-04 International Business Machines Corporation Software pipelining on a network on chip
WO2009072134A2 (en) 2007-12-06 2009-06-11 Technion Research & Development Foundation Ltd Bus enhanced network on chip
US8407425B2 (en) 2007-12-28 2013-03-26 Intel Corporation Obscuring memory access patterns in conjunction with deadlock detection or avoidance
US8010750B2 (en) 2008-01-17 2011-08-30 International Business Machines Corporation Network on chip that maintains cache coherency with invalidate commands
US8490110B2 (en) 2008-02-15 2013-07-16 International Business Machines Corporation Network on chip with a low latency, high bandwidth application messaging interconnect
US7973804B2 (en) 2008-03-11 2011-07-05 International Business Machines Corporation Image processing with highly threaded texture fragment generation
TWI390869B (zh) * 2008-04-24 2013-03-21 Univ Nat Taiwan 網路資源分配系統及方法
US8020168B2 (en) 2008-05-09 2011-09-13 International Business Machines Corporation Dynamic virtual software pipelining on a network on chip
US8203938B2 (en) 2008-05-22 2012-06-19 Level 3 Communications, Llc Multi-router IGP fate sharing
US8131944B2 (en) 2008-05-30 2012-03-06 Intel Corporation Using criticality information to route cache coherency communications
US8438578B2 (en) 2008-06-09 2013-05-07 International Business Machines Corporation Network on chip with an I/O accelerator
CN102017548B (zh) 2008-06-12 2013-08-28 松下电器产业株式会社 网络监视装置、总线系统监视装置以及方法
US8050256B1 (en) 2008-07-08 2011-11-01 Tilera Corporation Configuring routing in mesh networks
WO2010060923A1 (en) 2008-11-26 2010-06-03 Danmarks Tekniske Universitet Biologically inspired hardware cell architecture
US8255849B1 (en) 2008-12-08 2012-08-28 Cadence Design Systems, Inc. Solver for modeling a multilayered integrated circuit with three-dimensional interconnects
WO2010074872A1 (en) 2008-12-23 2010-07-01 Transwitch Corporation System-on-a-chip and multi-chip systems supporting advanced telecommunications and other data processing applications
US20100158005A1 (en) 2008-12-23 2010-06-24 Suvhasis Mukhopadhyay System-On-a-Chip and Multi-Chip Systems Supporting Advanced Telecommunication Functions
US8065433B2 (en) 2009-01-09 2011-11-22 Microsoft Corporation Hybrid butterfly cube architecture for modular data centers
US8285900B2 (en) 2009-02-17 2012-10-09 The Board Of Regents Of The University Of Texas System Method and apparatus for congestion-aware routing in a computer interconnection network
US8275598B2 (en) 2009-03-02 2012-09-25 International Business Machines Corporation Software table walk during test verification of a simulated densely threaded network on a chip
US8661455B2 (en) 2009-04-21 2014-02-25 International Business Machines Corporation Performance event triggering through direct interthread communication on a network on chip
US8412795B2 (en) 2009-04-29 2013-04-02 Stmicroelectronics S.R.L. Control device for a system-on-chip and corresponding method
US8306042B1 (en) 2009-06-19 2012-11-06 Google Inc. Class-based deterministic packet routing
CN102415059B (zh) 2009-07-07 2014-10-08 松下电器产业株式会社 总线控制装置
FR2948840B1 (fr) 2009-07-29 2011-09-16 Kalray Reseau de communication sur puce avec garantie de service
US8285912B2 (en) 2009-08-07 2012-10-09 Arm Limited Communication infrastructure for a data processing apparatus and a method of operation of such a communication infrastructure
US8276105B2 (en) 2009-09-18 2012-09-25 International Business Machines Corporation Automatic positioning of gate array circuits in an integrated circuit design
FR2951342B1 (fr) 2009-10-13 2017-01-27 Arteris Inc Reseau sur puce a latence nulle
US8407647B2 (en) 2009-12-17 2013-03-26 Springsoft, Inc. Systems and methods for designing and making integrated circuits with consideration of wiring demand ratio
US20110191774A1 (en) 2010-02-01 2011-08-04 Yar-Sun Hsu Noc-centric system exploration platform and parallel application communication mechanism description format used by the same
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
US8379659B2 (en) 2010-03-29 2013-02-19 Intel Corporation Performance and traffic aware heterogeneous interconnection network
KR101077900B1 (ko) 2010-04-09 2011-10-31 숭실대학교산학협력단 네트워크 효율성을 고려한 ＳｏＣ 기반 시스템 네트워크에서의 인터페이스 장치의 통신방법 및 그에 의해 통신하는 인터페이스 장치
JP5122025B2 (ja) 2010-05-12 2013-01-16 パナソニック株式会社 中継器およびチップ回路
FR2961048B1 (fr) 2010-06-03 2013-04-26 Arteris Inc Reseau sur puce avec caracteristiques de qualite-de-service
WO2011155984A1 (en) 2010-06-11 2011-12-15 Waters Technologies Corporation Techniques for mass spectrometry peak list computation using parallel processing
US8352774B2 (en) 2010-06-23 2013-01-08 King Fahd University Of Petroleum And Minerals Inter-clock domain data transfer FIFO circuit
US8196086B2 (en) 2010-07-21 2012-06-05 Lsi Corporation Granular channel width for power optimization
US9396162B2 (en) 2010-07-22 2016-07-19 John APPLEYARD Method and apparatus for estimating the state of a system
JP5543894B2 (ja) 2010-10-21 2014-07-09 ルネサスエレクトロニクス株式会社 ＮｏＣシステム及び入力切替装置
US8738860B1 (en) 2010-10-25 2014-05-27 Tilera Corporation Computing in parallel processing environments
CN102467582B (zh) 2010-10-29 2014-08-13 国际商业机器公司 一种集成电路设计中优化连线约束的方法和系统
US8438306B2 (en) 2010-11-02 2013-05-07 Sonics, Inc. Apparatus and methods for on layer concurrency in an integrated circuit
US8705368B1 (en) 2010-12-03 2014-04-22 Google Inc. Probabilistic distance-based arbitration
US9397933B2 (en) 2010-12-21 2016-07-19 Verizon Patent And Licensing Inc. Method and system of providing micro-facilities for network recovery
CN102567277A (zh) 2010-12-30 2012-07-11 世意法（北京）半导体研发有限责任公司 用于通过片上网络系统来降低功耗的方法
US8717875B2 (en) 2011-04-15 2014-05-06 Alcatel Lucent Condensed core-energy-efficient architecture for WAN IP backbones
US8793644B2 (en) 2011-06-02 2014-07-29 Qualcomm Technologies, Inc. Display and automatic improvement of timing and area in a network-on-chip
GB2491588A (en) 2011-06-06 2012-12-12 St Microelectronics Res & Dev Multiprocessor with different cache coherency protocols between different parts
CN103348640B (zh) 2011-07-22 2016-11-23 松下知识产权经营株式会社 中继装置
FR2979444A1 (fr) 2011-08-23 2013-03-01 Kalray Reseau sur puce extensible
US8711867B2 (en) * 2011-08-26 2014-04-29 Sonics, Inc. Credit flow control scheme in a router with flexible link widths utilizing minimal storage
US8514889B2 (en) 2011-08-26 2013-08-20 Sonics, Inc. Use of common data format to facilitate link width conversion in a router with flexible link widths
US8798038B2 (en) 2011-08-26 2014-08-05 Sonics, Inc. Efficient header generation in packetized protocols for flexible system on chip architectures
KR101254706B1 (ko) 2011-09-27 2013-04-15 성균관대학교산학협력단 3차원 네트워크 온 칩
US9213788B2 (en) 2011-10-25 2015-12-15 Massachusetts Institute Of Technology Methods and apparatus for constructing and analyzing component-based models of engineering systems
WO2013063484A1 (en) 2011-10-28 2013-05-02 The Regents Of The University Of California Multiple-core computer processor
US20130117543A1 (en) 2011-11-04 2013-05-09 Advanced Micro Devices, Inc. Low overhead operation latency aware scheduler
US9036482B2 (en) * 2011-12-08 2015-05-19 The Hong Kong University Of Science And Technology Bufferless nonblocking networks on chip
US20130151215A1 (en) 2011-12-12 2013-06-13 Schlumberger Technology Corporation Relaxed constraint delaunay method for discretizing fractured media
JP2013125906A (ja) 2011-12-15 2013-06-24 Toshiba Corp フレアマップ計算方法、フレアマップ算出プログラムおよび半導体装置の製造方法
ITTO20111180A1 (it) 2011-12-21 2013-06-22 St Microelectronics Grenoble 2 Dispositivo di controllo, ad esempio per system-on-chip, e corrispondente procedimento
US20130174113A1 (en) 2011-12-30 2013-07-04 Arteris SAS Floorplan estimation
US20130191572A1 (en) 2012-01-23 2013-07-25 Qualcomm Incorporated Transaction ordering to avoid bus deadlocks
US9070121B2 (en) 2012-02-14 2015-06-30 Silver Spring Networks, Inc. Approach for prioritizing network alerts
US9111151B2 (en) 2012-02-17 2015-08-18 National Taiwan University Network on chip processor with multiple cores and routing method thereof
US9274960B2 (en) 2012-03-20 2016-03-01 Stefanos Kaxiras System and method for simplifying cache coherence using multiple write policies
US8756541B2 (en) 2012-03-27 2014-06-17 International Business Machines Corporation Relative ordering circuit synthesis
GB2500915B (en) 2012-04-05 2018-03-14 Stmicroelectronics Grenoble2 Sas Arrangement and method
US8635577B2 (en) 2012-06-01 2014-01-21 International Business Machines Corporation Timing refinement re-routing
CN102866971B (zh) 2012-08-28 2015-11-25 华为技术有限公司 传输数据的装置、系统及方法
US9244880B2 (en) 2012-08-30 2016-01-26 Netspeed Systems Automatic construction of deadlock free interconnects
US20140092740A1 (en) 2012-09-29 2014-04-03 Ren Wang Adaptive packet deflection to achieve fair, low-cost, and/or energy-efficient quality of service in network on chip devices
US8885510B2 (en) 2012-10-09 2014-11-11 Netspeed Systems Heterogeneous channel capacities in an interconnect
GB2507124A (en) 2012-10-22 2014-04-23 St Microelectronics Grenoble 2 Controlling data transmission rates based on feedback from the data recipient
US8601423B1 (en) 2012-10-23 2013-12-03 Netspeed Systems Asymmetric mesh NoC topologies
US9130856B2 (en) 2013-01-28 2015-09-08 Netspeed Systems Creating multiple NoC layers for isolation or avoiding NoC traffic congestion
US8667439B1 (en) 2013-02-27 2014-03-04 Netspeed Systems Automatically connecting SoCs IP cores to interconnect nodes to minimize global latency and reduce interconnect cost
US8934377B2 (en) 2013-03-11 2015-01-13 Netspeed Systems Reconfigurable NoC for customizing traffic and optimizing performance after NoC synthesis
US9054977B2 (en) 2013-08-05 2015-06-09 Netspeed Systems Automatic NoC topology generation
US9473388B2 (en) 2013-08-07 2016-10-18 Netspeed Systems Supporting multicast in NOC interconnect
US20150109024A1 (en) 2013-10-22 2015-04-23 Vaughn Timothy Betz Field Programmable Gate-Array with Embedded Network-on-Chip Hardware and Design Flow
EP3805350B1 (en) 2013-12-09 2024-03-06 The Procter & Gamble Company Fibrous structures including an active agent and having a graphic printed thereon

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090285222A1 (en) * 2008-05-15 2009-11-19 International Business Machines Corporation Network On Chip With Minimum Guaranteed Bandwidth For Virtual Communications Channels
WO2010110289A1 (ja) * 2009-03-24 2010-09-30 日本電気株式会社 ルータ装置、半導体集積回路装置、ルーティング方法及びプログラム
WO2011148583A1 (ja) * 2010-05-27 2011-12-01 パナソニック株式会社 バス制御装置およびバス制御装置に指示を出力する制御装置
WO2012120769A1 (ja) * 2011-03-09 2012-09-13 パナソニック株式会社 中継装置、中継装置の制御方法、およびプログラム

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