JP2016221882A - 画像形成装置及び画像形成方法 - Google Patents

Abstract

【課題】２値データとして出力される画像データに対して高い精度の画像補正を実現すること。【解決手段】画像データに含まれる２値を超える値を持つ複数の画素の各々を２値表現の画素の集合に変換する変換部と、画素の集合を補正する補正部と、補正された画素の集合を出力する出力部と、を有する画像形成装置が開示される。【選択図】図１

Description

本発明は、画像形成装置及び画像形成方法に関する。

入力された画像データを補正し、補正した画像データを出力側の画像フォーマットに応じてデータ変換した上で、ラインヘッドに出力する画像形成装置がある。例えば、画像形成装置は、６００×６００ｄｐｉの多値の画像フォーマットの画像データに対してエッジ補正、トリミング補正、スキュー補正等の補正を行う。画像形成装置は、１２００×２４００ｄｐｉのようなＬＥＤＡ（LED Array）に対応する高解像度の２値の画像フォーマットで、補正後の画像データをＬＥＤＡから出力する。

例えば、入力画像を主走査ライン毎に複数ライン分記憶し、ＬＥＤＡの主走査方向の位置に応じた副走査方向の位置ずれ値を取得し、Ｎ倍の解像度に対応したサブライン周期をカウントしているカウンタからサブライン周期のカウント値を取得し、サブライン周期のカウント値から位置ずれ値を差し引いた値に基づき、異なる主走査ラインを選択する技術が知られている（例えば、特許文献１）。

しかしながら、従来の技術では、２値データとして出力される画像データに対して高い精度の画像補正を実現できていなかった。

例えば、入力された画像データに対して、ディザリング処理、エッジ処理、階調補正、パターン重畳等の補正を行う過程で、入力された画像データに施されている階調表現が損なわれる場合がある。このため、２値データとして出力される画像データに対して高い精度の画像補正が実現できていなかった。

そこで、本発明では、２値データとして出力される画像データに対して高い精度の画像補正を実現することを目的とする。

実施形態では、画像データに含まれる２値を超える値を持つ複数の画素の各々を２値表現の画素の集合に変換する変換部と、前記画素の集合を補正する補正部と、補正された前記画素の集合を出力する出力部と、を有する画像形成装置が開示される。

２値データとして出力される画像データに対して高い精度の画像補正を実現することができる。

ＬＥＤＡ書込み制御システムの構成例を示す図である。 面積階調補正の第１の例を説明する図である。 面積階調補正の第２の例を説明する図である。 ＬＥＤＡ書込みの画像転送制御の第１の例を説明する図である。 ＬＥＤＡ書込みの画像転送制御の第２の例を説明する図である。 ＬＥＤＡ書込みの画像転送制御の第３の例を説明する図である。

以下、本発明の実施形態について添付の図面を参照しながら説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することによって重複した説明を省く。

［第１実施形態］
（ネットワークシステムの全体構成）
図１は、ＬＥＤＡ書込み制御システム１の構成例を示す図である。ＬＥＤＡ書込み制御システム１は、ＣＴＬ（Controller）１０と、ページメモリ２０と、画像展開部３０と、ＣＰＵ４０と、外部メモリ５０と、ＬＥＤＡ（Ｂｋ（Black））６０ａと、ＬＥＤＡ（Ｍａ（Magenta））６０ｂと、ＬＥＤＡ（Ｃｙ（Cyan））６０ｃと、ＬＥＤＡ（Ｙｅ（Yellow））６０ｄと、プロッタ制御部１００とを有する。なお、以下では、６０ａ、ＬＥＤＡ６０ｂ、ＬＥＤＡ６０ｃ及びＬＥＤＡ６０ｄのうちの一つを示す際にＬＥＤＡ６０と示す場合がある。

プロッタ制御部１００は、階調表現がなされた多値の画像データを２値の画像データに変換してＬＥＤＡ６０ａ、ＬＥＤＡ６０ｂ、ＬＥＤＡ６０ｃ及びＬＥＤＡ６０ｄに転送する。プロッタ制御部１００は、ビデオ入力部１０１と、パラメータ制御部１０２と、ラインクリア信号生成部１０３と、ラインメモリ１０４と、画像処理部１０５と、画素カウント部１０６と、ラインメモリ群１０７と、スキュー補正部１０８と、補正データ生成部１０９とを有する。また、パラメータ制御部１０２は、ビデオ入力部１０２ａを有する。

ＰＣ２００は、プリンタドライバを用いてＧＩＦ又はＪＰＥＧ等の画像ファイルをＣＴＬ１０に送信する。ＣＴＬ１０は、受信した画像ファイルをビットマップデータ等の画像データに変換して画像展開部３０に転送する。

画像展開部３０は、ビデオ入力部１０１と相互に通信することで画像データをプロッタ制御部１００に転送する。具体的には、画像展開部３０は、ビデオ入力部１０１からＭＦＳＹＮＣ信号が出力された後、ＭＬＳＹＮＣ信号が出力される度に１ライン分ずつ画像データをプロッタ制御部１００に転送する。なお、ＭＦＳＹＮＣ信号は、ページ先端を示すパルス式の同期信号である。また、ＭＬＳＹＮＣ信号は、ライン先端を示すパルス式の同期信号である。

また、画像展開部３０は、色毎（ブラック、マゼンダ、シアン及びイエロー）に、ＭＬＳＹＮＣ信号が出力されるタイミングに合わせて１ライン分の画像データを転送する。なお、画像展開部３０は、ブラック、マゼンダ、シアン及びイエロー以外の色の画像データを転送してもよい。

ＣＰＵ４０は、外部メモリ５０を参照して画像形成の準備の完了を検知した場合に、スタートトリガ信号を生成してパラメータ制御部１０２に送信する。

パラメータ制御部１０２内のビデオ入力部１０２ａは、ＣＰＵ４０から受信したスタートトリガ信号に基づいてスタートトリガを生成する。

また、パラメータ制御部１０２は、各機能部を制御するためのパラメータをメモリに記憶し、パラメータを各機能部に送信する機能を有する。なお、ＣＰＵ４０は、当該メモリに記憶されているパラメータを変更することができる。

ラインクリア信号生成部１０３は、パラメータ制御部１０２によって設定された周期及び位相の設定値に応じたタイミングで、ＬＥＤＡ６０から出力される色毎に所定の時間差を設けつつ、ラインクリア信号を生成してビデオ入力部１０１に送信する。例えば、ラインクリア信号生成部１０３は、ブラックに係るラインクリア信号、マゼンダに係るラインクリア信号、シアンに係るラインクリア信号、イエローに係るラインクリア信号の順に生成し、各々のラインクリア信号をビデオ入力部１０１に送信する。

パラメータ制御部１０２内のビデオ入力部１０２ａにおいてスタートトリガが生成された場合に、ビデオ入力部１０１は、当該スタートトリガをスタートトリガ信号として用いて、スタートトリガを生成する。

続いて、ビデオ入力部１０１は、生成したスタートトリガを起点として色毎（ブラック、マゼンダ、シアン、イエロー）にＭＦＳＹＮＣ信号及びＭＬＳＹＮＣ信号を生成して、画像展開部３０に送信する。これにより、ビデオ入力部１０１は、ＭＦＳＹＮＣ信号及びＭＬＳＹＮＣ信号を送信したタイミングに応じて、順次、画像展開部３０から色毎に１ライン分の画像データを受信することになる。

なお、各色のラインクリア信号が送信されるタイミングでスタートトリガが生成されると、画像展開部３０及びビデオ入力部１０１間における画像データの転送が不安定になる場合がある。そこで、ビデオ入力部１０１は、各色のラインクリア信号が送信されるタイミングにスタートトリガが生成されないように、スタートトリガを生成するタイミングを制御している。

ビデオ入力部１０１は、画像展開部３０から送信された１ライン分の画像データをラインメモリ１０４にライトする。続いて、ビデオ入力部１０１は、ラインメモリ１０４内に含まれる各々の画素データを１画素ずつリードする。ビデオ入力部１０１は、画像展開部３０が画像データの解像度とＬＥＤＡ６０書込み画像の解像度との比率（比率は、主走査方向にｍ、副走査方向にｎとする。）に基づいて、リードした画素データを主走査方向にｍ画素分コピーし、さらに副走査方向にｎ画素分コピーすることで、ｍ×ｎ画素の集合とする。以下では、画像データに含まれる各々の画素を、主走査方向及び副走査方向に画素データをコピーする処理を倍密処理と呼ぶ。

例えば、画像展開部３０の画像データの解像度が６００×６００ｄｐｉであり、ＬＥＤＡ６０書込み画像の解像度が１２００×２４００ｄｐｉである場合、ビデオ入力部１０１は、次の手順で倍密処理を行う。まず、ビデオ入力部１０１は、ラインメモリから画素データをリードする。ＬＥＤＡ書込み画像解像度を画像展開部３０のデータ解像度で除算した値が、主走査方向は「2」で副走査方向は「4」となっているので、ビデオ入力部１０１は、ラインメモリからリードした１画素を主走査方向に２画素分にコピーし、さらに副走査方向に４画素分にコピーする。すなわち、ビデオ入力部１０１は、ラインメモリからリードした１画素を８画素分にコピーする。

続いて、ビデオ入力部１０１は、倍密処理後の画素データを面積階調補正する。面積階調補正とは、入力側１画素の座標に対応する出力側の複数の画素を用いて疑似的に階調表現を行う補正である。

例えば、入力側の画像展開部３０のデータフォーマットが６００×６００ｄｐｉで１画素が４ビットであり、出力側のＬＥＤＡ６０ａ〜６０ｄのデータフォーマットが１２００×２４００ｄｐｉで１画素が１ビットであるものとする。入力側の１画素は、１６階調の階調表現が可能である。かかる場合に、ビデオ入力部１０１は、主走査方向に２倍密、副走査方向に４倍密の倍密処理を行う。入力側１画素に対して出力側８画素（主走査方向２画素、副走査方向４画素）が対応することになる。また出力側で０〜８までの９階調の階調表現が可能である。

例えば、ビデオ入力部１０１は、入力側の１画素に対して出力側の８画素が対応するので、入力側の１画素の階調数が８（最大１６）である場合、出力側の４画素を点灯させる。

図２は、面積階調補正の第１の例を説明する図である。入力される画像データのデータフォーマットが６００×６００ｄｐｉで、ＬＥＤＡの主走査方向の書込み解像度が６００ｄｐｉ、副走査方向の書込み解像度が２４００ｄｐｉの場合、図２の（ａ）（ｂ）（ｃ）のように倍密処理できる。

図２の（ａ）の例では、主走査方向及び副走査方向に１倍密の倍密処理がなされている。ビデオ入力部１０１は、２段階（０〜１）の面積階調補正が可能である。図２の（ｂ）の例では、主走査方向に１倍密、副走査方向に２倍密の倍密処理がなされている。ビデオ入力部１０１は、３段階（０〜２）の面積階調補正が可能である。図２の（ｃ）の例では、主走査方向に１倍密、副走査方向に４倍密の倍密処理がなされている。ビデオ入力部１０１は、５段階（０〜４）の面積階調補正が可能である。

図３は、面積階調補正の第２の例を説明する図である。入力される画像データのデータフォーマットが１２００×１２００ｄｐｉで、ＬＥＤＡの主走査方向の書込み解像度が１２００ｄｐｉ、副走査方向の書込み解像度が１２００ｄｐｉの場合、図３の（ａ）のように倍密処理できる。図３の（ａ）の例では、主走査方向及び副走査方向共に１倍密の倍密処理に限定される。したがって、ビデオ入力部１０１は、２段階の面積階調補正をすることができる。

また、入力される画像データのデータフォーマットが１２００×１２００ｄｐｉで、ＬＥＤＡの主走査方向の書込み解像度が１２００ｄｐｉ、副走査方向の書込み解像度が２４００ｄｐｉの場合、図３の（ｂ）のように倍密処理できる。図３の（ｂ）の例では、主走査方向に１倍密、副走査方向に１倍密又は２倍密の倍密処理が可能である。したがって、ビデオ入力部１０１は、２段階又は３段階の面積階調補正をすることができる。

また、入力される画像データのデータフォーマットが６００×６００ｄｐｉで、ＬＥＤＡの主走査方向の書込み解像度が１２００ｄｐｉ、副走査方向の書込み解像度が１２００ｄｐｉの場合、図３の（ｃ）のように倍密処理できる。図３の（ｃ）の例では、主走査方向に１倍密又は２倍密、副走査方向に１倍密又は２倍密の倍密処理が可能である。したがって、ビデオ入力部１０１は、２段階、３段階又は５段階の面積階調補正をすることができる。

また、入力される画像データのデータフォーマットが６００×６００ｄｐｉで、ＬＥＤＡの主走査方向の書込み解像度が１２００ｄｐｉ、副走査方向の書込み解像度が２４００ｄｐｉの場合、図３の（ｄ）のように倍密処理できる。図３の（ｄ）の例では、主走査方向に１倍密又は２倍密、副走査方向に１倍密、２倍密又は４倍密の倍密処理が可能である。したがって、ビデオ入力部１０１は、２段階、３段階、５段階又は９段階の面積階調補正をすることができる。

図１に戻る。ビデオ入力部１０１は、面積階調補正を行った後の画素の集合を画像処理部１０５に送信する。

画像処理部１０５は、受信した画素の集合に対し、エッジ補正（１）、トリミング補正（２）及び内部パターン重畳（３）等の画像データ処理を行う。以下、それぞれの画像データ処理について説明する。

エッジ補正（１）とは、画像データからエッジを検出し、滑らかにする補正である。面積階調補正後の画像データにエッジが発生する場合がある。画像処理部１０５は、面積階調補正後にエッジ補正を行うことで、面積階調補正した際に画像データに生じたエッジを滑らかにすることができる。

トリミング補正（２）とは、画像データの不要な部分を削除する補正である。画像処理部１０５は、例えば、主走査方向にトリミング補正を行い、トリミング境界をチップの境界と一致させる。また、画像処理部１０５は、例えば、ＬＥＤＡの発光画素数よりも大きい画像データをトリミング補正することでＬＥＤＡに最適化した画像データを生成する。

内部パターン重畳（３）とは、テストパターン、偽造防止用パターン及び調整用パターンなどのパターン画像を画像データに重畳させる補正である。調整用パターンには、濃度調整用パターン、色ずれ補正用パターン、ブレード捲れ回避用パターンなどがある。画像処理部１０５は、ＬＥＤＡの解像度に一致させて各パターンを生成し、画像データに重畳させることでＬＥＤＡに最適化した画像データを生成する。

なお、画像処理部１０５は、画像データをジャギー補正する場合、不図示のラインメモリを使用して補正を行ってもよい。

画像処理部１０５は、画像処理した画像データをスキュー補正用のラインメモリ群１０７にライトする。画像処理部１０５は、スキュー補正用のラインメモリの１アドレスにＭｂｉｔ記録できる場合、１アドレスにＭ画素分の画像データをライトする。これにより、出力側のデータフォーマットで画像データを最小限のメモリで記録することができる。

画素カウント部１０６は、画像データ処理後の画像データに含まれる画素数をカウントする。例えば、ＣＰＵ４０は、画素カウント部１０６においてカウントされた画素数に応じて、利用者に請求する課金額を算出してもよい。

スキュー補正部１０８は、スキュー補正用のラインメモリ群１０７に記録された画像データを、画像データの位置に応じてリードするラインメモリを切り替えることでスキュー補正を行う。具体的には、スキュー補正部１０８は、画像データの位置に応じて、次にリードするラインメモリのアドレスを特定する。続いて、スキュー補正部１０８は、Ｍ個のメモリリード回路を用いて、当該アドレスに格納されているＭｂｉｔの画像データをリードする。続いて、スキュー補正部１０８は、リードしたＭｂｉｔの画像データを補正データ生成部１０９に転送する。

なお、スキュー補正部１０８は、補正データ生成部１０９におけるＬＥＤＡ６０の書込み制御クロック周波数と同じクロック周波数でスキュー補正用のラインメモリをリードして、リードした画像データを補正データ生成部１０９に転送してもよい。これにより、スキュー補正を行う速度をＬＥＤＡ６０ａ、ＬＥＤＡ６０ｂ、ＬＥＤＡ６０ｃ及びＬＥＤＡ６０ｄの書込み速度に合わせることができる。

補正データ生成部１０９は、ＬＥＤＡ点灯形態に応じて、受信した画像データを配列変換した後、ＬＥＤＡ（Ｂｋ）６０ａ、ＬＥＤＡ（Ｍａ）６０ｂ、ＬＥＤＡ（Ｃｙ）６０ｃ及びＬＥＤＡ（Ｙｅ）６０ｄにそれぞれ転送する。ＬＥＤＡ（Ｂｋ）６０ａ、ＬＥＤＡ（Ｍａ）６０ｂ、ＬＥＤＡ（Ｃｙ）６０ｃ及びＬＥＤＡ（Ｙｅ）６０ｄは、配列変換された画像データに基づいて点灯する。

（画像データの転送制御）
図４は、ＬＥＤＡ書込みの画像転送制御の第１の例を説明する図である。図４は、画像展開部３０からビデオ入力部１０１に転送される画像データのデータフォーマットが６００×６００ｄｐｉであり、ＬＥＤＡ書込み用のデータフォーマットが１２００×２４００ｄｐｉである場合の例である。

図４の横軸方向は、時間を示し、右側に進むほど時間が経過している。ＬＣＬＲ（Line Clear）は、ラインクリア信号が出力されるタイミングを示す。リードＦＧＡＴＥは、１ページ分の画像データをラインメモリから読み込んでいる時間を示す。リードＬＧＡＴＥは、１ライン分の画像データをラインメモリから読み込んでいる時間を示す。ＭＦＳＹＮＣは、ページ先端を示すパルス式の同期信号であるＭＦＳＹＮＣ信号が出力されるタイミングを示す。ＭＬＳＹＮＣは、ライン先端を示すパルス式の同期信号であるＭＬＳＹＮＣ信号が出力されるタイミングを示す。

ライトＦＧＡＴＥは、１ページの画像データをラインメモリに書き込んでいる時間を示す。ライトＬＧＡＴＥは、１ライン分の画像データをラインメモリに書き込んでいる時間を示す。

メモリ０は、第１のラインメモリに画像データの書込み処理がなされている時間及び画像データの読み込み処理がなされている時間を示す。例えば、Ｗ０及びＷ２は、第１のラインメモリに画像データを書込む処理がなされている時間を示す。Ｒ０及びＲ２は、第１のラインメモリから画像データを読み込む処理がなされている時間を示す。メモリ１は、第２のラインメモリに画像データを書込む処理がなされている時間及び画像データを読み込む処理がなされている時間を示す。例えば、Ｗ１及びＷ３は、第２のラインメモリに書込む処理がなされている時間を示す。Ｒ１は、第２のラインメモリから画像データを読み込む処理がなされている時間を示す。

バス０は、第１のバスが画像データを転送する時間を示す。例えば、Ｒ０−０は、第１の第１のラインメモリを読み込む処理Ｒ０で読み込まれた画像データの一部を転送する時間を示す。また、Ｒ１−０は、第２のラインメモリを読み込む処理Ｒ１で読み込まれた画像データの一部を転送する時間を示す。Ｒ２−０は、第１のラインメモリを読み込む処理Ｒ２で読み込まれた画像データの一部を転送する時間を示す。

バス１は、第２のバスが画像データを転送する時間を示す。Ｒ０−１、Ｒ１−１及びＲ２−１は、バス０と同様にラインメモリから読み込まれた画像データの一部を転送する時間を示す。バス２は、第３のバスが画像データを転送する時間を示す。Ｒ０−２、Ｒ１−２及びＲ２−２は、バス０と同様にラインメモリから読み込まれた画像データの一部を転送する時間を示す。バス３は、第４のバスが画像データを転送する時間を示す。Ｒ０−３、Ｒ１−３及びＲ２−３は、バス０と同様にラインメモリから読み込まれた画像データの一部を転送する時間を示す。

図４に示されるように、点線部に位置するラインクリア信号Ｓ１が出力された後に、スタートトリガが生成され、スタートトリガを起点としてＭＬＳＹＮＣ信号Ｓ２が出力される。ＭＬＳＹＮＣ信号Ｓ２に応じて、画像展開部３０から１ライン分ずつ画像データが転送される。続いて、ライトＬＧＡＴＥ信号Ｓ３が出力され、メモリ１に１ライン分の画像データがライト（Ｗ１）される。次のラインクリア信号Ｓ４が出力された後に、リードＬＧＡＴＥ信号Ｓ４が出力され、メモリ１がリード（Ｒ１）される。それと共に、バス０〜３において、画像データの転送（Ｒ１−０、Ｒ１−１、Ｒ１−２、Ｒ１−３）が開始される。

ビデオ入力部１０１は、ラインメモリに画像データをライトする処理（Ｗ０、Ｗ１、Ｗ２、Ｗ３）及びラインメモリから画像データをリードする処理（Ｒ０、Ｒ１、Ｒ２）のタイミングをスケジューリングすることができる。例えば、図４の場合では、ラインクリア信号（Ｓ０）の直後にラインメモリに画像データをライトする処理（Ｗ０）を実行させ、その次のラインクリア信号（Ｓ１）が出力された後にラインメモリから画像データをリードする処理（Ｒ０）を実行させている。

ビデオ入力部１０１は、Ｒ１の処理で第２のラインメモリから読み出した画像データとともに、Ｒ１の処理時間を画像処理部１０５に送信する。

なお、プロッタ制御部１００内で画像データを転送するバスは、ラインクリア信号間に１２００×２４００ｄｐｉの画像データ１ライン分を転送することができる程度のバス幅を有するものとする。以下の図５の例及び図６の例でも同様である。

また、ビデオ入力部１０１及び画像処理部１０５間のバスの本数は、ビデオ入力部１０１に入力される解像度が最も低い画像データの解像度と、出力側のＬＥＤＡ６０の書込み解像度との比率に基づいて設定される。

具体的には、ビデオ入力部１０１及び画像処理部１０５間のバスの本数は、出力側に係る主走査方向のビット数を入力側に係る主走査方向の最低解像度に係るビット数で除算した値と、出力側に係る副走査方向のビット数を入力側に係る副走査方向の最低解像度に係るビット数で除算した値と、のうち大きい方の値に基づいて設定される。例えば、図４の場合では、主走査方向の値は「２」（＝１２００／６００）となり、副走査方向の値は「４」（＝２４００／６００）となるので、バスの本数は「４」に設定される。

また、例えば、ＬＥＤＡ書込み用のデータフォーマットが１２００×１２００ｄｐｉの場合、主走査方向の値は「２」（＝１２００／６００）となり、副走査方向の値は「２」（＝１２００／６００）となるので、バスの本数は「２」に設定される。

なお、ＬＥＤＡ書込み用のデータフォーマットは、使用するＬＥＤＡの主走査方向の解像度（６００ｄｐｉヘッド or １２００ｄｐｉヘッド）や、副走査方向の書込み密度（６００ｄｐｉ〜４８００ｄｐｉ）によって変換する。

さらに、ＬＥＤＡ書込み用のデータフォーマットが固定の場合、入力画像データの解像度に関わらず、バスの本数は常に固定となる。具体的には、ＬＥＤＡ書込み用のデータフォーマットが１２００×２４００ｄｐｉ固定の場合、バスの本数は「４」に固定される。すなわち、全ての入力画像データ及び出力側の書込み解像度の組み合わせに対応できるように、バスの本数が設定される。

また、ビデオ入力部１０１は、バスの本数を、主走査、副走査のうち倍密数が大きい方で除算した値に相当する数のＭＬＳＹＮＣ信号を、ラインクリア信号間に生成する。例えば、図４において主走査方向に２倍密、副走査方向に４倍密する場合、バス数「４」／副走査方向の倍密数「４」となるので、ビデオ入力部１０１は、ラインクリア信号間に１つのＭＬＳＹＮＣ信号を生成する。

続いて、ビデオ入力部１０１は、ＭＬＳＹＮＣ信号に応じて画像展開部３０から送信された１ライン分の画像データを、ライトＬＧＡＴＥ信号に応じて第１のラインメモリ（メモリ０）にライトする。ビデオ入力部１０１は、リードＬＧＡＴＥ信号に応じて第１のラインメモリ（メモリ０）から１画素ずつ読み出す。続いて、ビデオ入力部１０１は、主走査方向の倍密数「２」に応じて、読み出した１画素を２画素にコピーする。さらに、ビデオ入力部１０１は、副走査方向の倍密数「４」に応じて、コピーされた２画素を４ライン分にコピーする。すなわち、ビデオ入力部１０１は、第１のラインメモリから読み出した１画素を８画素分にコピーする。ビデオ入力部１０１は、４本のバス０〜バス３を用いて画素データの集合を画像処理部１０５に転送する。

なお、転送データ量が大きい場合は、例えば、バスの本数を８本、１６本、３２本のように増やしてもよい。

図５は、ＬＥＤＡ書込みの画像転送制御の第２の例を説明する図である。図５は、画像展開部３０からビデオ入力部１０１に転送される画像データのデータフォーマットが１２００×１２００ｄｐｉであり、ＬＥＤＡ書込み用のデータフォーマットが１２００×２４００ｄｐｉである場合の例である。

図４と比較して、図５では、メモリ０〜３まで使用している点で異なる。画像データのデータフォーマットの副走査方向のビット数が図４の２倍あり、プロッタ制御部１００に入力された画像データを記憶する領域が２倍必要となるためである。また、ＭＬＳＹＮＣ信号及びライトＬＧＡＴＥ信号が出力される頻度も２倍となっている。

ビデオ入力部１０１は、ラインメモリに画像データをライトする処理（Ｗ０〜Ｗ７）及びラインメモリから画像データをリードする処理（Ｒ０〜Ｒ５）のタイミングをスケジューリングすることができる。例えば、図５の場合では、ラインクリア信号（Ｓ０）の直後にラインメモリに画像データをライトする処理（Ｗ０、Ｗ１）を実行させ、その次のラインクリア信号（Ｓ１）が出力された後にラインメモリから画像データをリードする処理（Ｒ０、Ｒ１）を実行させている。

また、画像データを転送するバスの本数は、図４の例と同様に、ビデオ入力部１０１に入力される解像度が最も低い画像データの解像度と、ＬＥＤＡ６０の書込み解像度との比率に基づいて設定され、バスの本数は「４」に設定される。

また、ビデオ入力部１０１は、バスの本数を主走査、副走査のうち倍密数が大きい方で除算した値に相当する数のＭＬＳＹＮＣ信号を、ラインクリア信号間に生成する。例えば、図５において主走査方向に１倍密、副走査方向に２倍密する場合、バス数「４」／副走査方向の倍密数「２」となり、ビデオ入力部１０１は、ラインクリア信号間に２つのＭＬＳＹＮＣ信号を生成する。

ビデオ入力部１０１は、１つのラインクリア信号間に１ライン分の画像データをラインメモリにライトする。ビデオ入力部１０１は、リードＬＧＡＴＥ信号に応じて１画素ずつ読み出す。続いて、ビデオ入力部１０１は、副走査方向の倍密数「２」に応じて、読み出した１画素を２ライン分にコピーする。ビデオ入力部１０１は、４本のバスを用いて画素データの集合を画像処理部１０５に転送する。

図６は、ＬＥＤＡ書込みの画像転送制御の第３の例を説明する図である。図６は、画像展開部３０からビデオ入力部１０１に転送される画像データのデータフォーマットが１２００×２４００ｄｐｉであり、ＬＥＤＡ書込み用のデータフォーマットが１２００×２４００ｄｐｉである場合の例である。

図４と比較して、図６には、メモリ０〜７まで使用している点で異なる。画像データのデータフォーマットの副走査方向のビット数が図４の４倍あり、プロッタ制御部１００に入力された画像データを記憶する領域が４倍必要となるためである。また、ＭＬＳＹＮＣ信号及びライトＬＧＡＴＥ信号が出力される頻度も４倍となっている。

ビデオ入力部１０１は、ラインメモリに画像データをライトする処理（Ｗ０〜Ｗ１５）及びラインメモリから画像データをリードする処理（Ｒ０〜Ｒ１１）のタイミングをスケジューリングすることができる。例えば、図５の場合では、ラインクリア信号（Ｓ０）の直後にラインメモリに画像データをライトする処理（Ｗ０、Ｗ１、Ｗ２、Ｗ３）を実行させ、その次のラインクリア信号（Ｓ１）が出力された後にラインメモリから画像データをリードする処理（Ｒ０、Ｒ１、Ｒ２、Ｒ３）を実行させている。

画像データを転送するバスの本数は、図４の例と同様に、ビデオ入力部１０１に入力される解像度が最も低い画像データの解像度と、ＬＥＤＡ６０の書込み解像度との比率に基づいて設定され、バスの本数は「４」に設定される。

また、ビデオ入力部１０１は、バスの本数を主走査、副走査のうち倍密数が大きい方で除算した値に相当する数のＭＬＳＹＮＣ信号をラインクリア信号間に生成する。例えば、図６において主走査方向に１倍密、副走査方向に１倍密し、バス数「４」／副走査方向の倍密数「１」となるので、ビデオ入力部１０１は、ラインクリア信号間に４つのＭＬＳＹＮＣ信号を生成する。

ビデオ入力部１０１は、１つのラインクリア信号間に１ライン分の画像データをラインメモリにライトする。ビデオ入力部１０１は、リードＬＧＡＴＥ信号に応じて１画素ずつ読み出す。続いて、ビデオ入力部１０１は、４本のバスを用いて読み出した画像データを画像処理部１０５に転送する。

以上、図４〜図６に示したように、解像度が最低の画像データの主走査方向又は副走査方向の画像フォーマットに係るビット数に基づいて、画像データを転送するバスの本数を設定する。

これにより、入力された画像データのデータフォーマットが変更されても同じ解像度で画像処理及びスキュー補正を実施することができるようになるので、安定して高画質な補正画像を生成することができる。

以上、管理システムを実施形態により説明したが、本発明は上記実施形態に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能である。例えば、露光部にＬＥＤＡを使用したがこれに限定されず、ラインヘッドであれば有機ＥＬヘッド、ＬＤアレイヘッド等を用いてもよい。

また、ビデオ入力部１０１が倍密処理後の画素データを面積階調補正する旨を説明したがこれに限定されない。例えば、画像処理部１０５が面積階調補正を実行してもよい。

また、本実施例は、コンピュータの媒体に格納されたプログラムを実行させることにより、プロッタ制御部１００の機能を実現できる。

なお、本実施形態において、ＬＥＤＡ書込み制御システム１は、画像形成装置の一例である。ビデオ入力部１０１は、変換部及び転送部の一例である。画像処理部１０５及びスキュー補正部１０８は、補正部の一例である。補正データ生成部１０９は、出力部の一例である。

１ ＬＥＤＡ書込み制御システム
１０ ＣＴＬ
２０ ページメモリ
３０ 画像展開部
４０ ＣＰＵ
５０ 外部メモリ
６０ａ ＬＥＤＡ（Ｂｋ）
６０ｂ ＬＥＤＡ（Ｍａ）
６０ｃ ＬＥＤＡ（Ｃｙ）
６０ｄ ＬＥＤＡ（Ｙｅ）
１００ プロッタ制御部
１０１ ビデオ入力部
１０２ パラメータ制御部
１０２ａ ビデオ入力部
１０３ ラインクリア信号生成部
１０４ ラインメモリ
１０５ 画像処理部
１０６ 画素カウント部
１０７ ラインメモリ群
１０８ スキュー補正部
１０９ 補正データ生成部
２００ ＰＣ

特開２０１２−０６１６７５号公報

Claims (10)

1. 画像データに含まれる２値を超える値を持つ複数の画素の各々を２値表現の画素の集合に変換する変換部と、
   前記画素の集合を補正する補正部と、
   補正された前記画素の集合を出力する出力部と、
   を有する画像形成装置。
2. 前記２値表現の画素の集合を前記変換部から前記補正部に転送する転送部をさらに備え、
   前記転送部は、前記出力部において第１方向に出力可能な画素数を前記画像データの前記第１方向の画素数で除算した値と、前記出力部において第２方向に出力可能な画素数を前記画像データの前記第２方向の画素数で除算した値と、のうち大きい方の値に応じた数の通信路を用いて転送する請求項１に記載の画像形成装置。
3. 前記転送部は、前記出力部において第１方向に出力可能な最大の画素数を前記画像データの前記第１方向の最小の画素数で除算した値と、前記出力部において第２方向に出力可能な最大の画素数を前記画像データの前記第２方向の最小の画素数で除算した値と、のうち大きい方の値に応じた数の通信路を用いて転送する請求項２に記載の画像形成装置。
4. 前記変換部は、前記２値を超える値を持つ画素の階調に基づいて、前記画素の集合の各々の画素の階調を２段階に係る点灯画素数を調整する請求項１に記載の画像形成装置。
5. 前記補正部は、前記２段階に調整された画素の集合に含まれるエッジを滑らかにするエッジ補正をさらに行う請求項４に記載の画像形成装置。
6. 前記補正部は、前記２段階に調整された画素の集合の一部を切り抜くトリミング補正をさらに行う請求項４に記載の画像形成装置。
7. 前記補正部は、前記２段階に調整された画素の集合に所定のパターンを形成する請求項４に記載の画像形成装置。
8. 前記補正部は、前記２段階に調整された画素の集合を記憶部に記憶し、前記画像データの傾きに応じて、前記２段階に調整された画素の集合の読出し順序を変更するスキュー補正をさらに行う請求項４に記載の画像形成装置。
9. 画像形成装置が、
   画像データに含まれる２値を超える値を持つ複数の画素の各々を２値表現の画素の集合に変換する変換ステップと、
   前記画素の集合を補正する補正ステップと、
   補正された前記画素の集合を出力する出力ステップと、
   を実行する画像形成方法。
10. 請求項９に記載の画像形成方法を画像形成装置に実行させる画像形成プログラム。

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