JP2016212608A - 印刷装置、プログラム更新システム、及び、制御方法 - Google Patents
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Abstract
【課題】複数のCPUを備える印刷装置であって、複数のCPU用のプログラム更新を効率よく、かつ、プログラムの正当性を確保して行うことのできる印刷装置、等を提供する。【解決手段】印刷装置が、外部装置と通信を行う通信部と、通信部を制御する第1CPUと、第1CPUと通信を行う第2CPUと、第1CPUが実行するプログラムを記憶する第1記憶部と、第2CPUが実行するプログラムを記憶する第2記憶部と、一時保持用の第3記憶部と、を備え、第1CPUは、複数のCPU用の更新プログラムデータを含む更新指示データを通信部を介して受信し、受信した更新指示データを第3記憶部に格納し、格納した更新指示データを用いて、第1記憶部及び第2記憶部、または、第2記憶部に記憶されるプログラムを書き換えて、プログラム更新を実行する。【選択図】 図1
Description
本発明は、複数のCPUを備える印刷装置等に関し、特に、複数のCPU用のプログラム更新を効率よく、かつ、プログラムの正当性を確保して行うことのできる印刷装置等に関する。
いわゆるフィスカルプリンターなど、セキュリティー性能を求められる電子機器においては、データの改ざん等の不正を防止し、データの正当性を確保する必要がある。それに伴い、データを処理するプログラム(ファームウェア)自体の正当性を確保することが重要である。
そこで、従来は、このような機器について、更新(アップデート)機能を持たせないようにする、プログラムを格納するメモリーへの書き込みを禁止する等の措置が施されていた。また、このような機器に複数のCPUが備えられる場合には、サブCPU用のプログラムについては、製造工程でのみ更新が可能である仕様としていた。
また、このような機器に複数のCPUが備えられる場合、従来は、CPU毎にプログラムの更新作業を行っていた。
下記特許文献1には、プログラムの更新が可能なマルチCPUシステムにおいて、プログラム更新を行うべきCPUの種類が増えた場合でも更新作業を高速に行える発明について提案されている。
また、下記特許文献2には、メインCPUにファームウェアのダウンロード指示が与えられたとき、サブCPUにファームウェア書き込みモードを設定し、ダウンロードされるファームウェアをサブCPUに転送し、サブCPUは転送されるファームウェアをメモリーに書き込むことが記載されている。
上述したセキュリティー性能を求められる電子機器においても、プログラムのバグ(不具合)修正、ユーザーの要望による機能追加、法律改正に伴う仕様変更などによるプログラム更新の必要があり、これらのプログラム更新を通信によって行えるようにすることは、ユーザー、ベンダー(提供者)の双方にとって利便性が高く、また、コスト面でも有利である。従って、サブCPU用のプログラム更新についても、通信による方法が強く望まれる。そして、その際には、更新プログラム自体の正当性を確実に確保することが必要である。
また、複数のCPUが備えられる場合、従来のようにCPU毎にプログラムの更新作業を行うのは、機器の再起動回数も多くなり非効率である。
なお、上記特許文献1には、サブCPUのプログラム更新について記載されているが、
更新プログラムのデータ自体についての十分な正当性の確保については記載されていない。また、当該文献に記載の方法では、データ送信が複数回行われるなど処理が複雑である。
更新プログラムのデータ自体についての十分な正当性の確保については記載されていない。また、当該文献に記載の方法では、データ送信が複数回行われるなど処理が複雑である。
また、上記特許文献2にも、上述の課題を解決する内容の記載はない。
そこで、本発明の目的は、複数のCPUを備える印刷装置であって、複数のCPU用のプログラム更新を効率よく、かつ、プログラムの正当性を確保して行うことのできる印刷装置、等を提供することである。
上記の目的を達成するために、本発明の一つの側面は、印刷装置が、外部装置と通信を行う通信部と、前記通信部を制御する第1CPUと、前記第1CPUと通信を行う第2CPUと、前記第1CPUが実行するプログラムを記憶する第1記憶部と、前記第2CPUが実行するプログラムを記憶する第2記憶部と、一時保持用の第3記憶部と、を備え、前記第1CPUは、複数のCPU用の更新プログラムデータを含む更新指示データを前記通信部を介して受信し、受信した前記更新指示データを前記第3記憶部に格納し、格納した前記更新指示データを用いて、前記第1記憶部及び前記第2記憶部、または、前記第2記憶部に記憶される前記プログラムを書き換えて、プログラム更新を実行する、ことである。
また、上記発明において、好ましい態様は、前記第1CPUは、CPU毎に、前記プログラム更新の実行の前に、前記第3記憶部に格納した前記更新プログラムデータの正当性判断を実行する、ことを特徴とする。
更に、上記発明において、好ましい態様は、前記第1CPUは、前記正当性判断で正当性が確認されれば、前記更新プログラムデータを用いて前記プログラム更新を実行し、前記正当性判断で正当性が確認されなければ、前記更新プログラムデータを消去する、ことを特徴とする。
また、上記発明において、好ましい態様は、前記第1CPUは、前記正当性判断を、前記更新プログラムデータを用いて実行する、ことを特徴とする。
また、上記発明において、好ましい態様は、前記第2CPUは、フィスカルメモリーを制御する、ことを特徴とする。
上記の目的を達成するために、本発明の別の側面は、ホスト装置と印刷装置を有するプログラム更新システムにおいて、前記ホスト装置は、前記印刷装置の複数のCPU用の更新プログラムデータを含む更新指示データを前記印刷装置に送信する更新部を備え、前記印刷装置は、外部装置と通信を行う通信部と、前記通信部を制御する第1CPUと、前記第1CPUと通信を行う第2CPUと、前記第1CPUが実行するプログラムを記憶する第1記憶部と、前記第2CPUが実行するプログラムを記憶する第2記憶部と、一時保持用の第3記憶部と、を備え、前記第1CPUは、前記更新指示データを前記更新部から前記通信部を介して受信し、受信した前記更新指示データを前記第3記憶部に格納し、格納した前記更新指示データを用いて、前記第1記憶部及び前記第2記憶部、または、前記第2記憶部に記憶される前記プログラムを書き換えて、前記複数のCPU用のプログラム更新を実行する、ことである。
上記の目的を達成するために、本発明の更に別の側面は、外部装置と通信を行う通信部と、前記通信部を制御する第1CPUと、前記第1CPUと通信を行う第2CPUと、前
記第1CPUが実行するプログラムを記憶する第1記憶部と、前記第2CPUが実行するプログラムを記憶する第2記憶部と、一時保持用の第3記憶部と、を備える印刷装置の制御方法において、前記第1CPUが、複数のCPU用の更新プログラムデータを含む更新指示データを前記通信部を介して受信し、受信した前記更新指示データを前記第3記憶部に格納し、格納した前記更新指示データを用いて、前記第1記憶部及び前記第2記憶部、または、前記第2記憶部に記憶される前記プログラムを書き換えて、プログラム更新を実行する、ことである。
記第1CPUが実行するプログラムを記憶する第1記憶部と、前記第2CPUが実行するプログラムを記憶する第2記憶部と、一時保持用の第3記憶部と、を備える印刷装置の制御方法において、前記第1CPUが、複数のCPU用の更新プログラムデータを含む更新指示データを前記通信部を介して受信し、受信した前記更新指示データを前記第3記憶部に格納し、格納した前記更新指示データを用いて、前記第1記憶部及び前記第2記憶部、または、前記第2記憶部に記憶される前記プログラムを書き換えて、プログラム更新を実行する、ことである。
本発明の更なる目的及び、特徴は、以下に説明する発明の実施の形態から明らかになる。
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。なお、図において、同一又は類似のものには同一の参照番号又は参照記号を付して説明する。
図1は、本発明を適用したプログラム更新システムの実施の形態例に係る構成図である。図1に示す本実施の形態例に係るプログラム更新システム100では、ホストコンピューター1(外部装置)から一括で送信される更新指示データ15に、複数のCPU用の更新データ14が含まれ、プリンター2(印刷装置)のメインCPU24(第1CPU)が、この更新指示データ15を一時記憶部25に保持した後、各CPU用の更新データ14を相応するCPUに送信して各CPUのプログラム更新を実行させる。また、メインCPU24は、各CPU用の更新データ14の正当性を確認した後に上記送信を行う。従って、本プログラム更新システム100では、複数のCPU用のプログラム更新が効率よく、かつ、プログラムの正当性を確保して実行される。
図1に示すように、本プログラム更新システム100は、セキュリティー性能を必要とするプリンター2と当該プリンター2のホスト装置であるホストコンピューター1とを備える。ホストコンピューター1とプリンター2は通信可能に接続される。プリンター2のプログラム(ファームウェア)を更新する際には、ホストコンピューター1から更新プログラムデータを送信して作業を行う。
ホストコンピューター1は、パーソナルコンピューター等で構成され、図示していないが、CPU、RAM、HDD、通信装置、表示装置、指示装置等を備える。また、ホストコンピューター1は、図1に示すように、機能構成として、更新部11を備える。
更新部11は、プリンター2のプログラム更新を指示する部分であり、データ転送部12とデータ記憶部13を備える。
データ記憶部13は、プリンター2のプログラムを更新するための更新指示データ15を記憶する。更新指示データ15は、プリンター2の各CPU(24、27a、27b、・・・)用の更新データ14を複数含む。すなわち、更新指示データ15は、プリンター
2の複数のCPU用の更新データ14から構成される。
2の複数のCPU用の更新データ14から構成される。
図2は、更新指示データ15の構成を説明するための図である。図2に示されるように、更新指示データ15は、複数の更新データ14(14M、14a、14b、・・・)から構成される。
各更新データ14は、それぞれ、プリンター2に備えられる各CPU用のデータである。更新データ14Mは、メインCPU24用のプログラム更新のためのデータであり、更新データ14aは、サブCPU27a用のプログラム更新のためのデータであり、更新データ14bは、サブCPU27b用のプログラム更新のためのデータである。
各更新データ14は、図2に示されるように、ヘッダー141(141M、141a、141b、・・・)、更新プログラムデータ142(142M、142a、142b、・・・)、及びデジタル署名143(143M、143a、143b、・・・)を含み、ROMに書き込むための所定のフォーマットで表現される。
ヘッダー141は、更新データ14を説明する情報であり、[先頭フラグ]を先頭に[CPU識別情報]を含む。[先頭フラグ]は、更新データ14(CPU)の区切りを表現する。[CPU識別情報]は、その更新データの適用先のCPUを示す情報である。従って、更新データ14Mは、[メイン]とのCPU識別情報により、メインCPU24用のデータであることが示され、更新データ14aは、[サブa]とのCPU識別情報により、サブCPU27a用のデータであることが示される。
更新プログラムデータ142は、更新プログラム自体のデータである。更新プログラムデータ142Mは、更新後に、メインCPU24が実行するプログラムであり、更新プログラムデータ142aは、更新後に、サブCPU27aが実行するプログラムである。
デジタル署名143は、更新データ14及び更新プログラムデータ142の正当性を判断するための正当性判断情報である。なお、デジタル署名143の生成方法については後述する。
なお、更新指示データ15は、ホストコンピューター1で生成されてもよいし、他の装置で生成されてもよい。また、更新部11が更新指示データ15を生成する機能を備えてもよい。なお、データ記憶部13は、HDD等の記憶装置で構成することができる。
データ転送部12は、データ記憶部13に記憶される更新指示データ15をプリンター2へ送信する部分である。データ転送部12は、データ転送用のアプリケーションプログラム、当該プログラムに従って動作するCPU、RAM等によって構成される。
プリンター2は、ホストコンピューター1によるプログラム更新の対象装置であり、一例として、店舗の精算装置(レジ)等に接続されて使用される、フィスカルプリンターである。フィスカルプリンターは、セキュリティーが確保されたフィスカルメモリーを備え、徴税用として売上情報等をフィスカルメモリーに記憶する。
プリンター2は、動作モードとして、プログラムを更新する際の更新モードと、印刷を実行する際の印刷モードを備える。
プリンター2は、図1に示すように、メイン制御部21と複数のサブ制御部22(22a、22b、・・・)を備える。各制御部21、22は、CPU、ROM、RAM、ASIC等を載せた電子基板で構成される。また、図示していないが、各サブ制御部22は、
制御対象である各動作部を備える。
制御対象である各動作部を備える。
メイン制御部21は、プリンター2全体の制御、ホストコンピューター1を含む外部装置との通信の制御を司る部分である。また、メイン制御部21は、メイン制御部21及びサブ制御部22用のプログラム更新の際に、更新指示データ15の正当性判断、それに基づくプログラム更新処理を行う。
メイン制御部21は、図1に示すように、通信部23、メインCPU24、一時記憶部25、及びメイン記憶部26を備える。通信部23は、外部装置との通信を司る部分である。通信部23は、一例として、外部装置がプリンター2の印刷処理等の制御を行うホストコンピューター1の場合は、USB(Universal Serial Bus)に則った通信を行う。また、外部装置はネットワークを介するサーバーコンピューターでもよい。
メインCPU24(第1CPU)は、メインCPU用のプログラム(ファームウェア)に従って上述したメイン制御部21による制御を実行する部分である。
メイン記憶部26(第1記憶部)は、メインCPU24が主として用いるメインメモリーであり、例えば、フラッシュROMで構成される。メイン記憶部26は、メインCPU24が実行するプログラムを記憶する。なお、メインCPUは、プログラムをRAMに呼び出し、実行する。
一時記憶部25(第3記憶部)は、メインCPU24が一時的に用いるテンポラリーメモリーであり、例えば、フラッシュROMで構成される。一時記憶部25は、ホストコンピューター1から送信される更新指示データ15を一時的に記憶(保持)する。
サブ制御部22(22a、22b、・・・)は、図1に示すように、それぞれ、サブCPU27(27a、27b、・・・)(第2CPU)とサブ記憶部28(28a、28b、・・・)(第2記憶部)を備える。各サブCPU27は、各サブ記憶部28に記憶されるサブCPU用のプログラム(ファームウェア)を実行して制御を行う。各サブCPU27は、メインCPU24から送信される更新データ14を受信して、更新データ14に含まれる更新プログラムデータ142を各サブ記憶部28に書き込んでプログラム更新を行う。なお、各サブ記憶部28は、例えば、フラッシュROMで構成される。
サブ制御部22としては、印刷制御部(22a)、フィスカルメモリー制御部(22b)、バッテリー制御部、などがある。
印刷制御部(22a)には、図示しない動作部(印刷機構部)が接続され、印刷制御部(22a)の制御により印刷機構部が用紙などの印刷媒体に印刷を実行する。例えば、印刷方式として、インクジェット方式を用いる場合には、印刷機構部は、インクを吐出するノズルを備えた印刷ヘッド、印刷媒体を搬送する搬送装置などを備える。
フィスカルメモリー制御部(22b)には、図示しない動作部(フィスカルメモリー)が接続され、フィスカルメモリーは、プリンター2に印刷指示を出す精算装置等で処理された売上情報などのフィスカルデータを記憶する。フィスカルメモリーに記憶された情報は、消去、編集することができない。フィスカルメモリーは、不揮発性のメモリーで構成することができる。
以上説明したような構成を備える本プログラム更新システム100では、以下のような手順で、各CPU用のプログラムの更新処理が行われる。図3は、プログラム更新システム100による更新処理の手順を例示したフローチャートである。
ホストコンピューター1の操作者がデータ転送部12を起動すると、データ転送部12は、データ記憶部13に記憶される更新指示データ15を読み出して取得する(図3のステップS1)。更新指示データ15は、今回の更新処理でプログラム更新を行う全てのCPU用の更新データ14を含む。
次に、データ転送部12は、取得した更新指示データ15を、一括して、換言すれば、一連の送信処理として、ネットワーク3を介してプリンター2へ送信する(図3のステップS2)。
プリンター2は、通信部23で送信された更新指示データ15を受信する。受信された更新指示データ15は、メインCPU24に渡される。
メインCPU24は、更新指示データ15のヘッダー141を解釈し、更新データ14を含むと判断し、動作モードを更新モードに切り替える。その後、メインCPU24は、更新指示データ15を一時記憶部25に格納(保持)する(図3のステップS3)。
次に、メインCPU24は、一時記憶部25に記憶される更新指示データ15に従って、各CPUのプログラム更新処理を行う。メインCPU24は、更新指示データ15に含まれる順番に従って、CPU毎に、各更新データ14に基づき、プログラム更新処理を実行する。
メインCPU24は、更新指示データ15に更新データ14が含まれる全てのCPUについて処理が終了する(図3のステップS4のYes)まで、CPU毎に以下の処理を実行する。
メインCPU24は、まず、一時記憶部25に格納した更新データ14の(図2に示した例において、最初の処理では、更新データ14Mの)正当性を判断する(図3のステップS5)。当該正当性判断の具体的な処理については後述するが、本実施形態例では、一例として、デジタル署名方式による認証処理を行う。当該正当性判断処理により、更新データ14全体の正当性、換言すれば、プログラム更新指示の正当性、及び、更新データ14に含まれる更新プログラムデータ142自体の正当性が判断される。
正当性判断の結果、更新データ14の正当性が認められなければ(図3のステップS6のNo)、メインCPU24は、一時記憶部25から当該更新データ14を削除(消去)する(図3のステップS7)。その後、メインCPU24は、ホストコンピューター1の更新部11に対し、更新データ14の正当性が認められず更新データ14によるプログラム更新が行われなかった旨の応答を行い、当該CPUについての処理を終了する。その後、処理はステップS4に戻る。
一方、正当性判断の結果、更新データ14の正当性が認められれば(図3のステップS6のYes)、メインCPU24は、当該更新データ14のヘッダー141に含まれるCPU識別情報から更新先のCPUを決定する(図3のステップS8)。すなわち、CPU識別情報が示すCPUを、当該更新データ14によって更新を行うプログラムを実行するCPUとして決定する。
次に、メインCPU24は、一時記憶部25から当該更新データ14を読み出し、決定した更新先のサブCPU27に、更新データ14を送信する(図3のステップS9)。なお、更新先CPUがメインCPU24である場合には、当該送信処理は行わない。また、サブCPU27に更新データ14を送る際に、デジタル署名143を除いて(削除して)
送るようにしてもよい。
送るようにしてもよい。
更新データ14を送信されたサブCPU27は、更新データ14を受信し、更新データ14の指示に従って、更新データ14に含まれる更新プログラムデータ142をサブ記憶部28に記憶する。当該記憶の際に、サブCPU27は、更新プログラムデータ142に相当する、サブ記憶部28に記憶されていたこれまでの(現行の)プログラムデータを消去する。すなわち、現行のプログラムデータを更新プログラムデータ142に書き換えて、更新データ14によるプログラム更新が実行される(図3のステップS10)。なお、更新先CPUがメインCPU24である場合には、メインCPU24が一時記憶部25から自分用の更新データ14Mを読み出し、サブCPU27の場合と同様に、更新データ14Mに含まれる更新プログラムデータ142Mをメイン記憶部26に記憶して、プログラムの更新を行う。
更新先のサブ制御部22がサブ制御部22b(フィスカルメモリー制御部)である場合には、サブCPU27bがフィスカルメモリー用の更新データ14bを受信し、サブ記憶部28bに記憶されるプログラムが、受信された更新データ14bに含まれる更新プログラムデータ142bによって更新される。
以上のようにして、各CPU用のプログラム更新処理が実行され、更新指示データ15に更新データ14が含まれる全てのCPUについてプログラム更新処理が終了すると(図3のステップS4のYes)、ホストコンピューター1から送信された更新指示データ15による処理が終了する。
以上のようにして、本プログラム更新システム100によるプログラム更新処理が実行される。
次に、各更新データ14の生成処理及び正当性判断処理について説明する。図4は、更新データ14の生成手順及び正当性判断手順を説明するための図である。更新データ14を生成する際には、まず、新たにメイン記憶部26又はサブ記憶部28に記憶されるべきプログラムのデータである更新プログラムデータ142が用意される(図4の(A))。更新プログラムデータ142は、ROMへ書き込みを行うための所定のフォーマットで表現されている。
次に、所定のハッシュ関数に更新プログラムデータ142が入力され(図4の(B))、更新プログラムデータ142がハッシュ値を求められる(図4の(C))。その後、求めたハッシュ値を秘密鍵で暗号化され(図4の(D))、デジタル署名143が生成される(図4の(E))。生成されたデジタル署名143は、上記所定のフォーマットで表現される。
その後、上述したヘッダー141が上記所定のフォーマットで生成され(図4の(F))、生成されたヘッダー141、更新プログラムデータ142、及びデジタル署名143が合わせられて更新データ14が生成される(図4の(G))。かかる更新データ14の生成は、ホストコンピューター1あるいは他のコンピューターに備えられる更新データ生成プログラムを用いて行うことができる。
生成された各更新データ14は、図2に示したように、1つの更新指示データ15にまとめられて、プリンター2に送信される。
次に、正当性判断の処理について説明する。上述の通り、各更新データ14は、プリンター2のメインCPU24により正当性の判断がなされる。メインCPU24は、受信し
た更新データ14に含まれる更新プログラムデータ142を読み出す(図4の(H))。メインCPU24は、更新データ14を生成した際の上記ハッシュ関数を記憶しており、そのハッシュ関数に読み出した更新プログラムデータ142を入力してハッシュ値を求める(図4の(J))。
た更新データ14に含まれる更新プログラムデータ142を読み出す(図4の(H))。メインCPU24は、更新データ14を生成した際の上記ハッシュ関数を記憶しており、そのハッシュ関数に読み出した更新プログラムデータ142を入力してハッシュ値を求める(図4の(J))。
また、メインCPU24は、受信した更新データ14に含まれるデジタル署名143を読み出す(図4の(I))。メインCPU24は、更新データ14を生成した際に用いた秘密鍵に対応する公開鍵を記憶しており、その公開鍵を用いて読み出したデジタル署名143を復号化し、ハッシュ値を得る(図4の(K))。
その後、メインCPU24は、図4の(J)により求めたハッシュ値と、図4の(K)により求めたハッシュ値を照合(比較)し(図4の(L))、両者が一致すれば、受信した更新データ14は正当であると判断する。すなわち、更新指示と更新プログラムデータ142自身の正当性を認める。
一方、両者が一致していない場合には、メインCPU24は、受信した更新データ14は正当でないと判断する。この場合には、更新プログラムデータ142が改ざんされた虞がある。また、上述した公開鍵による復号化(図4の(K))ができない場合には、メインCPU24は、受信した更新データ14は正当でないと判断する。この場合には、更新指示が正当な指示者からのものでないことが疑われる。
なお、以上説明したデジタル署名方式以外の方法で正当性判断の処理を行ってもよい。
以上説明したように、本実施の形態例に係るプログラム更新システム100では、複数のCPU用の更新データ14が一つの更新指示データ15としてまとめられて、ホストコンピューター1から送信され、プリンター2のメインCPU24がその更新指示データ15を順次処理することにより、各CPUのプログラム更新処理が実行される。従って、複数のCPU用のプログラム更新処理を一連の処理として実行でき、プログラム更新後の再起動も1回すればよく、効率的である。また、サブCPU用のプログラム更新を通信により行えるので利便性の向上が図れる。
また、更新指示データ15は複数の更新データ14を単に連ねた構造であり、メインCPU24は、他のデータの要求などをすることなく、そのデータを順番に処理すればよいので、処理を簡素にすることができる。
また、更新データ14毎にその正当性判断処理を実行し、その際に、更新プログラムデータ142自体を用いてその正当性を判断するので、更新プログラムの正当性を十分に確保することができる。
従って、フィスカルプリンターなど、データの改ざん等の不正を防止したい機器に有効である。
なお、本実施の形態例では、図2等において、メインCPU24用のプログラム更新を含む例を示したが、メインCPU24用のプログラム更新を含まずに複数のサブCPU27用のプログラム更新だけを行ってもよい。
なお、本発明はプリンター以外の電子機器に適用することができる。
本発明の保護範囲は、上記の実施の形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
1 ホストコンピューター、 2 プリンター、 3 ネットワーク、 11 更新部、 12 データ転送部、 13 データ記憶部、 14(14M、14a、14b) 更新データ、 15 更新指示データ、 21 メイン制御部、 22(22a、22b) サブ制御部、 23 通信部、 24 メインCPU、 25 一時記憶部、 26
メイン記憶部、 27(27a、27b) サブCPU、 28(28a、28b) サブ記憶部、 100 プログラム更新システム、 141(141M、141a、141b) ヘッダー、 142(142M、142a、142b) 更新プログラムデータ、 143(143M、143a、143b) デジタル署名
メイン記憶部、 27(27a、27b) サブCPU、 28(28a、28b) サブ記憶部、 100 プログラム更新システム、 141(141M、141a、141b) ヘッダー、 142(142M、142a、142b) 更新プログラムデータ、 143(143M、143a、143b) デジタル署名
Claims (7)
- 外部装置と通信を行う通信部と、
前記通信部を制御する第1CPUと、
前記第1CPUと通信を行う第2CPUと、
前記第1CPUが実行するプログラムを記憶する第1記憶部と、
前記第2CPUが実行するプログラムを記憶する第2記憶部と、
一時保持用の第3記憶部と、を備え、
前記第1CPUは、複数のCPU用の更新プログラムデータを含む更新指示データを前記通信部を介して受信し、受信した前記更新指示データを前記第3記憶部に格納し、格納した前記更新指示データを用いて、前記第1記憶部及び前記第2記憶部、または、前記第2記憶部に記憶される前記プログラムを書き換えて、プログラム更新を実行する
ことを特徴とする印刷装置。 - 請求項1において、
前記第1CPUは、CPU毎に、前記プログラム更新の実行の前に、前記第3記憶部に格納した前記更新プログラムデータの正当性判断を実行する
ことを特徴とする印刷装置。 - 請求項2において、
前記第1CPUは、前記正当性判断で正当性が確認されれば、前記更新プログラムデータを用いて前記プログラム更新を実行し、前記正当性判断で正当性が確認されなければ、前記更新プログラムデータを消去する
ことを特徴とする印刷装置。 - 請求項2あるいは3において、
前記第1CPUは、前記正当性判断を、前記更新プログラムデータを用いて実行する
ことを特徴とする印刷装置。 - 請求項1乃至4のいずれか一項において、
前記第2CPUは、フィスカルメモリーを制御する
ことを特徴とする印刷装置。 - ホスト装置と印刷装置を有するプログラム更新システムであって、
前記ホスト装置は、
前記印刷装置の複数のCPU用の更新プログラムデータを含む更新指示データを前記印刷装置に送信する更新部を備え、
前記印刷装置は、
外部装置と通信を行う通信部と、
前記通信部を制御する第1CPUと、
前記第1CPUと通信を行う第2CPUと、
前記第1CPUが実行するプログラムを記憶する第1記憶部と、
前記第2CPUが実行するプログラムを記憶する第2記憶部と、
一時保持用の第3記憶部と、を備え、
前記第1CPUは、前記更新指示データを前記更新部から前記通信部を介して受信し、受信した前記更新指示データを前記第3記憶部に格納し、格納した前記更新指示データを用いて、前記第1記憶部及び前記第2記憶部、または、前記第2記憶部に記憶される前記プログラムを書き換えて、前記複数のCPU用のプログラム更新を実行する
ことを特徴とするプログラム更新システム。 - 外部装置と通信を行う通信部と、
前記通信部を制御する第1CPUと、
前記第1CPUと通信を行う第2CPUと、
前記第1CPUが実行するプログラムを記憶する第1記憶部と、
前記第2CPUが実行するプログラムを記憶する第2記憶部と、
一時保持用の第3記憶部と、を備える印刷装置の制御方法であって、
前記第1CPUが、複数のCPU用の更新プログラムデータを含む更新指示データを前記通信部を介して受信し、受信した前記更新指示データを前記第3記憶部に格納し、格納した前記更新指示データを用いて、前記第1記憶部及び前記第2記憶部、または、前記第2記憶部に記憶される前記プログラムを書き換えて、プログラム更新を実行する
ことを特徴とする制御方法。
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JP2015095438A JP2016212608A (ja) | 2015-05-08 | 2015-05-08 | 印刷装置、プログラム更新システム、及び、制御方法 |
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Family Applications (1)
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JP2020155026A (ja) * | 2019-03-22 | 2020-09-24 | 住友電装株式会社 | 車載更新装置、更新処理システム、更新処理方法及び処理プログラム |
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2015
- 2015-05-08 JP JP2015095438A patent/JP2016212608A/ja active Pending
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WO2020195034A1 (ja) * | 2019-03-22 | 2020-10-01 | 住友電装株式会社 | 車載更新装置、更新処理システム、更新処理方法及び処理プログラム |
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