JP2016201572A - 化合物半導体装置及びその製造方法 - Google Patents
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Abstract
Description
先ず、第1の実施形態について説明する。図1は、第1の実施形態に係る化合物半導体装置の構造を示す図である。
次に、第2の実施形態について説明する。図4は、第2の実施形態に係るGaN系HEMT(化合物半導体装置)の構造を示す図である。
基板と、
前記基板上方に形成されたGaN系化合物半導体積層構造と、
前記基板と前記GaN系化合物半導体積層構造との間に設けられたAlN系の応力緩和層と、
を有し、
前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが5nm以上の窪みが2×1010cm-2以上の個数密度で形成されていることを特徴とする化合物半導体装置。
前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが6nm以上の窪みが2×1010cm-2以上の個数密度で形成されていることを特徴とする付記1に記載の化合物半導体装置。
前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが7nm以上の窪みが8×109cm-2以上の個数密度で形成されていることを特徴とする付記1又は2に記載の化合物半導体装置。
前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが15nm以上の窪みが9×109cm-2以上の個数密度で形成されていることを特徴とする付記1乃至3のいずれか1項に記載の化合物半導体装置。
前記窪みの直径が30nm以上であることを特徴とする付記1乃至4のいずれか1項に記載の化合物半導体装置。
前記窪みの直径が80nm以上であることを特徴とする付記1乃至5のいずれか1項に記載の化合物半導体装置。
前記応力緩和層の前記GaN系化合物半導体積層構造と接する面における粗さ曲線のスキューネスが負であることを特徴とする付記1乃至6のいずれか1項に記載の化合物半導体装置。
前記GaN系化合物半導体積層構造は、電子走行層及び電子供給層を有することを特徴とする付記1乃至7のいずれか1項に記載の化合物半導体装置。
前記電子供給層上方に形成されたソース電極、ゲート電極及びドレイン電極を有することを特徴とする付記8に記載の化合物半導体装置。
前記基板は、Si基板、SiC基板又はサファイア基板であることを特徴とする付記1乃至9のいずれか1項に記載の化合物半導体装置。
付記1乃至10のいずれか1項に記載の化合物半導体装置を有することを特徴とする電源装置。
付記1乃至10のいずれか1項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
基板上方にAlN系の応力緩和層を形成する工程と、
前記応力緩和層上にGaN系化合物半導体積層構造を形成する工程と、
を有し、
前記応力緩和層を形成する際に、前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが5nm以上の窪みを2×1010cm-2以上の個数密度で形成することを特徴とする化合物半導体装置の製造方法。
前記応力緩和層を形成する際に、前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが6nm以上の窪みを2×1010cm-2以上の個数密度で形成することを特徴とする付記13に記載の化合物半導体装置の製造方法。
前記応力緩和層を形成する際に、前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが7nm以上の窪みを8×109cm-2以上の個数密度で形成することを特徴とする付記13又は14に記載の化合物半導体装置の製造方法。
前記応力緩和層を形成する際に、前記応力緩和層の前記GaN系化合物半導体積層構造と接する面に、深さが15nm以上の窪みを9×109cm-2以上の個数密度で形成することを特徴とする付記13乃至15のいずれか1項に記載の化合物半導体装置の製造方法。
前記応力緩和層を形成する際に用いる原料ガスのV/III比を50以上とすることを特徴とする付記13乃至16のいずれか1項に記載の化合物半導体装置の製造方法。
前記応力緩和層を形成する際に用いる原料ガスのV/III比を100以上とすることを特徴とする付記13乃至17のいずれか1項に記載の化合物半導体装置の製造方法。
前記応力緩和層を形成する際に用いる原料ガスのV/III比を200以上とすることを特徴とする付記13乃至18のいずれか1項に記載の化合物半導体装置の製造方法。
前記応力緩和層を形成する際の成長温度を1000℃〜1040℃とすることを特徴とする付記13乃至19のいずれか1項に記載の化合物半導体装置の製造方法。
2:応力緩和層
2a:窪み
3:化合物半導体積層構造
11:基板
12:応力緩和層
13:バッファ層
14:電子走行層
15:電子供給層
16:保護層
17g:ゲート電極
17s:ソース電極
17d:ドレイン電極
Claims (20)
- 基板と、
前記基板上方に設けられた窒化物半導体積層構造と、
前記基板と前記窒化物半導体積層構造との間に設けられたAlN系の応力緩和層と、
前記応力緩和層と前記窒化物半導体積層構造との間に設けられたAlGaNの窒化物半導体層と、
を有し、
前記応力緩和層の前記窒化物半導体層側の面に、窪みが5nm以上の深さで2×1010cm-2以上の個数密度で設けられ、
前記応力緩和層の前記窒化物半導体層側の面におけるスキューネスが負であることを特徴とする化合物半導体基板。 - 基板と、
前記基板上方に設けられた窒化物半導体積層構造と、
前記基板と前記窒化物半導体積層構造との間に設けられたAlN系の応力緩和層と、
前記応力緩和層と前記窒化物半導体積層構造との間に設けられたAlGaNの窒化物半導体層と、
を有し、
前記応力緩和層の前記窒化物半導体層側の面に、窪みが7nm以上の深さで8×109cm-2以上の個数密度で設けられ、
前記応力緩和層の前記窒化物半導体層側の面におけるスキューネスが負であることを特徴とする化合物半導体基板。 - 前記窪みは、15nm以上の深さで9×109cm-2以上の個数密度で設けられていることを特徴とする請求項2に記載の化合物半導体基板。
- 前記AlN系の応力緩和層は、AlN層からなることを特徴とする請求項1乃至3のいずれか1項に記載の化合物半導体基板。
- 前記窒化物半導体積層構造は、
電子走行層と、
前記電子走行層の上方に設けられた電子供給層と、
を含むことを特徴とする請求項1乃至4のいずれか1項に記載の化合物半導体基板。 - 前記窪みの直径は30nm以上であることを特徴とする請求項1乃至5のいずれか1項に記載の化合物半導体基板。
- 前記窪みの直径は80nm以上であることを特徴とする請求項6に記載の化合物半導体基板。
- 基板上方にAlN系の応力緩和層を形成する工程と、
前記応力緩和層上方にAlGaNの窒化物半導体層を形成する工程と、
前記窒化物半導体層上方に窒化物半導体積層構造を形成する工程と、
を有し、
前記応力緩和層を形成する際に、前記応力緩和層の前記窒化物半導体層側の面に、深さが5nm以上の窪みを2×1010cm-2以上の個数密度で形成し、前記面のスキューネスを負とすることを特徴とする化合物半導体基板の製造方法。 - 基板上方にAlN系の応力緩和層を形成する工程と、
前記応力緩和層上方にAlGaNの窒化物半導体層を形成する工程と、
前記窒化物半導体層上方に窒化物半導体積層構造を形成する工程と、
を有し、
前記応力緩和層を形成する際に、前記応力緩和層の前記窒化物半導体層側の面に、深さが7nm以上の窪みを8×109cm-2以上の個数密度で形成し、前記面のスキューネスを負とすることを特徴とする化合物半導体基板の製造方法。 - 前記窪みは、15nm以上の深さで9×109cm-2以上の個数密度で形成することを特徴とする請求項9に記載の化合物半導体基板の製造方法。
- 基板と、
前記基板上方に設けられた窒化物半導体積層構造と、
前記基板と前記窒化物半導体積層構造との間に設けられたAlN系の応力緩和層と、
前記応力緩和層と前記窒化物半導体積層構造との間に設けられたAlGaNの窒化物半導体層と、
前記窒化物半導体積層構造の上方に設けられたゲート電極と、
前記窒化物半導体積層構造の上方に前記ゲート電極を挟んで設けられた、ソース電極及びドレイン電極と、
を有し、
前記応力緩和層の前記窒化物半導体層側の面に、窪みが5nm以上の深さで2×1010cm-2以上の個数密度で設けられ、
前記応力緩和層の前記窒化物半導体層側の面におけるスキューネスが負であることを特徴とする化合物半導体装置。 - 基板と、
前記基板上方に設けられた窒化物半導体積層構造と、
前記基板と前記窒化物半導体積層構造との間に設けられたAlN系の応力緩和層と、
前記応力緩和層と前記窒化物半導体積層構造との間に設けられたAlGaNの窒化物半 導体層と、
前記窒化物半導体積層構造の上方に設けられたゲート電極と、
前記窒化物半導体積層構造の上方に前記ゲート電極を挟んで設けられた、ソース電極及びドレイン電極と、
を有し、
前記応力緩和層の前記窒化物半導体層側の面に、窪みが7nm以上の深さで8×109cm-2以上の個数密度で設けられ、
前記応力緩和層の前記窒化物半導体層側の面におけるスキューネスが負であることを特徴とする化合物半導体装置。 - 前記窪みは、15nm以上の深さで9×109cm-2以上の個数密度で設けられていることを特徴とする請求項12に記載の化合物半導体装置。
- 前記AlN系の応力緩和層は、AlN層からなることを特徴とする請求項11乃至13のいずれか1項に記載の化合物半導体装置。
- 前記窒化物半導体積層構造は、
電子走行層と、
前記電子走行層の上方に設けられた電子供給層と、
を含むことを特徴とする請求項11乃至14のいずれか1項に記載の化合物半導体装置。 - 前記窪みの直径は30nm以上であることを特徴とする請求項11乃至15のいずれか1項に記載の化合物半導体装置。
- 前記窪みの直径は80nm以上であることを特徴とする請求項16に記載の化合物半導体装置。
- 基板上方にAlN系の応力緩和層を形成する工程と、
前記応力緩和層上方にAlGaNの窒化物半導体層を形成する工程と、
前記窒化物半導体層上方に窒化物半導体積層構造を形成する工程と、
前記窒化物半導体積層構造上方にゲート電極を形成する工程と、
前記窒化物半導体積層構造上方に、ゲート電極を挟んでソース電極及びドレイン電極を形成する工程と、
を有し、
前記応力緩和層を形成する際に、前記応力緩和層の前記窒化物半導体層側の面に、深さが5nm以上の窪みを2×1010cm-2以上の個数密度で形成し、前記面のスキューネスを負とすることを特徴とする化合物半導体装置の製造方法。 - 基板上方にAlN系の応力緩和層を形成する工程と、
前記応力緩和層上方にAlGaNの窒化物半導体層を形成する工程と、
前記窒化物半導体層上方に窒化物半導体積層構造を形成する工程と、
前記窒化物半導体積層構造上方にゲート電極を形成する工程と、
前記窒化物半導体積層構造上方に、ゲート電極を挟んでソース電極及びドレイン電極を形成する工程と、
を有し、
前記応力緩和層を形成する際に、前記応力緩和層の前記窒化物半導体層側の面に、深さが7nm以上の窪みを8×109cm-2以上の個数密度で形成し、前記面のスキューネスを負とすることを特徴とする化合物半導体装置の製造方法。 - 前記窪みは、15nm以上の深さで9×109cm-2以上の個数密度で形成することを特徴とする請求項19に記載の化合物半導体装置の製造方法。
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