JP2004281454A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ＩＩＩ−Ｖ族化合物半導体素子を低電圧の電源で動作させることができて低コストで高機能な半導体装置及びその製造方法を提供する。
【解決手段】Ｓｉオフ基板１００上には、ＳｉＣＭＯＳスイッチングトランジスタ１０７を形成すると共に、ＧａＮバッファ層９０を介してＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３を一体に形成している。ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３の少なくとも一つの端子に電圧をＤＣ−ＤＣコンバータ１０２で印加する。ＤＣ−ＤＣコンバータ１０２の一部はＳｉＣＭＯＳスイッチングトランジスタ１０７で構成されている。
【選択図】 図１
【解決手段】Ｓｉオフ基板１００上には、ＳｉＣＭＯＳスイッチングトランジスタ１０７を形成すると共に、ＧａＮバッファ層９０を介してＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３を一体に形成している。ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３の少なくとも一つの端子に電圧をＤＣ−ＤＣコンバータ１０２で印加する。ＤＣ−ＤＣコンバータ１０２の一部はＳｉＣＭＯＳスイッチングトランジスタ１０７で構成されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、アナログＲＦ（無線周波）アンプリファイア回路、レーザドライバ回路、レーザ装置、フォトディテクタアセンブリ、携帯装置等に使用される半導体装置、その製造方法及び携帯装置に関する。
【０００２】
【従来の技術】
従来、ＩＩＩ−Ｖ族化合物半導体素子であって、Ｖ族元素がＮ（窒素）であるＩＩＩ−Ｎ化合物半導体素子（ＩＩＩ−Ｎ電子デバイス）は一般的にＧａＮやＡｌＮやＩｎＮの半導体材料で作られている。このようなＩＩＩ−Ｎ電子デバイスは、ＳｉＣ基板（例えば、非特許文献１，３参照。）、又はサファイア基板（例えば、非特許文献２参照。）、又はＳｉ（１１１）基板（例えば、非特許文献４参照。）を有している。
【０００３】
ＩＩＩ−Ｎ電子デバイスの一つであるＩＩＩ−Ｎ化合物トラジスタの種類としては、ＨＦＥＴ（ヘテロ接合電界効果トランジスタ）、ＨＥＭＴ（高電子移動度トランジスタ）、ＭＩＳＦＥＴ（金属−絶縁膜−半導体の構造の電界効果トランジスタ）、ＭＯＳＦＥＴ（金属−酸化膜−半導体の構造の電界効果トランジスタ）、ＨＢＴ（ヘテロ接合バイポーラトランジスタ）等がある。
【０００４】
例えば、一般のＡｌＧａＮ−ＧａＮトランジスタは材料の特性を使用するために動作電圧が一般的に７Ｖ〜２５Ｖが必要である。
【０００５】
【非特許文献１】
「Ｕｎｄｏｐｅｄ ＡｌＧａＮ／ＧａＮ ＨＥＭＴｓ ｆｏｒ Ｍｉｃｒｏｗａｖｅ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｃａｔｉｏｎ」， ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ． ４８， ＮＯ． ３， ｐｐ． ４７９−４８５， ２００１．
【非特許文献２】
「Ｍｉｃｒｏｗａｖｅ ｐｅＲＦｏｒｍａｎｃｅ ｏｆ ＡｌＧａＮ／ＧａＮＭｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ ｏｎ Ｓａｐｐｈｉｒｅ ｓｕｂｓｔｒａｔｅｓ」， ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ． ４８， ＮＯ． ３， ｐｐ． ４１６−４１９， ２００１．
【非特許文献３】
「ＡｌＧａＮ／ＧａＮ ＨＥＭＴｓ ｏｎ ＳｉＣ ｗｉｔｈ ｏｖｅｒ １００ＧＨｚ ｆＴ ａｎｄ Ｌｏｗ Ｍｉｃｒｏｗａｖｅ Ｎｏｉｓｅ」， ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ． ４８， ＮＯ． ３， ｐｐ． ５８１−５８５， ２００１．
【非特許文献４】
「ＡｌＧａＮ／ＧａＮ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒｓ ｏｎ Ｓｉ（１１１） Ｓｕｂｓｔｒａｔｅｓ）」， ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ． ４８， ＮＯ． ３， ｐｐ． ４２０−４２６， ２００１．
【０００６】
【発明が解決しようとする課題】
上記ＩＩＩ−Ｎ化合物トランジスタは、高効率動作させるための印加電圧が高いという問題がある。例えば、ＡｌＧａＮ−ＧａＮの電界効果トランジスタはドレーン−ソース電圧が大体７Ｖ〜２５Ｖが必要である。一方、現在の携帯電話の電池が３．６Ｖ、携帯電話の中のＳｉのＲＦ（無線周波）回路の印加電圧が大体２．８Ｖであって、ＳｉのＣＭＯＳ（相補型金属酸化膜半導体）のベースバンド回路の印加電圧が大体１．４〜１．８Ｖである。このような根本的な印加電圧の違いのため、ＩＩＩ−Ｎ化合物トランジスタは、携帯電話に用いることができず、高電圧・高電力の固定装置（例えば、携帯電話の基地局の回路）に用いられている。
【０００７】
更に、上記ＩＩＩ−Ｎ化合物トランジスタはコストが高いので、Ｓｉトランジスタと同じ程度の高機能回路を作ることができないという問題がある。
【０００８】
そこで、本発明の課題は、ＩＩＩ−Ｖ族化合物半導体素子を低電圧の電源で動作させることができて低コストで高機能な半導体装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明の第１の半導体装置は、Ｓｉ基板と、上記Ｓｉ基板上に形成されたＳｉ系トランジスタと、上記Ｓｉ基板上にＩＩＩ−Ｖ族化合物バッファ層を介して一体に形成されたＩＩＩ−Ｖ族化合物半導体素子と、上記ＩＩＩ−Ｖ族化合物半導体素子の少なくとも一つの端子に電圧を印加するＤＣ−ＤＣコンバータとを備え、上記ＤＣ−ＤＣコンバータ（ブースタ）の少なくとも一部が上記Ｓｉ系トランジスタで構成されていることを特徴としている。
【００１０】
本明細書において、Ｓｉ系とは、Ｓｉ、及び、Ｓｉとの合金であるＳｉＧｅ、ＳｉＧｅＣ等を含むものとする。
【００１１】
上記構成の半導体装置によれば、上記ＤＣ−ＤＣコンバータ（ブースタ）のＳｉ系トランジスタによって、電源の供給電圧がより高い電圧に変換されて、ＩＩＩ−Ｖ族化合物半導体素子の少なくとも１つの端子に印加される。したがって、上記ＩＩＩ−Ｖ族化合物半導体素子を低電圧の電源で動作させることが出来る。
【００１２】
また、上記ＤＣ−ＤＣコンバータのＳｉ系トランジスタで供給電圧をより高い電圧に変換するので、ＩＩＩ−Ｖ族化合物半導体素子とＳｉ系トランジスタとを同一の電源で動作させることが出来る。
【００１３】
また、上記ＤＣ−ＤＣコンバータの少なくとも一部がＳｉ系トランジスタで構成されているので、Ｓｉ系トランジスタの充填密度を大きくして、ＤＣ−ＤＣコンバータを低コストで高機能化することが出来る。
【００１４】
このような半導体装置により、新たな高性能ＲＦ回路とミックスシグナル回路を実現出来る。
【００１５】
一実施形態の半導体装置は、上記第１の半導体装置において、上記ＩＩＩ−Ｖ族化合物半導体素子はＶ族元素がＮであるＩＩＩ−Ｎ化合物半導体素子である。
【００１６】
上記実施形態の半導体装置によれば、ＩＩＩ−Ｎ化合物半導体素子は、ＧａＡｓ半導体素子やＩｎＧａＡｓ半導体素子と違ってＶ族元素としてＡｓを含んでいないので、環境に悪影響を及ぼす恐れを無くすことが出来る。
【００１７】
また、上記ＩＩＩ−Ｎ化合物半導体素子は、電子の最大速度と飽和速度が速いので、高周波に対応することが出来る。
【００１８】
また、上記ＩＩＩ−Ｎ化合物半導体素子の化合物半導体材料は実質的にＩＩＩ族元素と窒素Ｎとの化合物であり、例えば、ＧａＮ、ＡｌＮ、ＩｎＮ等と、これらの化合物の合金（例えばＡｌＧａＮ，ＩｎＧａＮ，ＩｎＡｌＧａＮ）である。なお、Ｎ以外に他のＶ族元素が微量含まれていても問題は無い。
【００１９】
一実施形態の半導体装置は、上記第１の半導体装置において、上記Ｓｉ基板が、Ｓｉ（００１）５．３°〜９．３°の範囲のＳｉオフ基板である。
【００２０】
上記実施形態の半導体装置によれば、上記Ｓｉ基板が、Ｓｉ（００１）５．３°〜９．３°の範囲のＳｉオフ基板であるので、良好な特性のＩＩＩ−Ｎ化合物半導体素子を形成することが出来る。
【００２１】
一実施形態の半導体装置は、上記第１の半導体装置において、上記ＤＣ−ＤＣコンバータの上記Ｓｉ系トランジスタがＣＭＯＳ回路を構成する。
【００２２】
上記実施形態の半導体装置によれば、上記ＤＣ−ＤＣコンバータのＳｉ系トランジスタがＣＭＯＳ回路を構成するので、ＤＣ−ＤＣコンバータの消費電力を低減することが出来る。
【００２３】
一実施形態の半導体装置は、上記第１の半導体装置において、上記ＩＩＩ−Ｎ化合物半導体素子は、少なくとも２つのＩＩＩ−Ｎ化合物半導体トランジスタを含み、上記ＤＣ−ＤＣコンバータの少なくとも一部は、上記Ｓｉ系トランジスタと上記ＩＩＩ−Ｎ化合物半導体トランジスタとで構成され、上記ＤＣ−ＤＣコンバータは、上記ＤＣ−ＤＣコンバータに含まれないＩＩＩ−Ｎ化合物半導体トランジスタの少なくとも一つの端子に電圧を印加する。
【００２４】
上記実施形態の半導体装置によれば、上記ＤＣ−ＤＣコンバータはＩＩＩ−Ｎ化合物半導体トランジスタを有するので、高速化することが出来る。
【００２５】
上記ＤＣ−ＤＣコンバータは、上記ＤＣ−ＤＣコンバータに含まれないＩＩＩ−Ｎ化合物半導体トランジスタの少なくとも一つの端子に電圧を印加するので、汎用性が高い。
【００２６】
本発明のアナログＲＦアンプリファイア回路は、上記第１の半導体装置を用いたことを特徴としている。
【００２７】
上記構成のアナログＲＦアンプリファイア回路は、上記第１の半導体装置を用いているので、低コストで高機能化することが出来る。
【００２８】
本発明のレーザドライバ回路は、上記第１の半導体装置を用いたことを特徴としている。
【００２９】
上記構成のレーザドライバ回路は、上記第１の半導体装置を用いているので、低コストで高機能化することが出来る。
【００３０】
本発明のレーザ装置は、少なくとも一部がＩＩＩ−Ｎ化合物半導体からなるレーザ素子と、上記レーザ素子を駆動すると共に、上記第１の半導体装置を用いたレーザドライバ回路とを備えたことを特徴としている。
【００３１】
上記構成のレーザ装置は、上記第１の半導体装置をレーザドライバ回路に用いているので、レーザドライバ回路を低コストで高機能化することが出来る。
【００３２】
一実施形態のレーザ装置は上記レーザ素子が面発光型半導体レーザ素子である。
【００３３】
上記実施形態のレーザ装置は、上記レーザ素子が面発光型半導体レーザ素子であるので、少ない電流で発光を得ることが出来る。したがって、消費電力を低減することが出来る。
【００３４】
本発明のフォトディテクタアセンブリは、上記第１の半導体装置を用いたフォトディテクタと、上記フォトディテクタに電圧を印加するバイアス回路とを備え、上記フォトディテクタの大部分がＩＩＩ−Ｎ化合物半導体からなる。
【００３５】
上記構成のフォトディテクタアセンブリは、上記第１の半導体装置をフォトディテクタに用いているので、低コストで高機能化することが出来る。
【００３６】
また、上記フォトディテクタの大部分がＩＩＩ−Ｎ化合物半導体からなるので、環境への悪影響を低減することが出来る。
【００３７】
本発明の第２の半導体装置は、表面に窪みを有するＳｉ基板と、上記Ｓｉ基板の窪みに設けられたＩＩＩ−Ｎ化合物バッファ層と、上記ＩＩＩ−Ｎ化合物バッファ層上に設けられたＩＩＩ−Ｎ化合物半導体素子とを備えたことを特徴としている。
【００３８】
上記構成の半導体装置によれば、上記Ｓｉ基板の窪みに設けられたＩＩＩ−Ｎ化合物バッファ層上にＩＩＩ−Ｎ化合物半導体素子を設けているので、Ｓｉ基板の表面とＩＩＩ−Ｎ化合物半導体素子の表面との高さを略等しくすることが出来る。したがって、上記Ｓｉ基板の表面とＩＩＩ−Ｎ化合物半導体素子の表面との高さを略等しくすることにより、Ｓｉ基板及びＩＩＩ−Ｎ化合物半導体素子の表面上に配線を設けるためのフォトリソプロセスを容易にすることが出来る。
【００３９】
一実施形態の半導体装置は、上記第２の半導体装置において、上記Ｓｉ基板が、Ｓｉ（００１）５．３°〜９．３°の範囲の面基板である。
【００４０】
上記実施形態の半導体装置によれば、上記Ｓｉ基板が、Ｓｉ（００１）５．３°〜９．３°の範囲の面基板であるから、良好な特性のＩＩＩ−Ｎ化合物半導体素子を形成することが出来る。
【００４１】
一実施形態の半導体装置は、上記第２の半導体装置において、上記Ｓｉ基板の窪みは複数あって、その複数の窪みのうちの少なくとも２つは異なる深さを有する。
【００４２】
上記実施形態の半導体装置が複数のＩＩＩ−Ｎ化合物半導体素子を有する場合、各ＩＩＩ−Ｎ化合物半導体素子の高さが異なっていても、複数の窪みのうちの少なくとも２つは異なる深さを有するので、Ｓｉ基板の表面と全てのＩＩＩ−Ｎ化合物半導体素子の表面との高さを略等しくすることが出来る。
【００４３】
一実施形態の半導体装置は、上記第１の半導体装置において、上記Ｓｉ基板は表面に窪みを有し、上記ＩＩＩ−Ｎ化合物半導体素子は、上記Ｓｉ基板の窪みに形成された上記ＩＩＩ−Ｎ化合物バッファ層上に設けられている。
【００４４】
上記実施形態の半導体装置によれば、上記Ｓｉ基板の窪みに設けられたＩＩＩ−Ｎ化合物バッファ層上にＩＩＩ−Ｎ化合物半導体素子を設けているので、Ｓｉ基板の表面とＩＩＩ−Ｎ化合物半導体素子の表面との高さを略等しくすることが出来る。したがって、上記Ｓｉ基板の表面とＩＩＩ−Ｎ化合物半導体素子の表面との高さを略等しくすることにより、Ｓｉ基板及びＩＩＩ−Ｎ化合物半導体素子の表面上に配線を設けるためのフォトリソプロセスを容易にすることが出来る。
【００４５】
一実施形態の半導体装置は、上記第１の半導体装置において、上記Ｓｉ基板の窪みは複数あって、その複数の窪みのうちの少なくとも２つは異なる深さを有する。
【００４６】
上記実施形態の半導体装置が複数のＩＩＩ−Ｎ化合物半導体素子を有する場合、各ＩＩＩ−Ｎ化合物半導体素子の高さが異なっていても、複数の窪みのうちの少なくとも２つは異なる深さを有するので、Ｓｉ基板の表面と全てのＩＩＩ−Ｎ化合物半導体素子の表面との高さを略等しくすることが出来る。
【００４７】
本発明の半導体装置の製造方法は、上記第１の半導体装置の製造方法であって、上記ＩＩＩ−Ｎ化合物半導体素子をエピタキシャル成長で実質的に形成した後、上記Ｓｉ系トランジスタを形成するための領域を上記Ｓｉ基板にシャロウトレンチアイソレーションで形成して上記Ｓｉ系トランジスタを形成することを特徴している。
【００４８】
上記構成の半導体装置の製造方法によれば、上記シャロウトレンチアイソレーションのプロセス温度が比較的に低いので、ＩＩＩ−Ｎ化合物半導体素子が熱で破壊されるのを防ぐことが出来る。
【００４９】
また、本発明の半導体装置の製造方法は、上記第１の半導体装置の製造方法であって、上記Ｓｉ系トランジスタを形成するための領域を上記Ｓｉ基板にロコス（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）アイソレーションで形成した後、上記ＩＩＩ−Ｎ化合物半導体素子及び上記Ｓｉトランジスタを形成する。
【００５０】
上記構成の半導体装置の製造方法によれば、上記ＩＩＩ−Ｎ化合物半導体素子及びＳｉトランジスタを形成する前に、プロセス温度が比較的に高いロコスを行うので、ＩＩＩ−Ｎ化合物半導体素子及びＳｉトランジスタが熱で破壊されるのを防ぐことが出来る。
【００５１】
本発明の携帯装置は、上記第１の半導体装置または上記第２の半導体装置を用いたことを特徴としている。
【００５２】
上記構成の携帯装置は、上記第１の半導体装置または上記第２の半導体装置を用いているので、低コストで高機能化することが出来る。
【００５３】
好ましくは、上記携帯装置の電源は持ち運びが容易な携帯電源である。より好ましくは、上記携帯装置の電源は電池である。
【００５４】
また、好ましくは、上記携帯装置は情報通信機能を含む。
【００５５】
また、好ましくは、上記携帯装置は携帯電話またはコンピューターである。
【００５６】
また、好ましくは、上記携帯装置は、記録媒体に記録された情報を光学的により読み出す機能を含む。または、上記携帯装置は、記録媒体に記録された情報を光学的手段により読み出す機能と、その記録媒体に情報を光学的に記録する機能とを含む。
【００５７】
【発明の実施の形態】
以下、本発明の半導体装置を図示の実施の形態により詳細に説明する。
【００５８】
（実施の形態１）
図１に、本発明の半導体装置の実施の形態１としての携帯電話の送信器チップの模式斜視図を示す。
【００５９】
上記送信器チップには、ＳｉのＣＭＯＳ回路とＡｌＧａＮ・ＧａＮの電界効果トランジスタ回路が形成されており、全てのＲＦ回路が含まれている。以下、上記送信器チップを具体的に説明する。
【００６０】
上記送信器チップは、Ｓｉ基板の一例としてのＳｉ（００１）５．３°〜９．３°の範囲のＳｉオフ基板１００と、このＳｉオフ基板１００上に形成されたＲＦパワーアンプリファイア１０１，ＤＣ−ＤＣコンバータ１０２とを備えている。
【００６１】
上記ＲＦアンプリファイア１０１の初段はＳｉオフ基板１００上に直接形成されたＳｉＣＭＯＳ回路１０４で構成されている。一方、上記ＲＦパワーアンプリファイア１０１の最終段はＩＩＩ−Ｖ族化合物半導体素子の一例としてのＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３で構成されている。このＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３は、Ｓｉオフ基板１０１上にＩＩＩ−Ｖ族化合物バッファ層の一例としてのＧａＮバッファ層９０を介して一体に形成されている。
【００６２】
上記ＤＣ−ＤＣコンバータ１０２は、複合回路１０５、２０ＭＨｚのＳｉＣＭＯＳクロック回路１０６、Ｓｉ系トランジスタの一例としてのＳｉＣＭＯＳスイッチングトランジスタ１０７及びＳｉＣＭＯＳ操作アンプリファイア１０８を有して、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３の少なくとも一つの端子に電圧を印加する。上記複合回路１０５はＡｌＧａＮ・ＧａＮ電界効果トランジスタとＡｌＧａＮ・ＧａＮショットキダイオードとで構成されている。また、上記複合回路１０５は、そのＳｉオフ基板１００上にＧａＮバッファ層９１を介して一体に形成されている。そして、上記ＳｉＣＭＯＳクロック回路１０６、ＳｉＣＭＯＳスイッチングトランジスタ１０７及びＳｉＣＭＯＳ操作アンプリファイア１０８は、Ｓｉオフ基板１００上に直接形成されている。
【００６３】
なお、９０ａ，９１ａは選択成長されたＡｌＮ・ＧａＮ・ＡｌＧａＮ（１−１０１）面領域である。
【００６４】
上記構成の送信器チップによれば、上記ＤＣ−ＤＣコンバータ１０２のスイッチングトランジスタ１０７によって、供給電圧がより高い電圧に変換されて、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３の少なくとも一つの端子に電圧を印加する。したがって、上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３を低電圧の電源で動作させることが出来る。
【００６５】
また、上記ＤＣ−ＤＣコンバータ１０２のスイッチングトランジスタ１０７で供給電圧をより高い電圧に変換するので、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３とスイッチングトランジスタ１０７とを同一の電源で動作させることが出来る。
【００６６】
また、上記ＤＣ−ＤＣコンバータ１０２の一部をスイッチングトランジスタ１０７で構成されているので、スイッチングトランジスタ１０７の充填密度を大きくして、ＤＣ−ＤＣコンバータ１０２を低コストで高機能化することが出来る。
【００６７】
以下、上記送信器チップの製造方法の一例について説明する。
【００６８】
先ず、この製造方法では、Ｓｉ（００１）５．３°〜９．３°の範囲のＳｉオフ基板に、ＣＭＯＳのアイソレーションプロセス（素子分離工程）を行う。
【００６９】
次に、上記Ｓｉオフ基板の表面をＫＯＨエッチャントでエッチングすることにより、そのＳｉオフ基板の表面に平行のグルーブ（断面Ｖ字形状の溝、又は、断面逆台形状の溝）を複数形成する。そのグルーブの幅、及び、隣合ったグルーブ同士の間隔は１μｍ程度である。また、上記グルーブが有する斜面はＳｉ（１１１）面である。そして、上記グルーブの一つの斜面とＳｉオフ基板の表面との角度は約６２度である。以下、その斜面を「６２度斜面」と呼ぶ。また、上記グルーブのもう一つの斜面とＳｉオフ基板の表面との角度は約４８度である。以下、その斜面を「４８度斜面」と呼ぶ。
【００７０】
次に、全面的にＳｉＮｘのデポジションを行って、ＳｉＮｘをエッチングしてグルーブの６２度斜面のみを露出させる。このＳｉＮｘの代わりに、ＳｉＯｘ及び他の絶縁膜を形成してもよい。
【００７１】
次に、上記露出した６２度斜面にＡｌＮ・ＧａＮエピタキシャル層を選択成長する。このＡｌＮ・ＧａＮエピタキシャル層の選択成長は各グルーブの露出した６２度斜面に起こる。上記露出した６２度斜面に成長させる六方晶形（Ｗｕｒｔｚｉｔｅ）ＩＩＩ−Ｎ半導体は、このＩＩＩ−Ｎ半導体上に形成するＩＩＩ−Ｎ化合物半導体素子により適宜選択される。このような成長は、通常ＡｌＮの種層成長から始め、ＡｌＮの種層の上に他のＩＩＩ−Ｎ半導体の成長を行う。
【００７２】
そして、上記ＡｌＮ・ＧａＮエピタキシャル層の成長が進むと各グルーブの成長領域がくっついて幅が広くて平坦なＩＩＩ−Ｎ（１−１０１）表面が現れる。この表面は、Ｓｉオフ基板においてグルーブが形成されていない領域の表面と平行である。
【００７３】
次に、上記ＩＩＩ−Ｎ（１−１０１）表面上に、ＩＩＩ−Ｎ電界効果トランジスタのエピタキシャル層を成長する。
【００７４】
次に、上記ＩＩＩ−Ｎ電界効果トランジスタのエピタキシャル層の選択成長が終わったら、ＳｉのＣＭＯＳの製造プロセスを行って、ＳｉＣＭＯＳ回路１０４、ＳｉＣＭＯＳクロック回路１０６、ＳｉＣＭＯＳスイッチングトランジスタ１０７及びＳｉＣＭＯＳ操作アンプリファイア１０８を形成する。
【００７５】
その後、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ及びＡｌＧａＮ・ＧａＮショットキダイオードの製造プロセスを行って、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３と複合回路１０５とを形成する。
【００７６】
最後に、ＩＩＩ−Ｎ回路とＳｉ回路とを繋ぐ配線を形成する。
【００７７】
上述した製造方法では、Ｓｉ（００１）５．３°〜９．３°の範囲のＳｉオフ基板に、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３を形成するための領域を形成した後、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３を形成している。上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３の成長方法は、特開２００２−２４６６９７号公報と同様にして行うことが出来る。
【００７８】
また、Ｓｉ（００１）５．３°〜９．３°の範囲の面基板にＣＭＯＳ及びＢｉＣＭＯＳのＳｉ系デバイスとＩＩＩ−Ｎデバイスを形成するためには、製造の各プロセスの順番が重要であり、温度に対してより敏感なところ（例えばＩＩＩ−Ｎ化合物トランジスタのゲートショットキ電極）が高温プロセスで潰れないようにすることが必要である。Ｓｉ系ＣＭＯＳとＩＩＩ−Ｎ電界効果トランジスタの場合は下記（１）〜（５）のプロセスを順に行うのが有効である。
（１） Ｓｉ系ＣＭＯＳアイソレーションプロセスであるロコス（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）プロセス
（２） ＩＩＩ−Ｎエピ成長プロセス
（３） 残りのＳｉ系ＣＭＯＳの製造プロセス
（４） ＩＩＩ−Ｎ電界効果トランジスタの製造プロセス
（５） Ｓｉ系ＣＭＯＳとＩＩＩ−Ｎ電界効果トランジスタとを繋ぐ配線の形成プロセス
【００７９】
上記ロコスプロセスの処理温度は約１０５０℃である。このような高温処理のロコスプロセスが終わってから、Ｓｉ（００１）５．３°〜９．３°の範囲の面基板の全面にＳｉＮｘを形成する。次に、平行のグルーブをＳｉ基板にエッチングするプロセスを行って、ＩＩＩ−Ｎ半導体の選択成長する。このＩＩＩ−Ｎ半導体の成長をＭＯＣＶＤ（有機金属気相成長法）で行う場合は、ＡｌＮとＡｌＧａＮとＧａＮの成長温度が大体１０５０℃〜１１５０℃の範囲であるので、Ｓｉ基板の表面においてＩＩＩ−Ｎ成長を起こすべきでない領域をＳｉＮｘで守る必要である。上記ＩＩＩ−Ｎ成長が終わってからＳｉのＣＭＯＳプロセスを行って、最後に温度が比較的に低いＩＩＩ−Ｎ電界効果トランジスタの製造プロセスを行う。これにより、上記ＩＩＩ−Ｎ電界効果トランジスタが熱で破壊させるのを防ぐことが出来る。
【００８０】
上記ロコスプロセスの代わりに、シャロウトレンチアイソレーション（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）プロセスを行ってもよい。この場合は、以下（Ａ）〜（Ｅ）のプロセスを順次行う。
（Ａ） ＩＩＩ−Ｎエピ成長プロセス
（Ｂ） Ｓｉ系ＣＭＯＳアイソレーションプロセスであるシャロウトレンチアイソレーションプロセス
（Ｃ） 残りのＳｉ系ＣＭＯＳの製造プロセス
（Ｄ） ＩＩＩ−Ｎ電界効果トランジスタの製造プロセス
（Ｅ） Ｓｉ系ＣＭＯＳとＩＩＩ−Ｎ電界効果トランジスタとを繋ぐ配線の形成プロセス
【００８１】
上記シャロウトレンチアイソレーションプロセスの処理温度は比較的に低いので、シャロウトレンチアイソレーションプロセスを含むＳｉ系ＣＭＯＳの製造プロセスの全てをＩＩＩ−Ｎ成長の後に行うことが可能である。
【００８２】
図２に、上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３の模式断面図を示す。なお、上記複合回路１０５のＡｌＧａＮ・ＧａＮ電界効果トランジスタの構造も、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３の構造と同様である。なお、図２において、図１に示した構成部と同一構成部は、図１における構成部と同一参照番号を付している。
【００８３】
図２において、２１２は厚さ５０ｎｍのＳｉＮｘ、２１４は厚さ２０００ｎｍのアンドープＧａＮチャネル層、２１５は厚さ３ｎｍのアンドープＡｌ０．２Ｇａ０．８Ｎスペーサ層、２１６はＮ型ドーピング濃度１×１０１８ｃｍ−３で厚さ１５ｎｍのＡｌ０．２Ｇａ０．８Ｎ電子供給層、２１７は厚さ２ｎｍのアンドープＡｌ０．２Ｇａ０．８Ｎショットキバリア層、２１８はソースオーミックコンタクト電極（Ｔｉ／Ａｌ／Ｎｉ／Ａｕ）、２１９はドレーンオーミックコンタクト電極（Ｔｉ／Ａｌ／Ｎｉ／Ａｕ）、２２０はＴ型ショットキゲート電極（Ｎｉ／Ａｕ）、２５０はＡｌＮの種層である。
【００８４】
上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３は、ゲート長が０．２μｍ、ソースおよびドレーンのオーミック電極の長さが５μｍとなっている。また、上記ソースとドレーンとの間の間隔は１μｍに設定されている。
【００８５】
上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３はＨＥＭＴであるが、ＨＦＥＴ、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ、ＨＢＴを代わりに用いる可能性がある。
【００８６】
上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３で構成されたＲＦパワーアンプリファイア１０１の最終段と、ＲＦパワーアンプリファイア１０１の初段との間には整合回路が存在するが、図２ではその整合回路を図示していない。通常、上記整合回路は半導体基板上に直接形成する。ところが、本実施の形態１では、Ｓｉオフ基板１００の電気伝導率が、ＩＩＩ−Ｖ化合物半導体基板の電気伝導率よりも比較的に高い為、整合回路の受動素子（キャパシタやインダクタ等）をＳｉオフ基板１００上の厚い絶縁膜上に形成されるのが好ましい。
【００８７】
図３に、上記Ｓｉオフ基板１００上に厚い絶縁膜を形成した場合のＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３の模式断面図を示す。
【００８８】
図３において、３２２はソースオーミックコンタクト電極２１８に接続された２次ソース電極配線、３２３はドレーンオーミックコンタクト電極２１９に接続された２次ドレーン電極配線である。なお、図３において、図２に示した構成部と同一構成部は、図２における構成部と同一参照番号を付している。
【００８９】
上記２次ソース電極配線３２２とＳｉオフ基板１００との間、及び、２次ドレーン電極配線とＳｉオフ基板１００との間には、厚さ１０μｍのＢＣＢ（ベンゾシクロブテン）絶縁層３２１を設けている。このＢＣＢ絶縁層３２１を設けることにより、上記整合回路と配線とのＲＦロスを低減することが出来る。
【００９０】
また、ＢＣＢ層又はポリイミド（ｐｏｌｙｉｍｉｄｅ）層を用いて、ＲＦロスが低いマイクロストリップ伝送線路又はコプレーナ伝送線路の構成も出来る。例えば、図４に示すように、２層の金属層の間に絶縁膜が挟まれている構成にすることにより、整合回路と配線とのＲＦロスを低減する。
【００９１】
図４において、４２１は厚さ１０μｍのＢＣＢ絶縁層、４２４，４２５は接地配線である。上記接地配線４２４は２次ソース電極配線３２２に接続している。なお、図４において、図２に示した構成部と同一構成部は、図２における構成部と同一参照番号を付している。
【００９２】
以下、ＤＣ−ＤＣコンバータについて説明をする。
【００９３】
本発明において、ＤＣ−ＤＣコンバータは主にＳｉ系の集積回路で作られて、ＩＩＩ−Ｎデバイスと同じＳｉ基板に形成される。ＤＣ−ＤＣコンバータの種類としては、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）方式とＰＦＭ（Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）方式とがあるが、ＰＷＭ方式のＤＣ−ＤＣコンバータのほうが望ましい。通常のＤＣ−ＤＣコンバータは、回路の一部として物理的に大きいインダクタとキャパシタとを有している。このインダクタおよびキャパシタは、オフチップ又は同じＳｉ基板に搭載する。また、ＰＷＭ方式のＤＣ−ＤＣコンバータはクロック回路を含んでいる。このクロック回路はＩＩＩ−Ｎデバイスと同じＳｉ基板に集積するのが望ましい。通常、ＰＷＭ方式，ＰＦＭ方式のＤＣ−ＤＣコンバータは、一段のトランジスタから成るスイッチングデバイス、又は、数段のトランジスタから成るスイッチングデバイスを含んでいる。数段のトランジスタから成るスイッチングデバイスの場合は、最終段のトランジスタの電圧，電力が高いので、最終段のトランジスタはＩＩＩ−Ｎ化合物トランジスタを用いるのが有効である。また、高電力ダイオードもＤＣ−ＤＣコンバータ回路に含まれており、その高電力ダイオードもＩＩＩ−Ｎ半導体で作るのが有効である。一般のＤＣ−ＤＣコンバータは帰還制御回路に操作アンプリファイアを含む。この操作アンプリファイアはＩＩＩ−Ｎデバイスと同じＳｉ基板に集積するのが望ましい。
【００９４】
以上説明したように、ＤＣ−ＤＣコンバータの種類としてはＰＷＭ方式のものとＰＦＭ方式のものとがあるが、本実施の形態１のＤＣ−ＤＣコンバータ１０２はＰＷＭ方式ものとなっている。
【００９５】
図５に上記ＤＣ−ＤＣコンバータ１０２の模式回路図を示す。
【００９６】
図５において、５３１はＡｌＧａＮ・ＧａＮスイッチング電界効果トランジスタ、５３２はＡｌＧａＮ・ＧａＮショットキダイオード、５３３はインダクタ、５３４はキャパシタである。なお、ＶｃｏｎｔｒｏｌはＳｉＣＭＯＳ操作アンプリファイア１０８への供給電圧である。また、図５において、図１に示した構成部と同一構成部は、図１における構成部と同一参照番号を付している。
【００９７】
上記ＤＣ−ＤＣコンバータ１０２の代わりに、図６に示すＰＦＭのＤＣ−ＤＣコンバータ６００を用いる可能性がある。
【００９８】
図６において、６０１はＳｉ（００１）７°面基板、６０２は選択成長されたＡｌＮ・ＧａＮ・ＡｌＧａＮ（１−１０１）面領域、６０７はＳｉＣＭＯＳスイッチングトランジスタ、６０８はＳｉＣＭＯＳ操作アンプリファイア、６３１はＡｌＧａＮ／ＧａＮスイッチイング電界効果トランジスタ、６３２はＡｌＧａＮ・ＧａＮショットキダイオード、６３３はインダクタ、６３４はキャパシタである。上記インダクタ６３３，キャパシタ６３４はオフチップに実装されている。なお、ＶｃｏｎｔｒｏｌはＳｉＣＭＯＳ操作アンプリファイア６０８への供給電圧である。
【００９９】
以上のようなＤＣ−ＤＣコンバータ１０２，６００は、例えば電池の供給電圧Ｖｉｎをより高い電圧（出力電圧Ｖｏｕｔ）に昇圧する。これにより、ＤＣ−ＤＣコンバータ１０２，６００は一定の高印加電圧をＩＩＩ−Ｎデバイスにかけることが出来る。ＩＩＩ−Ｎデバイスに一般の電池の供給電圧より高い印加電圧が供給されることは特に有効である。
【０１００】
図７に、ＰＷＭ方式のＤＣ−ＤＣコンバータがＲＦパワーアンプリファイアのＡｌＧａＮ・ＧａＮ電界効果トランジスタのドレーンに一定の印加電圧を供給する集積回路の模式回路図を示す。
【０１０１】
図７において、７０１はＳｉ（００１）７°面基板、７０３はＲＦパワーアンプリファイアの最終段を構成するＡｌＧａＮ・ＧａＮ電界効果トランジスタ、７０４はＲＦパワーアンプリファイアの初段を構成するＳｉＣＭＯＳ回路、７４１は３．６Ｖの電池、７４２はＰＷＭ方式のＤＣ−ＤＣコンバータ、７４３はＲＦパワーアンプリファイア、７４４はアンテナ、７４５は段間整合回路、７４６は波出力整合回路である。なお、Ｖｉｎは電池７４１の供給電圧、ＶｏｕｔはＤＣ−ＤＣコンバータの出力、ＶｃｏｎｔｒｏｌはＤＣ−ＤＣコンバータが含む操作アンプリファイアへの供給電圧である。
【０１０２】
上記構成の集積回路によれば、電池７４１の供給電圧Ｖｉｎは、ＤＣ−ＤＣコンバータ７４２によってより高い電圧に変換されてＤＣ−ＤＣコンバータ７４２の出力Ｖｏｕｔとなる。この出力Ｖｏｕｔが、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ７０３に供給される。したがって、上記電池７４１の供給電圧Ｖｉｎが低くても、ＡｌＧａＮ／ＧａＮ電界効果トランジスタ７０３を動作させることが出来る。
【０１０３】
図８に、ＰＷＭ方式のＤＣ−ＤＣコンバータがＲＦパワーアンプリファイアのＡｌＧａＮ・ＧａＮ電界効果トランジスタのドレーンに可変印加電圧を供給する集積回路の模式回路図を示す。
【０１０４】
図８において、８０１はＳｉ（００１）７°面基板、８０３はＲＦパワーアンプリファイアの最終段を構成するＡｌＧａＮ・ＧａＮ電界効果トランジスタ、８０４はＲＦパワーアンプリファイアの初段を構成するＳｉＣＭＯＳ回路、８４１は３．６Ｖの電池、８４２はＰＷＭ方式のＤＣ−ＤＣコンバータ、８４３はＲＦパワーアンプリファイア、８４４はアンテナ、８４５は段間整合回路、８４６は出力整合回路、８４７はＳｉダイオードエンベロープ検波器、８４８はＲＦカプラである。
【０１０５】
上記集積回路によれば、ＤＣ−ＤＣコンバータ８４２の出力電圧Ｖｏｕｔは電池の供給電圧Ｖｉｎより高くて、可変印加電圧をＩＩＩ−Ｎデバイスのドレイン、つまりＡｌＧａＮ・ＧａＮ電界効果トランジスタ８０３のドレインに供給されている。
【０１０６】
このように、ＩＩＩ−ＮデバイスであるＡｌＧａＮ・ＧａＮ電界効果トランジスタ８０３に一般の電池の供給電圧より高い印加電圧が供給されることは特に有効である。
【０１０７】
すなわち、図８の集積回路は、図７の集積回路の変形形態に相当し、集積したＤＣ−ＤＣコンバータ８４２からＡｌＧａＮ・ＧａＮ電界効果トランジスタ８０３のドレーンに可変印加電圧をかけている。
【０１０８】
また、上記ＤＣ−ＤＣコンバータ８４２の出力電圧ＶｏｕｔはＲＦの電界効果トランジスタの入力ＲＦエンベロープ振幅に依存する。
【０１０９】
携帯電話に使われているＷ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ−Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）のようなＲＦのエンベロープが一定でない通信システムには印加電圧がＲＦのエンベロープを着いて行くと効率が高くなる（例えば「Ｍｉｃｒｏｗａｖｅ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ Ｅｆｆｉｃｉｅｎｃｙ Ｉｍｐｒｏｖｅｍｅｎｔ ｗｉｔｈ ａ １０ＭＨｚ ＨＢＴ ＤＣ−ＤＣ ｃｏｎｖｅｒｔｅｒ」， ＩＥＥＥ ＭＴＴ−Ｓ Ｄｉｇｅｓｔ， ｐｐ． ５８９−５９２， １９９８参照）。
【０１１０】
上記実施の形態１では、インダクタ５３３，６３３及びキャパシタ５３４，６３４をオフチップに実装してたが、インダクタ５３３，６３３及びキャパシタ５３４，６３４をＳｉオフ基板１００に実装してもよい。
【０１１１】
（実施の形態２）
図９に、本発明の半導体装置の実施の形態２としてのレーザドライバチップの模式斜視図を示す。
【０１１２】
上記レーザドライバチップの回路には耐圧と電力が高いトランジスタが必要である。Ｓｉの信号処理回路を高電力トランジスタと集積すればコストと性能がよくなるので、本発明をレーザドライバチップに適用するのは特に有効である。また、上記レーザドライバチップはＳｉ（００１）７．３°面基板から分割される。
【０１１３】
上記レーザドライバチップには、ＳｉＣＭＯＳ回路と、ＡｌＧａＮ・ＧａＮ電界効果トランジスタと、ＡｌＧａＮ・ＧａＮショットキダイオードとが形成されている。
【０１１４】
すなわち、図９において、９０１はＳｉ基板の一例としてのＳｉ（００１）７．３°面基板、９０２は選択成長されたＡｌＮ・ＧａＮ・ＡｌＧａＮ（１−１０１）面領域、９０３はＩＩＩ−Ｖ族化合物半導体素子の一例としてのレーザドライバ回路用のＡｌＧａＮ・ＧａＮ電界効果トランジスタ、９０４はレーザドライバ回路用，ＤＣ−ＤＣコンバータ用のＳｉＣＭＯＳ回路、９０５はＤＣ−ＤＣコンバータ用の複合回路である。上記複合回路９０５は、ＤＣ−ＤＣコンバータ用のＡｌＧａＮ・ＧａＮ電界効果トランジスタと、ＤＣ−ＤＣコンバータ用のＡｌＧａＮ・ＧａＮショットキダイオードとで構成されている。なお、上記ＤＣ−ＤＣコンバータはＰＷＭ方式のものである。
【０１１５】
上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ９０３は、ＩＩＩ−Ｎ化合物バッファ層の一例としてのＧａＮバッファ層９９０を介してＳｉ（００１）７．３°面基板９０１上に形成されている。
【０１１６】
上記複合回路９０５のＡｌＧａＮ・ＧａＮ電界効果トランジスタ及びＡｌＧａＮ・ＧａＮショットキダイオードは、Ｓｉ（００１）７．３°面基板９０１上にＧａＮバッファ層９９１を介して形成されている。
【０１１７】
上記ＳｉＣＭＯＳ回路９０４は、図示しないが、Ｓｉ系トランジスタの一例としてのＳｉトランジスタで構成されている。
【０１１８】
上記構成のレーザドライバチップの製造プロセス順番は上記実施の形態１の製造プロセス順番と同じである。
【０１１９】
また、上記レーザドライバチップはレーザ素子を搭載していなかったが、レーザ素子を搭載してもよい。例えば、ＩＩＩ−Ｎ半導体レーザ素子を搭載する場合、ＩＩＩ−Ｎ半導体レーザ素子のエピタキシャル層と、ＩＩＩ−Ｎ電界効果トランジスタのエピタキシャル層とを別々に成長する必要がある。そのレーザとしては、端面放射レーザ素子（Ｅｄｇｅ−ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ）や面発光型半導体レーザ素子（ＶＣＳＥＬ：Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ）などが成長出来る。上記レーザドライバチップに面発光型半導体レーザ素子を搭載する場合は、Ｓｉ基板とＩＩＩ−Ｎ半導体のエピタキシャル層を劈開しなくてもいいので、本発明は面発光型半導体レーザ素子には本発明が特に有効である。
【０１２０】
図１０に、半導体レーザ素子を搭載したレーザドライバチップの模式斜視図を示す。
【０１２１】
図１０において、１００１はＳｉ基板の一例としてのＳｉ（００１）５．３°面基板、１００２は選択成長されたＡｌＮ・ＧａＮ・ＡｌＧａＮ（１−１０１）面領域、１００３はＩＩＩ−Ｖ族化合物半導体素子の一例としてのレーザドライバ回路用のＡｌＧａＮ・ＧａＮ電界効果トランジスタ、１００４はレーザドライバ回路用，ＤＣ−ＤＣコンバータ用のＳｉＣＭＯＳ回路、１００５はＤＣ−ＤＣコンバータ用の複合回路、１００６はＩＩＩ−Ｖ族化合物半導体素子の一例としてのＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ端面放射型レーザ素子、１０５１は選択成長されたＡｌＮ・ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ（１−１０１）面領域である。また、上記複合回路１００５は、ＤＣ−ＤＣコンバータ用のＡｌＧａＮ・ＧａＮ電界効果トランジスタと、ＤＣ−ＤＣコンバータ用のＡｌＧａＮ・ＧａＮショットキダイオードとから成っている。
【０１２２】
上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１００３は、ＩＩＩ−Ｖ族化合物バッファ層の一例としてのＧａＮバッファ層１０９１を介してＳｉ（００１）５．３°面基板１００１上に形成されている。
【０１２３】
上記ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ端面放射型レーザ素子１００６は、ＩＩＩ−Ｖ族化合物バッファ層の一例としてのＧａＮバッファ層１０９０を介してＳｉ（００１）５．３°面基板１００１上に形成されている。
【０１２４】
上記複合回路１００５のＡｌＧａＮ・ＧａＮ電界効果トランジスタ及びＡｌＧａＮ・ＧａＮショットキダイオードは、ＧａＮバッファ層１０９２を介してＳｉ（００１）５．３°面基板１００１上に形成されている。
【０１２５】
また、図示しないが、上記ＳｉＣＭＯＳ回路１００４はＳｉ系トランジスタの一例としてのＳｉトランジスタで構成されている。
【０１２６】
これまでの実施例は、ＩＩＩ−Ｎ半導体のエピタキシャル層をＳｉ基板にエッチングされたグルーブに選択成長して、非平坦な構成にしていた。場合によっては、図１１に示すように、Ｓｉ基板の一例としてのＳｉ（００１）９．３°面基板１１０１の表面における窪み１１００に形成されたＧａＮバッファ層１１９０上にＡｌＧａＮ・ＧａＮ電界効果トランジスタ１１０３を設けるのが有効である。ここでは、上記ＧａＮバッファ層１１９０がＩＩＩ−Ｖ族化合物バッファ層の一例に相当し、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１１０３がＩＩＩ−Ｖ族化合物半導体素子の一例に相当する。また、上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１１０３の構成は、図２のＡｌＧａＮ・ＧａＮ電界効果トランジスタ１１０３の構成と同様である。
【０１２７】
なお、図１１において、１１１２は厚さ５０ｎｍのＳｉＮｘ、１１２１は厚さ１０μｍのＢＣＢ絶縁層、１１２２はソースオーミックコンタクト電極１１１８に接続された２次ソース電極配線、１１２３はドレーンオーミックコンタクト電極１１１９に接続された２次ドレーン電極配線である。
【０１２８】
以上のように、上記窪み１１００に形成されたＧａＮバッファ層１１９０上にＡｌＧａＮ・ＧａＮ電界効果トランジスタ１１０３を設けた場合、平坦なＳｉ／ＩＩＩ−Ｎ回路が出来る。つまり、上記Ｓｉ（００１）９．３°面基板１１０１の表面と、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１１０３の表面とを略同じ高さにすることができる。その結果、フォトレジストのステップカバレッジの問題とステッパのピントが合わない問題とが解消して、製造が容易になる。
【０１２９】
図１２に、面発光型半導体レーザ素子を含むレーザドライバチップの模式斜視図を示す。このレーザドライバチップはＩＩＩ−Ｎ回路およびＳｉ回路を含んでいる。
【０１３０】
図１２において、１２０１はＳｉ基板の一例としてのＳｉ（００１）７．３°面基板、１２０２はＡｌＧａＮ・ＧａＮの電界効果トランジスタ用の選択成長されたＡｌＮ・ＧａＮ・ＡｌＧａＮ（１−１０１）面領域、１２０３はＩＩＩ−Ｖ族化合物半導体素子の一例としてのレーザドライバ回路用のＡｌＧａＮ・ＧａＮ電界効果トランジスタ、１２０４はレーザドライバ回路用，ＤＣ−ＤＣコンバータ用のＳｉＣＭＯＳ回路、１２０５はＤＣ−ＤＣコンバータ用の複合回路、１２０６はＩＩＩ−Ｖ族化合物半導体素子の一例としてのＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ面発光型半導体レーザ素子、１２０７は面発光型半導体レーザ素子用の選択成長されたＡｌＮ・ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ（１−１０１）面領域、１２０８は面発光型半導体レーザ素子用の窪みである。上記複合回路１２０５は、ＤＣ−ＤＣコンバータ用のＡｌＧａＮ・ＧａＮ電界効果トランジスタと、ＤＣ−ＤＣコンバータ用のＡｌＧａＮ・ＧａＮショットキダイオードとで構成されている。
【０１３１】
上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１２０３は、Ｓｉ（００１）７．３°面基板１２０１の表面上にＩＩＩ−Ｖ族化合物バッファ層の一例としてのＧａＮバッファ層１２９１を介して形成されている。
【０１３２】
上記複合回路１２０５のＡｌＧａＮ・ＧａＮ電界効果トランジスタ，ＡｌＧａＮ・ＧａＮショットキダイオードは、Ｓｉ（００１）７．３°面基板１２０１の表面上にＧａＮバッファ層１２９２を介して形成されている。
【０１３３】
上記ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ面発光型半導体レーザ素子１２０６は、ＩＩＩ−Ｖ族化合物バッファ層の一例としてのＧａＮバッファ層１２９０を介してＳｉ（００１）７．３°面基板１２０１上に形成されている。そのＧａＮバッファ層１２９０はＳｉ（００１）７．３°面基板１２０１の表面の窪み１２０８に形成されている。
【０１３４】
また、図示しないが、上記ＳｉＣＭＯＳ回路１２０４はＳｉ系トランジスタの一例としてのＳｉトランジスタで構成されている。
【０１３５】
上記構成のレーザドライバチップによれば、ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ面発光型半導体レーザ素子１２０７のエピタキシャル層が厚いが、ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ面発光型半導体レーザ素子１２０７を窪み１２０８上に配置しているので、その窪み１２０８の深さを適切に設定することにより、平坦なＳｉ／ＩＩＩ−Ｎ回路が出来る。つまり、上記Ｓｉ（００１）７．３°面基板１２０１の表面と、ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ面発光型半導体レーザ素子１２０７の表面とを略同じ高さにすることができる。その結果、フォトレジストのステップカバレッジの問題とステッパのピントが合わない問題とが解消して、製造が容易になる。
【０１３６】
図１３に、複数の窪みが表面に形成された基板を備えたレーザドライバチップの模式斜視図を示す。
【０１３７】
図１３において、１３０１はＳｉ基板の一例としてのＳｉ（００１）７．３°面基板、１３０２はＡｌＧａＮ・ＧａＮ電界効果トランジスタ用の選択成長されたＡｌＮ・ＧａＮ・ＡｌＧａＮ（１−１０１） 面領域、１３０３はＩＩＩ−Ｖ族化合物半導体素子の一例としてのレーザドライバ回路用のＡｌＧａＮ・ＧａＮ電界効果トランジスタ、１３０４はレーザドライバ回路用，ＤＣ−ＤＣコンバータ用のＳｉＣＭＯＳ回路、１３０５はＤＣ−ＤＣコンバータ回路用の複合回路、１３０６はＩＩＩ−Ｖ族化合物半導体素子の一例としてのＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ面発光型半導体レーザ素子、１３０７は面発光型半導体レーザ素子用の選択成長されたＡｌＮ・ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ（１−１０１）面領域、１３０８は面発光型半導体レーザ素子用の窪み、１３０９，１３１０は電界効果トランジスタ用，ショットキダイオード用の窪みである。上記複合回路１３０５は、ＤＣ−ＤＣコンバータ回路用のＡｌＧａＮ・ＧａＮ電界効果トランジスタと、ＤＣ−ＤＣコンバータ回路用のＡｌＧａＮ・ＧａＮショットキダイオードとで構成されている。また、上記窪み１３９０，１３９１，１３９２は互いに異なる深さを有している。
【０１３８】
上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１３０３は、ＩＩＩ−Ｖ族化合物バッファ層の一例としてのＧａＮバッファ層１３９１を介してＳｉ（００１）７．３°面基板１３０１上に形成されている。そのＧａＮバッファ層１３９１は、Ｓｉ（００１）７．３°面基板１３０１の表面の窪み１３０９に形成されている。
【０１３９】
上記複合回路１３０５のＡｌＧａＮ・ＧａＮ電界効果トランジスタ及びＡｌＧａＮ・ＧａＮショットキダイオードは、Ｓｉ（００１）７．３°面基板１３０１の表面の窪み１３１０に形成されたＧａＮバッファ層１３９２上に設けられている。
【０１４０】
上記ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ面発光型半導体レーザ素子１３０６は、ＩＩＩ−Ｖ族化合物バッファ層の一例としてのＧａＮバッファ層１３９０上に形成されている。そのＧａＮバッファ層１３９０は、Ｓｉ（００１）７．３°面基板１３０１の表面の窪み１３０８に形成されている。
【０１４１】
また、図示しないが、上記ＳｉＣＭＯＳ回路１３０４はＳｉ系トランジスタの一例としてのＳｉトランジスタで構成されている。
【０１４２】
上記構成のレーザドライバチップによれば、上記窪み１３９０，１３９１，１３９２の深さを夫々適切に設定することにより、平坦なＳｉ／ＩＩＩ−Ｎ回路が出来る。つまり、上記Ｓｉ（００１）７．３°面基板１３０１の表面と、ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ面発光型半導体レーザ素子１３０６の表面と、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１３０３の表面と、複合回路１３０５の表面とを略同じ高さにすることができる。その結果、フォトレジストのステップカバレッジの問題とステッパのピントが合わない問題とが解消して、製造が容易になる。
【０１４３】
また、本実施の形態２のレーザドライバチップが上記実施の形態１と同様の効果を奏するのは言うまでもない。
【０１４４】
本発明の半導体装置に用いる半導体材料はＩＩＩ−Ｎの材料とＳｉ系の材料である。ＩＩＩ−Ｎの材料は第５族の原子が主にＮであるので、他の第５族の原子（ＰとＡｓ等）が僅かに含まれてもこの発明の本質が変わらない。また、Ｓｉ系の材料は主にＳｉの原子である。Ｓｉ系とは、Ｓｉの一般的にＳｉ基板に成長される合金、例えばＳｉＧｅやＳｉＧｅＣ等も含む。
本発明の半導体装置はＩＩＩ−Ｖ化合物半導体素子を備えてもよい。
【０１４５】
本発明のＤＣ−ＤＣコンバータはＰＷＭ方式のＤＣ−ＤＣコンバータであってもよいし、ＰＦＭ方式のＤＣ−ＤＣコンバータであってもよい。
【０１４６】
本発明の半導体装置は、上記実施の形態１，２で用いたＩＩＩ−Ｖ族化合物半導体素子以外のＩＩＩ−Ｖ族化合物半導体素子を備えていてもよい。
【０１４７】
本発明の半導体装置をフォトディテクタアセンブリに用いてもよい。つまり、上記フォトディテクタアセンブリは、本発明の半導体装置を用いたフォトディテクタと、このフォトディテクタに電圧を印加するバイアス回路とを備え、フォトディテクタが実質的にＩＩＩ−Ｎ化合物半導体からなってもよい。この場合、上記フォトディテクタアセンブリを低コストで高機能化することが出来る。
【０１４８】
また、上記フォトディテクタが実質的にＩＩＩ−Ｎ化合物半導体からなるので、環境への悪影響を低減することが出来る。
【０１４９】
本発明の半導体装置は、Ｓｉ（００１）５．３°〜９．３°の範囲の面基板を備えてもよい。
【０１５０】
本発明の半導体装置は、複数の窪みを表面に有するＳｉ基板を備えていてもよい。この場合、上記複数の窪みのうちの少なくとも２つを異なる深さにしてもよい。ここで、上記窪みの深さとは、Ｓｉ基板の表面から窪みの一番深い部分までの長さを指す。
【０１５１】
本発明の半導体装置を携帯装置に用いてもよい。この場合、上記携帯装置を低コストで高機能化することが出来る。
【０１５２】
好ましくは、上記携帯装置の電源は持ち運びが容易な携帯電源である。より好ましくは、上記携帯装置の電源は電池である。
【０１５３】
また、好ましくは、上記携帯装置は情報通信機能を含む。
【０１５４】
また、好ましくは、上記携帯装置は携帯電話またはコンピューターである。
【０１５５】
また、好ましくは、上記携帯装置は、記録媒体に記録された情報を光学的により読み出す機能を含む。または、上記携帯装置は、記録媒体に記録された情報を光学的手段により読み出す機能と、その記録媒体に情報を光学的に記録する機能とを含む。
【０１５６】
【発明の効果】
以上より明らかなように、本発明の半導体装置は、ＩＩＩ−Ｎ化合物半導体デバイスと共にＳｉ／ＩＩＩ−Ｎ半導体で作られたＤＣ−ＤＣコンバータを同じＳｉ基板に集積すればいくつかの応用に有効である。
【０１５７】
高周波応用又は高電力応用の場合は最適な印加電圧で動作するとＩＩＩ−ＮのＲＦトランジスタの性能は、ＳｉやＳｉＧｅトランジスタよりいい。高周波Ｓｉトランジスタの耐圧に比べるとＩＩＩ−Ｎ化合物トランジスタの耐圧が高い。しかし、一方ＳｉやＳｉＧｅの回路はＩＩＩ−Ｎの回路に比べると機能性が高くて、動作電圧が低い。本発明はＩＩＩ−ＮデバイスとＳｉ系のデバイスを一体に集積することにより、同じ低電圧印加電圧で動作させることができる。
【０１５８】
本発明により、コストが低くて、低電圧の電池で駆動可能な回路が出来る。電池の電圧がＩＩＩ−Ｎデバイスの最適な印加電圧より低くてもＤＣ−ＤＣコンバータで昇圧して最適な印加電圧にできるので効率的な動作が出来る。現在の携帯電話は電池の電圧が一般的に３．６Ｖか３．６Ｖ以下であるので、従来のＲＦ回路では、Ｓｉ、ＧａＡｓ、又はＩｎＰのトランジスタを用ている。本発明ではＩＩＩ−Ｎ化合物半導体トランジスタを用いるので、従来のＳｉのＲＦ回路に比べると効率をより高く動作できる。本発明により従来のＧａＡｓ及びＩｎＰのＲＦ回路に比べるとコストがより低くて、効率がより高い動作が可能である。
【０１５９】
つまり、本発明の回路は従来の技術に比較すると下記（ａ）〜（ｄ）のようなメリットがある。
（ａ） 性能が高い
（ｂ） 機能性が高い
（ｃ） 供給電圧が低い
（ｄ） コストが低い
【０１６０】
本発明のもう一つのメリットはＧａＡｓやＩｎＧａＡｓと違ってＡｓを含んでいる化合物がない。ＩＩＩ−Ｖ化合物に一般的に入っているＡｓは環境の問題の虞がある。
【０１６１】
本発明の技術はＤＣ−ＤＣコンバータのＳｉ系の回路だけでは無く、他のＳｉ系の回路を集積することも可能である。例えば、携帯電話の全てのＳｉのＲＦ回路を一体のＳｉ基板に集積することが出来る。更に集積すれば、Ｓｉ系のベースバンド回路も含めることが出来て更にコストと性能の改善が出来る。図１はこのような携帯電話のＲＦ送信機チップの実施形態を示す図である。図１に示したチップはＳｉ（００１）７．３°面基板から分割されて、全てのＲＦとベースバンド回路がＳｉのＣＭＯＳとＡｌＧａＮ・ＧａＮの電界効果トランジスタ技術で作られる。
【０１６２】
電池により電圧が供給される高電力で、高周波数の回路には本発明が特に有効である。本発明を特に有効に使用する回路の種類としてはＲＦ回路又はミックスシグナル回路又はｖｉｓｉｂｌｅとＵＶのオプティカルディテクタの回路又はｖｉｓｉｂｌｅとＵＶのオプティカルエミッタの回路がある。実施の形態２はＩＩＩ−Ｎ／Ｓｉのレーザドライバ回路である。Ｓｉ系の信号処理回路を集積化出来る。更に集積化すればＬＡＳＥＲ自体も集積化出来る回路である。この回路は低電圧電池で動作することも出来る。このように高機能性がある回路は将来のＣＤプレーヤーやＭＤプレーヤーやＤＶＤプレーヤーに用いることが出来る。
【図面の簡単な説明】
【図１】図１は本発明の実施の形態１の携帯電話の送信器チップの模式斜視図である。
【図２】図２はＡｌＧａＮ・ＧａＮ電界効果トランジスタの模式断面図である。
【図３】図３は上記送信器チップの変形例のＡｌＧａＮ・ＧａＮ電界効果トランジスタの模式断面図である。
【図４】図４は上記送信器チップの他の変形例のＡｌＧａＮ・ＧａＮ電界効果トランジスタの模式断面図である。
【図５】図５は上記送信器チップにおけるＰＷＭ方式のＤＣ−ＤＣコンバータの模式回路図である。
【図６】図６はＰＦＭ方式のＤＣ−ＤＣコンバータの模式回路図である。
【図７】図７は、ＰＷＭ方式のＤＣ−ＤＣコンバータがＲＦパワーアンプリファイアのＡｌＧａＮ・ＧａＮ電界効果トランジスタのドレーンに一定の印加電圧を供給する集積回路の模式回路図である。
【図８】図８は、ＰＷＭ方式のＤＣ−ＤＣコンバータがＲＦパワーアンプリファイアのＡｌＧａＮ・ＧａＮ電界効果トランジスタのドレーンに可変印加電圧を供給する集積回路の模式回路図である。
【図９】図９は本発明の実施の形態１のレーザドライバチップの模式斜視図である。
【図１０】図１０は上記レーザドライバチップの変形例の模式斜視図である。
【図１１】図１１は窪みに成長させたＡｌＧａＮ・ＧａＮの電界効果トランジスタの模式断面図である。
【図１２】図１２は面発光型半導体レーザ素子を含むレーザドライバチップの模式斜視図である。
【図１３】図１３は複数の窪みが表面に形成された基板を備えたレーザドライバチップの模式斜視図である。
【符号の説明】
９０ ＧａＮバッファ層
１００ Ｓｉオフ基板
１０２ ＤＣ−ＤＣコンバータ
１０３ ＡｌＧａＮ・ＧａＮ電界効果トランジスタ
１０７ ＳｉＣＭＯＳスイッチングトランジスタ
９０１ Ｓｉ（００１）７．３°面基板
９０３ ＡｌＧａＮ・ＧａＮ電界効果トランジスタ
１００１ Ｓｉ（００１）５．３°面基板
１００３ ＡｌＧａＮ・ＧａＮ電界効果トランジスタ
１００６ ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ端面放射型レーザ素子
１０９０，１０９１ ＧａＮバッファ層
１１０１ Ｓｉ（００１）９．３°面基板
１１０３ ＡｌＧａＮ・ＧａＮ電界効果トランジスタ
１２０１ Ｓｉ（００１）７．３°面基板
１２０３ ＡｌＧａＮ・ＧａＮ電界効果トランジスタ
１２０６ ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ面発光型半導体レーザ素子
１２９０，１２９１ ＧａＮバッファ層
１３０１ Ｓｉ（００１）７．３°面基板
１３０３ ＡｌＧａＮ・ＧａＮ電界効果トランジスタ
１３０６ ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ面発光型半導体レーザ素子
１３９０，１３９１ ＧａＮバッファ層
【発明の属する技術分野】
本発明は、例えば、アナログＲＦ（無線周波）アンプリファイア回路、レーザドライバ回路、レーザ装置、フォトディテクタアセンブリ、携帯装置等に使用される半導体装置、その製造方法及び携帯装置に関する。
【０００２】
【従来の技術】
従来、ＩＩＩ−Ｖ族化合物半導体素子であって、Ｖ族元素がＮ（窒素）であるＩＩＩ−Ｎ化合物半導体素子（ＩＩＩ−Ｎ電子デバイス）は一般的にＧａＮやＡｌＮやＩｎＮの半導体材料で作られている。このようなＩＩＩ−Ｎ電子デバイスは、ＳｉＣ基板（例えば、非特許文献１，３参照。）、又はサファイア基板（例えば、非特許文献２参照。）、又はＳｉ（１１１）基板（例えば、非特許文献４参照。）を有している。
【０００３】
ＩＩＩ−Ｎ電子デバイスの一つであるＩＩＩ−Ｎ化合物トラジスタの種類としては、ＨＦＥＴ（ヘテロ接合電界効果トランジスタ）、ＨＥＭＴ（高電子移動度トランジスタ）、ＭＩＳＦＥＴ（金属−絶縁膜−半導体の構造の電界効果トランジスタ）、ＭＯＳＦＥＴ（金属−酸化膜−半導体の構造の電界効果トランジスタ）、ＨＢＴ（ヘテロ接合バイポーラトランジスタ）等がある。
【０００４】
例えば、一般のＡｌＧａＮ−ＧａＮトランジスタは材料の特性を使用するために動作電圧が一般的に７Ｖ〜２５Ｖが必要である。
【０００５】
【非特許文献１】
「Ｕｎｄｏｐｅｄ ＡｌＧａＮ／ＧａＮ ＨＥＭＴｓ ｆｏｒ Ｍｉｃｒｏｗａｖｅ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｃａｔｉｏｎ」， ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ． ４８， ＮＯ． ３， ｐｐ． ４７９−４８５， ２００１．
【非特許文献２】
「Ｍｉｃｒｏｗａｖｅ ｐｅＲＦｏｒｍａｎｃｅ ｏｆ ＡｌＧａＮ／ＧａＮＭｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ ｏｎ Ｓａｐｐｈｉｒｅ ｓｕｂｓｔｒａｔｅｓ」， ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ． ４８， ＮＯ． ３， ｐｐ． ４１６−４１９， ２００１．
【非特許文献３】
「ＡｌＧａＮ／ＧａＮ ＨＥＭＴｓ ｏｎ ＳｉＣ ｗｉｔｈ ｏｖｅｒ １００ＧＨｚ ｆＴ ａｎｄ Ｌｏｗ Ｍｉｃｒｏｗａｖｅ Ｎｏｉｓｅ」， ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ． ４８， ＮＯ． ３， ｐｐ． ５８１−５８５， ２００１．
【非特許文献４】
「ＡｌＧａＮ／ＧａＮ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒｓ ｏｎ Ｓｉ（１１１） Ｓｕｂｓｔｒａｔｅｓ）」， ＩＥＥＥ Ｔｒａｎｓ． Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ． ４８， ＮＯ． ３， ｐｐ． ４２０−４２６， ２００１．
【０００６】
【発明が解決しようとする課題】
上記ＩＩＩ−Ｎ化合物トランジスタは、高効率動作させるための印加電圧が高いという問題がある。例えば、ＡｌＧａＮ−ＧａＮの電界効果トランジスタはドレーン−ソース電圧が大体７Ｖ〜２５Ｖが必要である。一方、現在の携帯電話の電池が３．６Ｖ、携帯電話の中のＳｉのＲＦ（無線周波）回路の印加電圧が大体２．８Ｖであって、ＳｉのＣＭＯＳ（相補型金属酸化膜半導体）のベースバンド回路の印加電圧が大体１．４〜１．８Ｖである。このような根本的な印加電圧の違いのため、ＩＩＩ−Ｎ化合物トランジスタは、携帯電話に用いることができず、高電圧・高電力の固定装置（例えば、携帯電話の基地局の回路）に用いられている。
【０００７】
更に、上記ＩＩＩ−Ｎ化合物トランジスタはコストが高いので、Ｓｉトランジスタと同じ程度の高機能回路を作ることができないという問題がある。
【０００８】
そこで、本発明の課題は、ＩＩＩ−Ｖ族化合物半導体素子を低電圧の電源で動作させることができて低コストで高機能な半導体装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明の第１の半導体装置は、Ｓｉ基板と、上記Ｓｉ基板上に形成されたＳｉ系トランジスタと、上記Ｓｉ基板上にＩＩＩ−Ｖ族化合物バッファ層を介して一体に形成されたＩＩＩ−Ｖ族化合物半導体素子と、上記ＩＩＩ−Ｖ族化合物半導体素子の少なくとも一つの端子に電圧を印加するＤＣ−ＤＣコンバータとを備え、上記ＤＣ−ＤＣコンバータ（ブースタ）の少なくとも一部が上記Ｓｉ系トランジスタで構成されていることを特徴としている。
【００１０】
本明細書において、Ｓｉ系とは、Ｓｉ、及び、Ｓｉとの合金であるＳｉＧｅ、ＳｉＧｅＣ等を含むものとする。
【００１１】
上記構成の半導体装置によれば、上記ＤＣ−ＤＣコンバータ（ブースタ）のＳｉ系トランジスタによって、電源の供給電圧がより高い電圧に変換されて、ＩＩＩ−Ｖ族化合物半導体素子の少なくとも１つの端子に印加される。したがって、上記ＩＩＩ−Ｖ族化合物半導体素子を低電圧の電源で動作させることが出来る。
【００１２】
また、上記ＤＣ−ＤＣコンバータのＳｉ系トランジスタで供給電圧をより高い電圧に変換するので、ＩＩＩ−Ｖ族化合物半導体素子とＳｉ系トランジスタとを同一の電源で動作させることが出来る。
【００１３】
また、上記ＤＣ−ＤＣコンバータの少なくとも一部がＳｉ系トランジスタで構成されているので、Ｓｉ系トランジスタの充填密度を大きくして、ＤＣ−ＤＣコンバータを低コストで高機能化することが出来る。
【００１４】
このような半導体装置により、新たな高性能ＲＦ回路とミックスシグナル回路を実現出来る。
【００１５】
一実施形態の半導体装置は、上記第１の半導体装置において、上記ＩＩＩ−Ｖ族化合物半導体素子はＶ族元素がＮであるＩＩＩ−Ｎ化合物半導体素子である。
【００１６】
上記実施形態の半導体装置によれば、ＩＩＩ−Ｎ化合物半導体素子は、ＧａＡｓ半導体素子やＩｎＧａＡｓ半導体素子と違ってＶ族元素としてＡｓを含んでいないので、環境に悪影響を及ぼす恐れを無くすことが出来る。
【００１７】
また、上記ＩＩＩ−Ｎ化合物半導体素子は、電子の最大速度と飽和速度が速いので、高周波に対応することが出来る。
【００１８】
また、上記ＩＩＩ−Ｎ化合物半導体素子の化合物半導体材料は実質的にＩＩＩ族元素と窒素Ｎとの化合物であり、例えば、ＧａＮ、ＡｌＮ、ＩｎＮ等と、これらの化合物の合金（例えばＡｌＧａＮ，ＩｎＧａＮ，ＩｎＡｌＧａＮ）である。なお、Ｎ以外に他のＶ族元素が微量含まれていても問題は無い。
【００１９】
一実施形態の半導体装置は、上記第１の半導体装置において、上記Ｓｉ基板が、Ｓｉ（００１）５．３°〜９．３°の範囲のＳｉオフ基板である。
【００２０】
上記実施形態の半導体装置によれば、上記Ｓｉ基板が、Ｓｉ（００１）５．３°〜９．３°の範囲のＳｉオフ基板であるので、良好な特性のＩＩＩ−Ｎ化合物半導体素子を形成することが出来る。
【００２１】
一実施形態の半導体装置は、上記第１の半導体装置において、上記ＤＣ−ＤＣコンバータの上記Ｓｉ系トランジスタがＣＭＯＳ回路を構成する。
【００２２】
上記実施形態の半導体装置によれば、上記ＤＣ−ＤＣコンバータのＳｉ系トランジスタがＣＭＯＳ回路を構成するので、ＤＣ−ＤＣコンバータの消費電力を低減することが出来る。
【００２３】
一実施形態の半導体装置は、上記第１の半導体装置において、上記ＩＩＩ−Ｎ化合物半導体素子は、少なくとも２つのＩＩＩ−Ｎ化合物半導体トランジスタを含み、上記ＤＣ−ＤＣコンバータの少なくとも一部は、上記Ｓｉ系トランジスタと上記ＩＩＩ−Ｎ化合物半導体トランジスタとで構成され、上記ＤＣ−ＤＣコンバータは、上記ＤＣ−ＤＣコンバータに含まれないＩＩＩ−Ｎ化合物半導体トランジスタの少なくとも一つの端子に電圧を印加する。
【００２４】
上記実施形態の半導体装置によれば、上記ＤＣ−ＤＣコンバータはＩＩＩ−Ｎ化合物半導体トランジスタを有するので、高速化することが出来る。
【００２５】
上記ＤＣ−ＤＣコンバータは、上記ＤＣ−ＤＣコンバータに含まれないＩＩＩ−Ｎ化合物半導体トランジスタの少なくとも一つの端子に電圧を印加するので、汎用性が高い。
【００２６】
本発明のアナログＲＦアンプリファイア回路は、上記第１の半導体装置を用いたことを特徴としている。
【００２７】
上記構成のアナログＲＦアンプリファイア回路は、上記第１の半導体装置を用いているので、低コストで高機能化することが出来る。
【００２８】
本発明のレーザドライバ回路は、上記第１の半導体装置を用いたことを特徴としている。
【００２９】
上記構成のレーザドライバ回路は、上記第１の半導体装置を用いているので、低コストで高機能化することが出来る。
【００３０】
本発明のレーザ装置は、少なくとも一部がＩＩＩ−Ｎ化合物半導体からなるレーザ素子と、上記レーザ素子を駆動すると共に、上記第１の半導体装置を用いたレーザドライバ回路とを備えたことを特徴としている。
【００３１】
上記構成のレーザ装置は、上記第１の半導体装置をレーザドライバ回路に用いているので、レーザドライバ回路を低コストで高機能化することが出来る。
【００３２】
一実施形態のレーザ装置は上記レーザ素子が面発光型半導体レーザ素子である。
【００３３】
上記実施形態のレーザ装置は、上記レーザ素子が面発光型半導体レーザ素子であるので、少ない電流で発光を得ることが出来る。したがって、消費電力を低減することが出来る。
【００３４】
本発明のフォトディテクタアセンブリは、上記第１の半導体装置を用いたフォトディテクタと、上記フォトディテクタに電圧を印加するバイアス回路とを備え、上記フォトディテクタの大部分がＩＩＩ−Ｎ化合物半導体からなる。
【００３５】
上記構成のフォトディテクタアセンブリは、上記第１の半導体装置をフォトディテクタに用いているので、低コストで高機能化することが出来る。
【００３６】
また、上記フォトディテクタの大部分がＩＩＩ−Ｎ化合物半導体からなるので、環境への悪影響を低減することが出来る。
【００３７】
本発明の第２の半導体装置は、表面に窪みを有するＳｉ基板と、上記Ｓｉ基板の窪みに設けられたＩＩＩ−Ｎ化合物バッファ層と、上記ＩＩＩ−Ｎ化合物バッファ層上に設けられたＩＩＩ−Ｎ化合物半導体素子とを備えたことを特徴としている。
【００３８】
上記構成の半導体装置によれば、上記Ｓｉ基板の窪みに設けられたＩＩＩ−Ｎ化合物バッファ層上にＩＩＩ−Ｎ化合物半導体素子を設けているので、Ｓｉ基板の表面とＩＩＩ−Ｎ化合物半導体素子の表面との高さを略等しくすることが出来る。したがって、上記Ｓｉ基板の表面とＩＩＩ−Ｎ化合物半導体素子の表面との高さを略等しくすることにより、Ｓｉ基板及びＩＩＩ−Ｎ化合物半導体素子の表面上に配線を設けるためのフォトリソプロセスを容易にすることが出来る。
【００３９】
一実施形態の半導体装置は、上記第２の半導体装置において、上記Ｓｉ基板が、Ｓｉ（００１）５．３°〜９．３°の範囲の面基板である。
【００４０】
上記実施形態の半導体装置によれば、上記Ｓｉ基板が、Ｓｉ（００１）５．３°〜９．３°の範囲の面基板であるから、良好な特性のＩＩＩ−Ｎ化合物半導体素子を形成することが出来る。
【００４１】
一実施形態の半導体装置は、上記第２の半導体装置において、上記Ｓｉ基板の窪みは複数あって、その複数の窪みのうちの少なくとも２つは異なる深さを有する。
【００４２】
上記実施形態の半導体装置が複数のＩＩＩ−Ｎ化合物半導体素子を有する場合、各ＩＩＩ−Ｎ化合物半導体素子の高さが異なっていても、複数の窪みのうちの少なくとも２つは異なる深さを有するので、Ｓｉ基板の表面と全てのＩＩＩ−Ｎ化合物半導体素子の表面との高さを略等しくすることが出来る。
【００４３】
一実施形態の半導体装置は、上記第１の半導体装置において、上記Ｓｉ基板は表面に窪みを有し、上記ＩＩＩ−Ｎ化合物半導体素子は、上記Ｓｉ基板の窪みに形成された上記ＩＩＩ−Ｎ化合物バッファ層上に設けられている。
【００４４】
上記実施形態の半導体装置によれば、上記Ｓｉ基板の窪みに設けられたＩＩＩ−Ｎ化合物バッファ層上にＩＩＩ−Ｎ化合物半導体素子を設けているので、Ｓｉ基板の表面とＩＩＩ−Ｎ化合物半導体素子の表面との高さを略等しくすることが出来る。したがって、上記Ｓｉ基板の表面とＩＩＩ−Ｎ化合物半導体素子の表面との高さを略等しくすることにより、Ｓｉ基板及びＩＩＩ−Ｎ化合物半導体素子の表面上に配線を設けるためのフォトリソプロセスを容易にすることが出来る。
【００４５】
一実施形態の半導体装置は、上記第１の半導体装置において、上記Ｓｉ基板の窪みは複数あって、その複数の窪みのうちの少なくとも２つは異なる深さを有する。
【００４６】
上記実施形態の半導体装置が複数のＩＩＩ−Ｎ化合物半導体素子を有する場合、各ＩＩＩ−Ｎ化合物半導体素子の高さが異なっていても、複数の窪みのうちの少なくとも２つは異なる深さを有するので、Ｓｉ基板の表面と全てのＩＩＩ−Ｎ化合物半導体素子の表面との高さを略等しくすることが出来る。
【００４７】
本発明の半導体装置の製造方法は、上記第１の半導体装置の製造方法であって、上記ＩＩＩ−Ｎ化合物半導体素子をエピタキシャル成長で実質的に形成した後、上記Ｓｉ系トランジスタを形成するための領域を上記Ｓｉ基板にシャロウトレンチアイソレーションで形成して上記Ｓｉ系トランジスタを形成することを特徴している。
【００４８】
上記構成の半導体装置の製造方法によれば、上記シャロウトレンチアイソレーションのプロセス温度が比較的に低いので、ＩＩＩ−Ｎ化合物半導体素子が熱で破壊されるのを防ぐことが出来る。
【００４９】
また、本発明の半導体装置の製造方法は、上記第１の半導体装置の製造方法であって、上記Ｓｉ系トランジスタを形成するための領域を上記Ｓｉ基板にロコス（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）アイソレーションで形成した後、上記ＩＩＩ−Ｎ化合物半導体素子及び上記Ｓｉトランジスタを形成する。
【００５０】
上記構成の半導体装置の製造方法によれば、上記ＩＩＩ−Ｎ化合物半導体素子及びＳｉトランジスタを形成する前に、プロセス温度が比較的に高いロコスを行うので、ＩＩＩ−Ｎ化合物半導体素子及びＳｉトランジスタが熱で破壊されるのを防ぐことが出来る。
【００５１】
本発明の携帯装置は、上記第１の半導体装置または上記第２の半導体装置を用いたことを特徴としている。
【００５２】
上記構成の携帯装置は、上記第１の半導体装置または上記第２の半導体装置を用いているので、低コストで高機能化することが出来る。
【００５３】
好ましくは、上記携帯装置の電源は持ち運びが容易な携帯電源である。より好ましくは、上記携帯装置の電源は電池である。
【００５４】
また、好ましくは、上記携帯装置は情報通信機能を含む。
【００５５】
また、好ましくは、上記携帯装置は携帯電話またはコンピューターである。
【００５６】
また、好ましくは、上記携帯装置は、記録媒体に記録された情報を光学的により読み出す機能を含む。または、上記携帯装置は、記録媒体に記録された情報を光学的手段により読み出す機能と、その記録媒体に情報を光学的に記録する機能とを含む。
【００５７】
【発明の実施の形態】
以下、本発明の半導体装置を図示の実施の形態により詳細に説明する。
【００５８】
（実施の形態１）
図１に、本発明の半導体装置の実施の形態１としての携帯電話の送信器チップの模式斜視図を示す。
【００５９】
上記送信器チップには、ＳｉのＣＭＯＳ回路とＡｌＧａＮ・ＧａＮの電界効果トランジスタ回路が形成されており、全てのＲＦ回路が含まれている。以下、上記送信器チップを具体的に説明する。
【００６０】
上記送信器チップは、Ｓｉ基板の一例としてのＳｉ（００１）５．３°〜９．３°の範囲のＳｉオフ基板１００と、このＳｉオフ基板１００上に形成されたＲＦパワーアンプリファイア１０１，ＤＣ−ＤＣコンバータ１０２とを備えている。
【００６１】
上記ＲＦアンプリファイア１０１の初段はＳｉオフ基板１００上に直接形成されたＳｉＣＭＯＳ回路１０４で構成されている。一方、上記ＲＦパワーアンプリファイア１０１の最終段はＩＩＩ−Ｖ族化合物半導体素子の一例としてのＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３で構成されている。このＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３は、Ｓｉオフ基板１０１上にＩＩＩ−Ｖ族化合物バッファ層の一例としてのＧａＮバッファ層９０を介して一体に形成されている。
【００６２】
上記ＤＣ−ＤＣコンバータ１０２は、複合回路１０５、２０ＭＨｚのＳｉＣＭＯＳクロック回路１０６、Ｓｉ系トランジスタの一例としてのＳｉＣＭＯＳスイッチングトランジスタ１０７及びＳｉＣＭＯＳ操作アンプリファイア１０８を有して、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３の少なくとも一つの端子に電圧を印加する。上記複合回路１０５はＡｌＧａＮ・ＧａＮ電界効果トランジスタとＡｌＧａＮ・ＧａＮショットキダイオードとで構成されている。また、上記複合回路１０５は、そのＳｉオフ基板１００上にＧａＮバッファ層９１を介して一体に形成されている。そして、上記ＳｉＣＭＯＳクロック回路１０６、ＳｉＣＭＯＳスイッチングトランジスタ１０７及びＳｉＣＭＯＳ操作アンプリファイア１０８は、Ｓｉオフ基板１００上に直接形成されている。
【００６３】
なお、９０ａ，９１ａは選択成長されたＡｌＮ・ＧａＮ・ＡｌＧａＮ（１−１０１）面領域である。
【００６４】
上記構成の送信器チップによれば、上記ＤＣ−ＤＣコンバータ１０２のスイッチングトランジスタ１０７によって、供給電圧がより高い電圧に変換されて、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３の少なくとも一つの端子に電圧を印加する。したがって、上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３を低電圧の電源で動作させることが出来る。
【００６５】
また、上記ＤＣ−ＤＣコンバータ１０２のスイッチングトランジスタ１０７で供給電圧をより高い電圧に変換するので、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３とスイッチングトランジスタ１０７とを同一の電源で動作させることが出来る。
【００６６】
また、上記ＤＣ−ＤＣコンバータ１０２の一部をスイッチングトランジスタ１０７で構成されているので、スイッチングトランジスタ１０７の充填密度を大きくして、ＤＣ−ＤＣコンバータ１０２を低コストで高機能化することが出来る。
【００６７】
以下、上記送信器チップの製造方法の一例について説明する。
【００６８】
先ず、この製造方法では、Ｓｉ（００１）５．３°〜９．３°の範囲のＳｉオフ基板に、ＣＭＯＳのアイソレーションプロセス（素子分離工程）を行う。
【００６９】
次に、上記Ｓｉオフ基板の表面をＫＯＨエッチャントでエッチングすることにより、そのＳｉオフ基板の表面に平行のグルーブ（断面Ｖ字形状の溝、又は、断面逆台形状の溝）を複数形成する。そのグルーブの幅、及び、隣合ったグルーブ同士の間隔は１μｍ程度である。また、上記グルーブが有する斜面はＳｉ（１１１）面である。そして、上記グルーブの一つの斜面とＳｉオフ基板の表面との角度は約６２度である。以下、その斜面を「６２度斜面」と呼ぶ。また、上記グルーブのもう一つの斜面とＳｉオフ基板の表面との角度は約４８度である。以下、その斜面を「４８度斜面」と呼ぶ。
【００７０】
次に、全面的にＳｉＮｘのデポジションを行って、ＳｉＮｘをエッチングしてグルーブの６２度斜面のみを露出させる。このＳｉＮｘの代わりに、ＳｉＯｘ及び他の絶縁膜を形成してもよい。
【００７１】
次に、上記露出した６２度斜面にＡｌＮ・ＧａＮエピタキシャル層を選択成長する。このＡｌＮ・ＧａＮエピタキシャル層の選択成長は各グルーブの露出した６２度斜面に起こる。上記露出した６２度斜面に成長させる六方晶形（Ｗｕｒｔｚｉｔｅ）ＩＩＩ−Ｎ半導体は、このＩＩＩ−Ｎ半導体上に形成するＩＩＩ−Ｎ化合物半導体素子により適宜選択される。このような成長は、通常ＡｌＮの種層成長から始め、ＡｌＮの種層の上に他のＩＩＩ−Ｎ半導体の成長を行う。
【００７２】
そして、上記ＡｌＮ・ＧａＮエピタキシャル層の成長が進むと各グルーブの成長領域がくっついて幅が広くて平坦なＩＩＩ−Ｎ（１−１０１）表面が現れる。この表面は、Ｓｉオフ基板においてグルーブが形成されていない領域の表面と平行である。
【００７３】
次に、上記ＩＩＩ−Ｎ（１−１０１）表面上に、ＩＩＩ−Ｎ電界効果トランジスタのエピタキシャル層を成長する。
【００７４】
次に、上記ＩＩＩ−Ｎ電界効果トランジスタのエピタキシャル層の選択成長が終わったら、ＳｉのＣＭＯＳの製造プロセスを行って、ＳｉＣＭＯＳ回路１０４、ＳｉＣＭＯＳクロック回路１０６、ＳｉＣＭＯＳスイッチングトランジスタ１０７及びＳｉＣＭＯＳ操作アンプリファイア１０８を形成する。
【００７５】
その後、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ及びＡｌＧａＮ・ＧａＮショットキダイオードの製造プロセスを行って、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３と複合回路１０５とを形成する。
【００７６】
最後に、ＩＩＩ−Ｎ回路とＳｉ回路とを繋ぐ配線を形成する。
【００７７】
上述した製造方法では、Ｓｉ（００１）５．３°〜９．３°の範囲のＳｉオフ基板に、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３を形成するための領域を形成した後、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３を形成している。上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３の成長方法は、特開２００２−２４６６９７号公報と同様にして行うことが出来る。
【００７８】
また、Ｓｉ（００１）５．３°〜９．３°の範囲の面基板にＣＭＯＳ及びＢｉＣＭＯＳのＳｉ系デバイスとＩＩＩ−Ｎデバイスを形成するためには、製造の各プロセスの順番が重要であり、温度に対してより敏感なところ（例えばＩＩＩ−Ｎ化合物トランジスタのゲートショットキ電極）が高温プロセスで潰れないようにすることが必要である。Ｓｉ系ＣＭＯＳとＩＩＩ−Ｎ電界効果トランジスタの場合は下記（１）〜（５）のプロセスを順に行うのが有効である。
（１） Ｓｉ系ＣＭＯＳアイソレーションプロセスであるロコス（ＬＯＣＯＳ：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）プロセス
（２） ＩＩＩ−Ｎエピ成長プロセス
（３） 残りのＳｉ系ＣＭＯＳの製造プロセス
（４） ＩＩＩ−Ｎ電界効果トランジスタの製造プロセス
（５） Ｓｉ系ＣＭＯＳとＩＩＩ−Ｎ電界効果トランジスタとを繋ぐ配線の形成プロセス
【００７９】
上記ロコスプロセスの処理温度は約１０５０℃である。このような高温処理のロコスプロセスが終わってから、Ｓｉ（００１）５．３°〜９．３°の範囲の面基板の全面にＳｉＮｘを形成する。次に、平行のグルーブをＳｉ基板にエッチングするプロセスを行って、ＩＩＩ−Ｎ半導体の選択成長する。このＩＩＩ−Ｎ半導体の成長をＭＯＣＶＤ（有機金属気相成長法）で行う場合は、ＡｌＮとＡｌＧａＮとＧａＮの成長温度が大体１０５０℃〜１１５０℃の範囲であるので、Ｓｉ基板の表面においてＩＩＩ−Ｎ成長を起こすべきでない領域をＳｉＮｘで守る必要である。上記ＩＩＩ−Ｎ成長が終わってからＳｉのＣＭＯＳプロセスを行って、最後に温度が比較的に低いＩＩＩ−Ｎ電界効果トランジスタの製造プロセスを行う。これにより、上記ＩＩＩ−Ｎ電界効果トランジスタが熱で破壊させるのを防ぐことが出来る。
【００８０】
上記ロコスプロセスの代わりに、シャロウトレンチアイソレーション（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）プロセスを行ってもよい。この場合は、以下（Ａ）〜（Ｅ）のプロセスを順次行う。
（Ａ） ＩＩＩ−Ｎエピ成長プロセス
（Ｂ） Ｓｉ系ＣＭＯＳアイソレーションプロセスであるシャロウトレンチアイソレーションプロセス
（Ｃ） 残りのＳｉ系ＣＭＯＳの製造プロセス
（Ｄ） ＩＩＩ−Ｎ電界効果トランジスタの製造プロセス
（Ｅ） Ｓｉ系ＣＭＯＳとＩＩＩ−Ｎ電界効果トランジスタとを繋ぐ配線の形成プロセス
【００８１】
上記シャロウトレンチアイソレーションプロセスの処理温度は比較的に低いので、シャロウトレンチアイソレーションプロセスを含むＳｉ系ＣＭＯＳの製造プロセスの全てをＩＩＩ−Ｎ成長の後に行うことが可能である。
【００８２】
図２に、上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３の模式断面図を示す。なお、上記複合回路１０５のＡｌＧａＮ・ＧａＮ電界効果トランジスタの構造も、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３の構造と同様である。なお、図２において、図１に示した構成部と同一構成部は、図１における構成部と同一参照番号を付している。
【００８３】
図２において、２１２は厚さ５０ｎｍのＳｉＮｘ、２１４は厚さ２０００ｎｍのアンドープＧａＮチャネル層、２１５は厚さ３ｎｍのアンドープＡｌ０．２Ｇａ０．８Ｎスペーサ層、２１６はＮ型ドーピング濃度１×１０１８ｃｍ−３で厚さ１５ｎｍのＡｌ０．２Ｇａ０．８Ｎ電子供給層、２１７は厚さ２ｎｍのアンドープＡｌ０．２Ｇａ０．８Ｎショットキバリア層、２１８はソースオーミックコンタクト電極（Ｔｉ／Ａｌ／Ｎｉ／Ａｕ）、２１９はドレーンオーミックコンタクト電極（Ｔｉ／Ａｌ／Ｎｉ／Ａｕ）、２２０はＴ型ショットキゲート電極（Ｎｉ／Ａｕ）、２５０はＡｌＮの種層である。
【００８４】
上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３は、ゲート長が０．２μｍ、ソースおよびドレーンのオーミック電極の長さが５μｍとなっている。また、上記ソースとドレーンとの間の間隔は１μｍに設定されている。
【００８５】
上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３はＨＥＭＴであるが、ＨＦＥＴ、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ、ＨＢＴを代わりに用いる可能性がある。
【００８６】
上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３で構成されたＲＦパワーアンプリファイア１０１の最終段と、ＲＦパワーアンプリファイア１０１の初段との間には整合回路が存在するが、図２ではその整合回路を図示していない。通常、上記整合回路は半導体基板上に直接形成する。ところが、本実施の形態１では、Ｓｉオフ基板１００の電気伝導率が、ＩＩＩ−Ｖ化合物半導体基板の電気伝導率よりも比較的に高い為、整合回路の受動素子（キャパシタやインダクタ等）をＳｉオフ基板１００上の厚い絶縁膜上に形成されるのが好ましい。
【００８７】
図３に、上記Ｓｉオフ基板１００上に厚い絶縁膜を形成した場合のＡｌＧａＮ・ＧａＮ電界効果トランジスタ１０３の模式断面図を示す。
【００８８】
図３において、３２２はソースオーミックコンタクト電極２１８に接続された２次ソース電極配線、３２３はドレーンオーミックコンタクト電極２１９に接続された２次ドレーン電極配線である。なお、図３において、図２に示した構成部と同一構成部は、図２における構成部と同一参照番号を付している。
【００８９】
上記２次ソース電極配線３２２とＳｉオフ基板１００との間、及び、２次ドレーン電極配線とＳｉオフ基板１００との間には、厚さ１０μｍのＢＣＢ（ベンゾシクロブテン）絶縁層３２１を設けている。このＢＣＢ絶縁層３２１を設けることにより、上記整合回路と配線とのＲＦロスを低減することが出来る。
【００９０】
また、ＢＣＢ層又はポリイミド（ｐｏｌｙｉｍｉｄｅ）層を用いて、ＲＦロスが低いマイクロストリップ伝送線路又はコプレーナ伝送線路の構成も出来る。例えば、図４に示すように、２層の金属層の間に絶縁膜が挟まれている構成にすることにより、整合回路と配線とのＲＦロスを低減する。
【００９１】
図４において、４２１は厚さ１０μｍのＢＣＢ絶縁層、４２４，４２５は接地配線である。上記接地配線４２４は２次ソース電極配線３２２に接続している。なお、図４において、図２に示した構成部と同一構成部は、図２における構成部と同一参照番号を付している。
【００９２】
以下、ＤＣ−ＤＣコンバータについて説明をする。
【００９３】
本発明において、ＤＣ−ＤＣコンバータは主にＳｉ系の集積回路で作られて、ＩＩＩ−Ｎデバイスと同じＳｉ基板に形成される。ＤＣ−ＤＣコンバータの種類としては、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）方式とＰＦＭ（Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）方式とがあるが、ＰＷＭ方式のＤＣ−ＤＣコンバータのほうが望ましい。通常のＤＣ−ＤＣコンバータは、回路の一部として物理的に大きいインダクタとキャパシタとを有している。このインダクタおよびキャパシタは、オフチップ又は同じＳｉ基板に搭載する。また、ＰＷＭ方式のＤＣ−ＤＣコンバータはクロック回路を含んでいる。このクロック回路はＩＩＩ−Ｎデバイスと同じＳｉ基板に集積するのが望ましい。通常、ＰＷＭ方式，ＰＦＭ方式のＤＣ−ＤＣコンバータは、一段のトランジスタから成るスイッチングデバイス、又は、数段のトランジスタから成るスイッチングデバイスを含んでいる。数段のトランジスタから成るスイッチングデバイスの場合は、最終段のトランジスタの電圧，電力が高いので、最終段のトランジスタはＩＩＩ−Ｎ化合物トランジスタを用いるのが有効である。また、高電力ダイオードもＤＣ−ＤＣコンバータ回路に含まれており、その高電力ダイオードもＩＩＩ−Ｎ半導体で作るのが有効である。一般のＤＣ−ＤＣコンバータは帰還制御回路に操作アンプリファイアを含む。この操作アンプリファイアはＩＩＩ−Ｎデバイスと同じＳｉ基板に集積するのが望ましい。
【００９４】
以上説明したように、ＤＣ−ＤＣコンバータの種類としてはＰＷＭ方式のものとＰＦＭ方式のものとがあるが、本実施の形態１のＤＣ−ＤＣコンバータ１０２はＰＷＭ方式ものとなっている。
【００９５】
図５に上記ＤＣ−ＤＣコンバータ１０２の模式回路図を示す。
【００９６】
図５において、５３１はＡｌＧａＮ・ＧａＮスイッチング電界効果トランジスタ、５３２はＡｌＧａＮ・ＧａＮショットキダイオード、５３３はインダクタ、５３４はキャパシタである。なお、ＶｃｏｎｔｒｏｌはＳｉＣＭＯＳ操作アンプリファイア１０８への供給電圧である。また、図５において、図１に示した構成部と同一構成部は、図１における構成部と同一参照番号を付している。
【００９７】
上記ＤＣ−ＤＣコンバータ１０２の代わりに、図６に示すＰＦＭのＤＣ−ＤＣコンバータ６００を用いる可能性がある。
【００９８】
図６において、６０１はＳｉ（００１）７°面基板、６０２は選択成長されたＡｌＮ・ＧａＮ・ＡｌＧａＮ（１−１０１）面領域、６０７はＳｉＣＭＯＳスイッチングトランジスタ、６０８はＳｉＣＭＯＳ操作アンプリファイア、６３１はＡｌＧａＮ／ＧａＮスイッチイング電界効果トランジスタ、６３２はＡｌＧａＮ・ＧａＮショットキダイオード、６３３はインダクタ、６３４はキャパシタである。上記インダクタ６３３，キャパシタ６３４はオフチップに実装されている。なお、ＶｃｏｎｔｒｏｌはＳｉＣＭＯＳ操作アンプリファイア６０８への供給電圧である。
【００９９】
以上のようなＤＣ−ＤＣコンバータ１０２，６００は、例えば電池の供給電圧Ｖｉｎをより高い電圧（出力電圧Ｖｏｕｔ）に昇圧する。これにより、ＤＣ−ＤＣコンバータ１０２，６００は一定の高印加電圧をＩＩＩ−Ｎデバイスにかけることが出来る。ＩＩＩ−Ｎデバイスに一般の電池の供給電圧より高い印加電圧が供給されることは特に有効である。
【０１００】
図７に、ＰＷＭ方式のＤＣ−ＤＣコンバータがＲＦパワーアンプリファイアのＡｌＧａＮ・ＧａＮ電界効果トランジスタのドレーンに一定の印加電圧を供給する集積回路の模式回路図を示す。
【０１０１】
図７において、７０１はＳｉ（００１）７°面基板、７０３はＲＦパワーアンプリファイアの最終段を構成するＡｌＧａＮ・ＧａＮ電界効果トランジスタ、７０４はＲＦパワーアンプリファイアの初段を構成するＳｉＣＭＯＳ回路、７４１は３．６Ｖの電池、７４２はＰＷＭ方式のＤＣ−ＤＣコンバータ、７４３はＲＦパワーアンプリファイア、７４４はアンテナ、７４５は段間整合回路、７４６は波出力整合回路である。なお、Ｖｉｎは電池７４１の供給電圧、ＶｏｕｔはＤＣ−ＤＣコンバータの出力、ＶｃｏｎｔｒｏｌはＤＣ−ＤＣコンバータが含む操作アンプリファイアへの供給電圧である。
【０１０２】
上記構成の集積回路によれば、電池７４１の供給電圧Ｖｉｎは、ＤＣ−ＤＣコンバータ７４２によってより高い電圧に変換されてＤＣ−ＤＣコンバータ７４２の出力Ｖｏｕｔとなる。この出力Ｖｏｕｔが、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ７０３に供給される。したがって、上記電池７４１の供給電圧Ｖｉｎが低くても、ＡｌＧａＮ／ＧａＮ電界効果トランジスタ７０３を動作させることが出来る。
【０１０３】
図８に、ＰＷＭ方式のＤＣ−ＤＣコンバータがＲＦパワーアンプリファイアのＡｌＧａＮ・ＧａＮ電界効果トランジスタのドレーンに可変印加電圧を供給する集積回路の模式回路図を示す。
【０１０４】
図８において、８０１はＳｉ（００１）７°面基板、８０３はＲＦパワーアンプリファイアの最終段を構成するＡｌＧａＮ・ＧａＮ電界効果トランジスタ、８０４はＲＦパワーアンプリファイアの初段を構成するＳｉＣＭＯＳ回路、８４１は３．６Ｖの電池、８４２はＰＷＭ方式のＤＣ−ＤＣコンバータ、８４３はＲＦパワーアンプリファイア、８４４はアンテナ、８４５は段間整合回路、８４６は出力整合回路、８４７はＳｉダイオードエンベロープ検波器、８４８はＲＦカプラである。
【０１０５】
上記集積回路によれば、ＤＣ−ＤＣコンバータ８４２の出力電圧Ｖｏｕｔは電池の供給電圧Ｖｉｎより高くて、可変印加電圧をＩＩＩ−Ｎデバイスのドレイン、つまりＡｌＧａＮ・ＧａＮ電界効果トランジスタ８０３のドレインに供給されている。
【０１０６】
このように、ＩＩＩ−ＮデバイスであるＡｌＧａＮ・ＧａＮ電界効果トランジスタ８０３に一般の電池の供給電圧より高い印加電圧が供給されることは特に有効である。
【０１０７】
すなわち、図８の集積回路は、図７の集積回路の変形形態に相当し、集積したＤＣ−ＤＣコンバータ８４２からＡｌＧａＮ・ＧａＮ電界効果トランジスタ８０３のドレーンに可変印加電圧をかけている。
【０１０８】
また、上記ＤＣ−ＤＣコンバータ８４２の出力電圧ＶｏｕｔはＲＦの電界効果トランジスタの入力ＲＦエンベロープ振幅に依存する。
【０１０９】
携帯電話に使われているＷ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ−Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）のようなＲＦのエンベロープが一定でない通信システムには印加電圧がＲＦのエンベロープを着いて行くと効率が高くなる（例えば「Ｍｉｃｒｏｗａｖｅ Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ Ｅｆｆｉｃｉｅｎｃｙ Ｉｍｐｒｏｖｅｍｅｎｔ ｗｉｔｈ ａ １０ＭＨｚ ＨＢＴ ＤＣ−ＤＣ ｃｏｎｖｅｒｔｅｒ」， ＩＥＥＥ ＭＴＴ−Ｓ Ｄｉｇｅｓｔ， ｐｐ． ５８９−５９２， １９９８参照）。
【０１１０】
上記実施の形態１では、インダクタ５３３，６３３及びキャパシタ５３４，６３４をオフチップに実装してたが、インダクタ５３３，６３３及びキャパシタ５３４，６３４をＳｉオフ基板１００に実装してもよい。
【０１１１】
（実施の形態２）
図９に、本発明の半導体装置の実施の形態２としてのレーザドライバチップの模式斜視図を示す。
【０１１２】
上記レーザドライバチップの回路には耐圧と電力が高いトランジスタが必要である。Ｓｉの信号処理回路を高電力トランジスタと集積すればコストと性能がよくなるので、本発明をレーザドライバチップに適用するのは特に有効である。また、上記レーザドライバチップはＳｉ（００１）７．３°面基板から分割される。
【０１１３】
上記レーザドライバチップには、ＳｉＣＭＯＳ回路と、ＡｌＧａＮ・ＧａＮ電界効果トランジスタと、ＡｌＧａＮ・ＧａＮショットキダイオードとが形成されている。
【０１１４】
すなわち、図９において、９０１はＳｉ基板の一例としてのＳｉ（００１）７．３°面基板、９０２は選択成長されたＡｌＮ・ＧａＮ・ＡｌＧａＮ（１−１０１）面領域、９０３はＩＩＩ−Ｖ族化合物半導体素子の一例としてのレーザドライバ回路用のＡｌＧａＮ・ＧａＮ電界効果トランジスタ、９０４はレーザドライバ回路用，ＤＣ−ＤＣコンバータ用のＳｉＣＭＯＳ回路、９０５はＤＣ−ＤＣコンバータ用の複合回路である。上記複合回路９０５は、ＤＣ−ＤＣコンバータ用のＡｌＧａＮ・ＧａＮ電界効果トランジスタと、ＤＣ−ＤＣコンバータ用のＡｌＧａＮ・ＧａＮショットキダイオードとで構成されている。なお、上記ＤＣ−ＤＣコンバータはＰＷＭ方式のものである。
【０１１５】
上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ９０３は、ＩＩＩ−Ｎ化合物バッファ層の一例としてのＧａＮバッファ層９９０を介してＳｉ（００１）７．３°面基板９０１上に形成されている。
【０１１６】
上記複合回路９０５のＡｌＧａＮ・ＧａＮ電界効果トランジスタ及びＡｌＧａＮ・ＧａＮショットキダイオードは、Ｓｉ（００１）７．３°面基板９０１上にＧａＮバッファ層９９１を介して形成されている。
【０１１７】
上記ＳｉＣＭＯＳ回路９０４は、図示しないが、Ｓｉ系トランジスタの一例としてのＳｉトランジスタで構成されている。
【０１１８】
上記構成のレーザドライバチップの製造プロセス順番は上記実施の形態１の製造プロセス順番と同じである。
【０１１９】
また、上記レーザドライバチップはレーザ素子を搭載していなかったが、レーザ素子を搭載してもよい。例えば、ＩＩＩ−Ｎ半導体レーザ素子を搭載する場合、ＩＩＩ−Ｎ半導体レーザ素子のエピタキシャル層と、ＩＩＩ−Ｎ電界効果トランジスタのエピタキシャル層とを別々に成長する必要がある。そのレーザとしては、端面放射レーザ素子（Ｅｄｇｅ−ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ）や面発光型半導体レーザ素子（ＶＣＳＥＬ：Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ）などが成長出来る。上記レーザドライバチップに面発光型半導体レーザ素子を搭載する場合は、Ｓｉ基板とＩＩＩ−Ｎ半導体のエピタキシャル層を劈開しなくてもいいので、本発明は面発光型半導体レーザ素子には本発明が特に有効である。
【０１２０】
図１０に、半導体レーザ素子を搭載したレーザドライバチップの模式斜視図を示す。
【０１２１】
図１０において、１００１はＳｉ基板の一例としてのＳｉ（００１）５．３°面基板、１００２は選択成長されたＡｌＮ・ＧａＮ・ＡｌＧａＮ（１−１０１）面領域、１００３はＩＩＩ−Ｖ族化合物半導体素子の一例としてのレーザドライバ回路用のＡｌＧａＮ・ＧａＮ電界効果トランジスタ、１００４はレーザドライバ回路用，ＤＣ−ＤＣコンバータ用のＳｉＣＭＯＳ回路、１００５はＤＣ−ＤＣコンバータ用の複合回路、１００６はＩＩＩ−Ｖ族化合物半導体素子の一例としてのＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ端面放射型レーザ素子、１０５１は選択成長されたＡｌＮ・ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ（１−１０１）面領域である。また、上記複合回路１００５は、ＤＣ−ＤＣコンバータ用のＡｌＧａＮ・ＧａＮ電界効果トランジスタと、ＤＣ−ＤＣコンバータ用のＡｌＧａＮ・ＧａＮショットキダイオードとから成っている。
【０１２２】
上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１００３は、ＩＩＩ−Ｖ族化合物バッファ層の一例としてのＧａＮバッファ層１０９１を介してＳｉ（００１）５．３°面基板１００１上に形成されている。
【０１２３】
上記ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ端面放射型レーザ素子１００６は、ＩＩＩ−Ｖ族化合物バッファ層の一例としてのＧａＮバッファ層１０９０を介してＳｉ（００１）５．３°面基板１００１上に形成されている。
【０１２４】
上記複合回路１００５のＡｌＧａＮ・ＧａＮ電界効果トランジスタ及びＡｌＧａＮ・ＧａＮショットキダイオードは、ＧａＮバッファ層１０９２を介してＳｉ（００１）５．３°面基板１００１上に形成されている。
【０１２５】
また、図示しないが、上記ＳｉＣＭＯＳ回路１００４はＳｉ系トランジスタの一例としてのＳｉトランジスタで構成されている。
【０１２６】
これまでの実施例は、ＩＩＩ−Ｎ半導体のエピタキシャル層をＳｉ基板にエッチングされたグルーブに選択成長して、非平坦な構成にしていた。場合によっては、図１１に示すように、Ｓｉ基板の一例としてのＳｉ（００１）９．３°面基板１１０１の表面における窪み１１００に形成されたＧａＮバッファ層１１９０上にＡｌＧａＮ・ＧａＮ電界効果トランジスタ１１０３を設けるのが有効である。ここでは、上記ＧａＮバッファ層１１９０がＩＩＩ−Ｖ族化合物バッファ層の一例に相当し、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１１０３がＩＩＩ−Ｖ族化合物半導体素子の一例に相当する。また、上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１１０３の構成は、図２のＡｌＧａＮ・ＧａＮ電界効果トランジスタ１１０３の構成と同様である。
【０１２７】
なお、図１１において、１１１２は厚さ５０ｎｍのＳｉＮｘ、１１２１は厚さ１０μｍのＢＣＢ絶縁層、１１２２はソースオーミックコンタクト電極１１１８に接続された２次ソース電極配線、１１２３はドレーンオーミックコンタクト電極１１１９に接続された２次ドレーン電極配線である。
【０１２８】
以上のように、上記窪み１１００に形成されたＧａＮバッファ層１１９０上にＡｌＧａＮ・ＧａＮ電界効果トランジスタ１１０３を設けた場合、平坦なＳｉ／ＩＩＩ−Ｎ回路が出来る。つまり、上記Ｓｉ（００１）９．３°面基板１１０１の表面と、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１１０３の表面とを略同じ高さにすることができる。その結果、フォトレジストのステップカバレッジの問題とステッパのピントが合わない問題とが解消して、製造が容易になる。
【０１２９】
図１２に、面発光型半導体レーザ素子を含むレーザドライバチップの模式斜視図を示す。このレーザドライバチップはＩＩＩ−Ｎ回路およびＳｉ回路を含んでいる。
【０１３０】
図１２において、１２０１はＳｉ基板の一例としてのＳｉ（００１）７．３°面基板、１２０２はＡｌＧａＮ・ＧａＮの電界効果トランジスタ用の選択成長されたＡｌＮ・ＧａＮ・ＡｌＧａＮ（１−１０１）面領域、１２０３はＩＩＩ−Ｖ族化合物半導体素子の一例としてのレーザドライバ回路用のＡｌＧａＮ・ＧａＮ電界効果トランジスタ、１２０４はレーザドライバ回路用，ＤＣ−ＤＣコンバータ用のＳｉＣＭＯＳ回路、１２０５はＤＣ−ＤＣコンバータ用の複合回路、１２０６はＩＩＩ−Ｖ族化合物半導体素子の一例としてのＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ面発光型半導体レーザ素子、１２０７は面発光型半導体レーザ素子用の選択成長されたＡｌＮ・ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ（１−１０１）面領域、１２０８は面発光型半導体レーザ素子用の窪みである。上記複合回路１２０５は、ＤＣ−ＤＣコンバータ用のＡｌＧａＮ・ＧａＮ電界効果トランジスタと、ＤＣ−ＤＣコンバータ用のＡｌＧａＮ・ＧａＮショットキダイオードとで構成されている。
【０１３１】
上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１２０３は、Ｓｉ（００１）７．３°面基板１２０１の表面上にＩＩＩ−Ｖ族化合物バッファ層の一例としてのＧａＮバッファ層１２９１を介して形成されている。
【０１３２】
上記複合回路１２０５のＡｌＧａＮ・ＧａＮ電界効果トランジスタ，ＡｌＧａＮ・ＧａＮショットキダイオードは、Ｓｉ（００１）７．３°面基板１２０１の表面上にＧａＮバッファ層１２９２を介して形成されている。
【０１３３】
上記ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ面発光型半導体レーザ素子１２０６は、ＩＩＩ−Ｖ族化合物バッファ層の一例としてのＧａＮバッファ層１２９０を介してＳｉ（００１）７．３°面基板１２０１上に形成されている。そのＧａＮバッファ層１２９０はＳｉ（００１）７．３°面基板１２０１の表面の窪み１２０８に形成されている。
【０１３４】
また、図示しないが、上記ＳｉＣＭＯＳ回路１２０４はＳｉ系トランジスタの一例としてのＳｉトランジスタで構成されている。
【０１３５】
上記構成のレーザドライバチップによれば、ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ面発光型半導体レーザ素子１２０７のエピタキシャル層が厚いが、ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ面発光型半導体レーザ素子１２０７を窪み１２０８上に配置しているので、その窪み１２０８の深さを適切に設定することにより、平坦なＳｉ／ＩＩＩ−Ｎ回路が出来る。つまり、上記Ｓｉ（００１）７．３°面基板１２０１の表面と、ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ面発光型半導体レーザ素子１２０７の表面とを略同じ高さにすることができる。その結果、フォトレジストのステップカバレッジの問題とステッパのピントが合わない問題とが解消して、製造が容易になる。
【０１３６】
図１３に、複数の窪みが表面に形成された基板を備えたレーザドライバチップの模式斜視図を示す。
【０１３７】
図１３において、１３０１はＳｉ基板の一例としてのＳｉ（００１）７．３°面基板、１３０２はＡｌＧａＮ・ＧａＮ電界効果トランジスタ用の選択成長されたＡｌＮ・ＧａＮ・ＡｌＧａＮ（１−１０１） 面領域、１３０３はＩＩＩ−Ｖ族化合物半導体素子の一例としてのレーザドライバ回路用のＡｌＧａＮ・ＧａＮ電界効果トランジスタ、１３０４はレーザドライバ回路用，ＤＣ−ＤＣコンバータ用のＳｉＣＭＯＳ回路、１３０５はＤＣ−ＤＣコンバータ回路用の複合回路、１３０６はＩＩＩ−Ｖ族化合物半導体素子の一例としてのＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ面発光型半導体レーザ素子、１３０７は面発光型半導体レーザ素子用の選択成長されたＡｌＮ・ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ（１−１０１）面領域、１３０８は面発光型半導体レーザ素子用の窪み、１３０９，１３１０は電界効果トランジスタ用，ショットキダイオード用の窪みである。上記複合回路１３０５は、ＤＣ−ＤＣコンバータ回路用のＡｌＧａＮ・ＧａＮ電界効果トランジスタと、ＤＣ−ＤＣコンバータ回路用のＡｌＧａＮ・ＧａＮショットキダイオードとで構成されている。また、上記窪み１３９０，１３９１，１３９２は互いに異なる深さを有している。
【０１３８】
上記ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１３０３は、ＩＩＩ−Ｖ族化合物バッファ層の一例としてのＧａＮバッファ層１３９１を介してＳｉ（００１）７．３°面基板１３０１上に形成されている。そのＧａＮバッファ層１３９１は、Ｓｉ（００１）７．３°面基板１３０１の表面の窪み１３０９に形成されている。
【０１３９】
上記複合回路１３０５のＡｌＧａＮ・ＧａＮ電界効果トランジスタ及びＡｌＧａＮ・ＧａＮショットキダイオードは、Ｓｉ（００１）７．３°面基板１３０１の表面の窪み１３１０に形成されたＧａＮバッファ層１３９２上に設けられている。
【０１４０】
上記ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ面発光型半導体レーザ素子１３０６は、ＩＩＩ−Ｖ族化合物バッファ層の一例としてのＧａＮバッファ層１３９０上に形成されている。そのＧａＮバッファ層１３９０は、Ｓｉ（００１）７．３°面基板１３０１の表面の窪み１３０８に形成されている。
【０１４１】
また、図示しないが、上記ＳｉＣＭＯＳ回路１３０４はＳｉ系トランジスタの一例としてのＳｉトランジスタで構成されている。
【０１４２】
上記構成のレーザドライバチップによれば、上記窪み１３９０，１３９１，１３９２の深さを夫々適切に設定することにより、平坦なＳｉ／ＩＩＩ−Ｎ回路が出来る。つまり、上記Ｓｉ（００１）７．３°面基板１３０１の表面と、ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ面発光型半導体レーザ素子１３０６の表面と、ＡｌＧａＮ・ＧａＮ電界効果トランジスタ１３０３の表面と、複合回路１３０５の表面とを略同じ高さにすることができる。その結果、フォトレジストのステップカバレッジの問題とステッパのピントが合わない問題とが解消して、製造が容易になる。
【０１４３】
また、本実施の形態２のレーザドライバチップが上記実施の形態１と同様の効果を奏するのは言うまでもない。
【０１４４】
本発明の半導体装置に用いる半導体材料はＩＩＩ−Ｎの材料とＳｉ系の材料である。ＩＩＩ−Ｎの材料は第５族の原子が主にＮであるので、他の第５族の原子（ＰとＡｓ等）が僅かに含まれてもこの発明の本質が変わらない。また、Ｓｉ系の材料は主にＳｉの原子である。Ｓｉ系とは、Ｓｉの一般的にＳｉ基板に成長される合金、例えばＳｉＧｅやＳｉＧｅＣ等も含む。
本発明の半導体装置はＩＩＩ−Ｖ化合物半導体素子を備えてもよい。
【０１４５】
本発明のＤＣ−ＤＣコンバータはＰＷＭ方式のＤＣ−ＤＣコンバータであってもよいし、ＰＦＭ方式のＤＣ−ＤＣコンバータであってもよい。
【０１４６】
本発明の半導体装置は、上記実施の形態１，２で用いたＩＩＩ−Ｖ族化合物半導体素子以外のＩＩＩ−Ｖ族化合物半導体素子を備えていてもよい。
【０１４７】
本発明の半導体装置をフォトディテクタアセンブリに用いてもよい。つまり、上記フォトディテクタアセンブリは、本発明の半導体装置を用いたフォトディテクタと、このフォトディテクタに電圧を印加するバイアス回路とを備え、フォトディテクタが実質的にＩＩＩ−Ｎ化合物半導体からなってもよい。この場合、上記フォトディテクタアセンブリを低コストで高機能化することが出来る。
【０１４８】
また、上記フォトディテクタが実質的にＩＩＩ−Ｎ化合物半導体からなるので、環境への悪影響を低減することが出来る。
【０１４９】
本発明の半導体装置は、Ｓｉ（００１）５．３°〜９．３°の範囲の面基板を備えてもよい。
【０１５０】
本発明の半導体装置は、複数の窪みを表面に有するＳｉ基板を備えていてもよい。この場合、上記複数の窪みのうちの少なくとも２つを異なる深さにしてもよい。ここで、上記窪みの深さとは、Ｓｉ基板の表面から窪みの一番深い部分までの長さを指す。
【０１５１】
本発明の半導体装置を携帯装置に用いてもよい。この場合、上記携帯装置を低コストで高機能化することが出来る。
【０１５２】
好ましくは、上記携帯装置の電源は持ち運びが容易な携帯電源である。より好ましくは、上記携帯装置の電源は電池である。
【０１５３】
また、好ましくは、上記携帯装置は情報通信機能を含む。
【０１５４】
また、好ましくは、上記携帯装置は携帯電話またはコンピューターである。
【０１５５】
また、好ましくは、上記携帯装置は、記録媒体に記録された情報を光学的により読み出す機能を含む。または、上記携帯装置は、記録媒体に記録された情報を光学的手段により読み出す機能と、その記録媒体に情報を光学的に記録する機能とを含む。
【０１５６】
【発明の効果】
以上より明らかなように、本発明の半導体装置は、ＩＩＩ−Ｎ化合物半導体デバイスと共にＳｉ／ＩＩＩ−Ｎ半導体で作られたＤＣ−ＤＣコンバータを同じＳｉ基板に集積すればいくつかの応用に有効である。
【０１５７】
高周波応用又は高電力応用の場合は最適な印加電圧で動作するとＩＩＩ−ＮのＲＦトランジスタの性能は、ＳｉやＳｉＧｅトランジスタよりいい。高周波Ｓｉトランジスタの耐圧に比べるとＩＩＩ−Ｎ化合物トランジスタの耐圧が高い。しかし、一方ＳｉやＳｉＧｅの回路はＩＩＩ−Ｎの回路に比べると機能性が高くて、動作電圧が低い。本発明はＩＩＩ−ＮデバイスとＳｉ系のデバイスを一体に集積することにより、同じ低電圧印加電圧で動作させることができる。
【０１５８】
本発明により、コストが低くて、低電圧の電池で駆動可能な回路が出来る。電池の電圧がＩＩＩ−Ｎデバイスの最適な印加電圧より低くてもＤＣ−ＤＣコンバータで昇圧して最適な印加電圧にできるので効率的な動作が出来る。現在の携帯電話は電池の電圧が一般的に３．６Ｖか３．６Ｖ以下であるので、従来のＲＦ回路では、Ｓｉ、ＧａＡｓ、又はＩｎＰのトランジスタを用ている。本発明ではＩＩＩ−Ｎ化合物半導体トランジスタを用いるので、従来のＳｉのＲＦ回路に比べると効率をより高く動作できる。本発明により従来のＧａＡｓ及びＩｎＰのＲＦ回路に比べるとコストがより低くて、効率がより高い動作が可能である。
【０１５９】
つまり、本発明の回路は従来の技術に比較すると下記（ａ）〜（ｄ）のようなメリットがある。
（ａ） 性能が高い
（ｂ） 機能性が高い
（ｃ） 供給電圧が低い
（ｄ） コストが低い
【０１６０】
本発明のもう一つのメリットはＧａＡｓやＩｎＧａＡｓと違ってＡｓを含んでいる化合物がない。ＩＩＩ−Ｖ化合物に一般的に入っているＡｓは環境の問題の虞がある。
【０１６１】
本発明の技術はＤＣ−ＤＣコンバータのＳｉ系の回路だけでは無く、他のＳｉ系の回路を集積することも可能である。例えば、携帯電話の全てのＳｉのＲＦ回路を一体のＳｉ基板に集積することが出来る。更に集積すれば、Ｓｉ系のベースバンド回路も含めることが出来て更にコストと性能の改善が出来る。図１はこのような携帯電話のＲＦ送信機チップの実施形態を示す図である。図１に示したチップはＳｉ（００１）７．３°面基板から分割されて、全てのＲＦとベースバンド回路がＳｉのＣＭＯＳとＡｌＧａＮ・ＧａＮの電界効果トランジスタ技術で作られる。
【０１６２】
電池により電圧が供給される高電力で、高周波数の回路には本発明が特に有効である。本発明を特に有効に使用する回路の種類としてはＲＦ回路又はミックスシグナル回路又はｖｉｓｉｂｌｅとＵＶのオプティカルディテクタの回路又はｖｉｓｉｂｌｅとＵＶのオプティカルエミッタの回路がある。実施の形態２はＩＩＩ−Ｎ／Ｓｉのレーザドライバ回路である。Ｓｉ系の信号処理回路を集積化出来る。更に集積化すればＬＡＳＥＲ自体も集積化出来る回路である。この回路は低電圧電池で動作することも出来る。このように高機能性がある回路は将来のＣＤプレーヤーやＭＤプレーヤーやＤＶＤプレーヤーに用いることが出来る。
【図面の簡単な説明】
【図１】図１は本発明の実施の形態１の携帯電話の送信器チップの模式斜視図である。
【図２】図２はＡｌＧａＮ・ＧａＮ電界効果トランジスタの模式断面図である。
【図３】図３は上記送信器チップの変形例のＡｌＧａＮ・ＧａＮ電界効果トランジスタの模式断面図である。
【図４】図４は上記送信器チップの他の変形例のＡｌＧａＮ・ＧａＮ電界効果トランジスタの模式断面図である。
【図５】図５は上記送信器チップにおけるＰＷＭ方式のＤＣ−ＤＣコンバータの模式回路図である。
【図６】図６はＰＦＭ方式のＤＣ−ＤＣコンバータの模式回路図である。
【図７】図７は、ＰＷＭ方式のＤＣ−ＤＣコンバータがＲＦパワーアンプリファイアのＡｌＧａＮ・ＧａＮ電界効果トランジスタのドレーンに一定の印加電圧を供給する集積回路の模式回路図である。
【図８】図８は、ＰＷＭ方式のＤＣ−ＤＣコンバータがＲＦパワーアンプリファイアのＡｌＧａＮ・ＧａＮ電界効果トランジスタのドレーンに可変印加電圧を供給する集積回路の模式回路図である。
【図９】図９は本発明の実施の形態１のレーザドライバチップの模式斜視図である。
【図１０】図１０は上記レーザドライバチップの変形例の模式斜視図である。
【図１１】図１１は窪みに成長させたＡｌＧａＮ・ＧａＮの電界効果トランジスタの模式断面図である。
【図１２】図１２は面発光型半導体レーザ素子を含むレーザドライバチップの模式斜視図である。
【図１３】図１３は複数の窪みが表面に形成された基板を備えたレーザドライバチップの模式斜視図である。
【符号の説明】
９０ ＧａＮバッファ層
１００ Ｓｉオフ基板
１０２ ＤＣ−ＤＣコンバータ
１０３ ＡｌＧａＮ・ＧａＮ電界効果トランジスタ
１０７ ＳｉＣＭＯＳスイッチングトランジスタ
９０１ Ｓｉ（００１）７．３°面基板
９０３ ＡｌＧａＮ・ＧａＮ電界効果トランジスタ
１００１ Ｓｉ（００１）５．３°面基板
１００３ ＡｌＧａＮ・ＧａＮ電界効果トランジスタ
１００６ ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ端面放射型レーザ素子
１０９０，１０９１ ＧａＮバッファ層
１１０１ Ｓｉ（００１）９．３°面基板
１１０３ ＡｌＧａＮ・ＧａＮ電界効果トランジスタ
１２０１ Ｓｉ（００１）７．３°面基板
１２０３ ＡｌＧａＮ・ＧａＮ電界効果トランジスタ
１２０６ ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ面発光型半導体レーザ素子
１２９０，１２９１ ＧａＮバッファ層
１３０１ Ｓｉ（００１）７．３°面基板
１３０３ ＡｌＧａＮ・ＧａＮ電界効果トランジスタ
１３０６ ＡｌＧａＮ・ＧａＮ・ＩｎＧａＮ面発光型半導体レーザ素子
１３９０，１３９１ ＧａＮバッファ層
Claims (18)
- Ｓｉ基板と、
上記Ｓｉ基板上に形成されたＳｉ系トランジスタと、
上記Ｓｉ基板上にＩＩＩ−Ｖ族化合物バッファ層を介して一体に形成されたＩＩＩ−Ｖ族化合物半導体素子と、
上記ＩＩＩ−Ｖ族化合物半導体素子の少なくとも一つの端子に電圧を印加するＤＣ−ＤＣコンバータとを備え、
上記ＤＣ−ＤＣコンバータの少なくとも一部が上記Ｓｉ系トランジスタで構成されていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
上記ＩＩＩ−Ｖ族化合物半導体素子はＶ族元素がＮであるＩＩＩ−Ｎ化合物半導体素子であることを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
上記Ｓｉ基板が、Ｓｉ（００１）５．３°〜９．３°の範囲のＳｉオフ基板であることを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
上記ＤＣ−ＤＣコンバータの上記Ｓｉ系トランジスタがＣＭＯＳ回路を構成することを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
上記ＩＩＩ−Ｎ化合物半導体素子は、少なくとも２つのＩＩＩ−Ｎ化合物半導体トランジスタを含み、
上記ＤＣ−ＤＣコンバータの少なくとも一部は、上記Ｓｉ系トランジスタと上記ＩＩＩ−Ｎ化合物半導体トランジスタとで構成され、
上記ＤＣ−ＤＣコンバータは、上記ＤＣ−ＤＣコンバータに含まれないＩＩＩ−Ｎ化合物半導体トランジスタの少なくとも一つの端子に電圧を印加することを特徴とする半導体装置。 - 請求項２に記載の半導体装置を用いたことを特徴とするアナログＲＦアンプリファイア回路。
- 請求項２に記載の半導体装置を用いたことを特徴とするレーザドライバ回路。
- 少なくとも一部がＩＩＩ−Ｎ化合物半導体からなるレーザ素子と、
上記レーザ素子を駆動すると共に、請求項７に記載の半導体装置を用いたレーザドライバ回路とを備えたことを特徴とするレーザ装置。 - 請求項８に記載のレーザ装置において、
上記レーザ素子が面発光型半導体レーザ素子であることを特徴とするレーザ装置。 - 請求項２に記載の半導体装置を用いたフォトディテクタと、
上記フォトディテクタに電圧を印加するバイアス回路とを備え、
上記フォトディテクタの大部分がＩＩＩ−Ｎ化合物半導体からなることを特徴とするフォトディテクタアセンブリ。 - 表面に窪みを有するＳｉ基板と、
上記Ｓｉ基板の窪みに設けられたＩＩＩ−Ｎ化合物バッファ層と、
上記ＩＩＩ−Ｎ化合物バッファ層上に設けられたＩＩＩ−Ｎ化合物半導体素子とを備えたことを特徴とする半導体装置。 - 請求項１１に記載の半導体装置において、
上記Ｓｉ基板が、Ｓｉ（００１）５．３°〜９．３°の範囲の面基板であることを特徴とする半導体装置。 - 請求項１１に記載の半導体装置において、
上記Ｓｉ基板の窪みは複数あって、その複数の窪みのうちの少なくとも２つは異なる深さを有することを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
上記Ｓｉ基板は表面に窪みを有し、
上記ＩＩＩ−Ｎ化合物半導体素子は、上記Ｓｉ基板の窪みに形成された上記ＩＩＩ−Ｎ化合物バッファ層上に設けられていることを特徴とする半導体装置。 - 請求項１４に記載の半導体装置において、
上記Ｓｉ基板の窪みは複数あって、その複数の窪みのうちの少なくとも２つは異なる深さを有することを特徴とする半導体装置。 - 請求項２に記載の半導体装置の製造方法であって、
上記ＩＩＩ−Ｎ化合物半導体素子をエピタキシャル成長で実質的に形成した後、上記Ｓｉ系トランジスタを形成するための領域を上記Ｓｉ基板にシャロウトレンチアイソレーションで形成して上記Ｓｉ系トランジスタを形成することを特徴とする半導体装置の製造方法。 - 請求項４に記載の半導体装置の製造方法であって、
上記Ｓｉ系トランジスタを形成するための領域を上記Ｓｉ基板にロコスアイソレーションで形成した後、上記ＩＩＩ−Ｎ化合物半導体素子及び上記Ｓｉトランジスタを形成することを特徴とする半導体装置の製造方法。 - 請求項２または１２に記載の半導体装置を用いたことを特徴とする携帯装置。
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Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266577A (ja) * | 2006-03-03 | 2007-10-11 | Matsushita Electric Ind Co Ltd | 窒化物半導体装置及びその製造方法 |
| JP2008533722A (ja) * | 2005-03-10 | 2008-08-21 | インターナショナル レクティファイアー コーポレイション | パワー半導体パッケージ |
| JP2011101007A (ja) * | 2009-10-30 | 2011-05-19 | Imec | 集積半導体基板構造の製造方法 |
| US20110169549A1 (en) * | 2010-01-08 | 2011-07-14 | Transphorm Inc. | Electronic devices and components for high efficiency power circuits |
| JP2013098505A (ja) * | 2011-11-07 | 2013-05-20 | Nagoya Institute Of Technology | 紫外線透過ゲート電極を有する電界効果トランジスタ |
| US8455931B2 (en) | 2009-11-02 | 2013-06-04 | Transphorm Inc. | Package configurations for low EMI circuits |
| US8493129B2 (en) | 2008-09-23 | 2013-07-23 | Transphorm Inc. | Inductive load power switching circuits |
| US8624662B2 (en) | 2010-02-05 | 2014-01-07 | Transphorm Inc. | Semiconductor electronic components and circuits |
| US8786327B2 (en) | 2011-02-28 | 2014-07-22 | Transphorm Inc. | Electronic components with reactive filters |
| US8803246B2 (en) | 2012-07-16 | 2014-08-12 | Transphorm Inc. | Semiconductor electronic components with integrated current limiters |
| US8829568B2 (en) | 2008-09-30 | 2014-09-09 | Fuji Electric Co., Ltd. | Gallium nitride semiconductor device and method for producing the same |
| US8912839B2 (en) | 2008-02-12 | 2014-12-16 | Transphorm Inc. | Bridge circuits and their components |
| US8952750B2 (en) | 2012-02-24 | 2015-02-10 | Transphorm Inc. | Semiconductor power modules and devices |
| US9059076B2 (en) | 2013-04-01 | 2015-06-16 | Transphorm Inc. | Gate drivers for circuits based on semiconductor devices |
| US9209176B2 (en) | 2011-12-07 | 2015-12-08 | Transphorm Inc. | Semiconductor modules and methods of forming the same |
| JP2016136555A (ja) * | 2015-01-23 | 2016-07-28 | 株式会社島津製作所 | パルスレーザ装置 |
| US9502973B2 (en) | 2009-04-08 | 2016-11-22 | Infineon Technologies Americas Corp. | Buck converter with III-nitride switch for substantially increased input-to-output voltage ratio |
| JP2016201572A (ja) * | 2016-08-22 | 2016-12-01 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| US9537425B2 (en) | 2013-07-09 | 2017-01-03 | Transphorm Inc. | Multilevel inverters and their components |
| US9543940B2 (en) | 2014-07-03 | 2017-01-10 | Transphorm Inc. | Switching circuits having ferrite beads |
| US9590494B1 (en) | 2014-07-17 | 2017-03-07 | Transphorm Inc. | Bridgeless power factor correction circuits |
| US10200030B2 (en) | 2015-03-13 | 2019-02-05 | Transphorm Inc. | Paralleling of switching devices for high power circuits |
| US10319648B2 (en) | 2017-04-17 | 2019-06-11 | Transphorm Inc. | Conditions for burn-in of high power semiconductors |
-
2003
- 2003-03-12 JP JP2003066926A patent/JP4241106B2/ja not_active Expired - Fee Related
Cited By (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008533722A (ja) * | 2005-03-10 | 2008-08-21 | インターナショナル レクティファイアー コーポレイション | パワー半導体パッケージ |
| JP2007266577A (ja) * | 2006-03-03 | 2007-10-11 | Matsushita Electric Ind Co Ltd | 窒化物半導体装置及びその製造方法 |
| US8912839B2 (en) | 2008-02-12 | 2014-12-16 | Transphorm Inc. | Bridge circuits and their components |
| US9899998B2 (en) | 2008-02-12 | 2018-02-20 | Transphorm Inc. | Bridge circuits and their components |
| US8531232B2 (en) | 2008-09-23 | 2013-09-10 | Transphorm Inc. | Inductive load power switching circuits |
| US8816751B2 (en) | 2008-09-23 | 2014-08-26 | Transphorm Inc. | Inductive load power switching circuits |
| US9690314B2 (en) | 2008-09-23 | 2017-06-27 | Transphorm Inc. | Inductive load power switching circuits |
| US8493129B2 (en) | 2008-09-23 | 2013-07-23 | Transphorm Inc. | Inductive load power switching circuits |
| US8829568B2 (en) | 2008-09-30 | 2014-09-09 | Fuji Electric Co., Ltd. | Gallium nitride semiconductor device and method for producing the same |
| US9502973B2 (en) | 2009-04-08 | 2016-11-22 | Infineon Technologies Americas Corp. | Buck converter with III-nitride switch for substantially increased input-to-output voltage ratio |
| JP2011101007A (ja) * | 2009-10-30 | 2011-05-19 | Imec | 集積半導体基板構造の製造方法 |
| US8592974B2 (en) | 2009-11-02 | 2013-11-26 | Transphorm Inc. | Package configurations for low EMI circuits |
| US8455931B2 (en) | 2009-11-02 | 2013-06-04 | Transphorm Inc. | Package configurations for low EMI circuits |
| US9190295B2 (en) | 2009-11-02 | 2015-11-17 | Transphorm Inc. | Package configurations for low EMI circuits |
| US8890314B2 (en) | 2009-11-02 | 2014-11-18 | Transphorm, Inc. | Package configurations for low EMI circuits |
| JP2013516795A (ja) * | 2010-01-08 | 2013-05-13 | トランスフォーム インコーポレーテッド | 高効率電源回路のための電子デバイスおよび部品 |
| US20110169549A1 (en) * | 2010-01-08 | 2011-07-14 | Transphorm Inc. | Electronic devices and components for high efficiency power circuits |
| US8816497B2 (en) * | 2010-01-08 | 2014-08-26 | Transphorm Inc. | Electronic devices and components for high efficiency power circuits |
| US9401341B2 (en) | 2010-01-08 | 2016-07-26 | Transphorm Inc. | Electronic devices and components for high efficiency power circuits |
| US8624662B2 (en) | 2010-02-05 | 2014-01-07 | Transphorm Inc. | Semiconductor electronic components and circuits |
| US9293458B2 (en) | 2010-02-05 | 2016-03-22 | Transphorm Inc. | Semiconductor electronic components and circuits |
| US8786327B2 (en) | 2011-02-28 | 2014-07-22 | Transphorm Inc. | Electronic components with reactive filters |
| US9041435B2 (en) | 2011-02-28 | 2015-05-26 | Transphorm Inc. | Method of forming electronic components with reactive filters |
| JP2013098505A (ja) * | 2011-11-07 | 2013-05-20 | Nagoya Institute Of Technology | 紫外線透過ゲート電極を有する電界効果トランジスタ |
| US9209176B2 (en) | 2011-12-07 | 2015-12-08 | Transphorm Inc. | Semiconductor modules and methods of forming the same |
| US9818686B2 (en) | 2011-12-07 | 2017-11-14 | Transphorm Inc. | Semiconductor modules and methods of forming the same |
| US9741702B2 (en) | 2012-02-24 | 2017-08-22 | Transphorm Inc. | Semiconductor power modules and devices |
| US9224721B2 (en) | 2012-02-24 | 2015-12-29 | Transphorm Inc. | Semiconductor power modules and devices |
| US8952750B2 (en) | 2012-02-24 | 2015-02-10 | Transphorm Inc. | Semiconductor power modules and devices |
| US9443849B2 (en) | 2012-07-16 | 2016-09-13 | Transphorm Inc. | Semiconductor electronic components with integrated current limiters |
| US9171910B2 (en) | 2012-07-16 | 2015-10-27 | Transphorm Inc. | Semiconductor electronic components with integrated current limiters |
| US8803246B2 (en) | 2012-07-16 | 2014-08-12 | Transphorm Inc. | Semiconductor electronic components with integrated current limiters |
| US9362903B2 (en) | 2013-04-01 | 2016-06-07 | Transphorm Inc. | Gate drivers for circuits based on semiconductor devices |
| US9059076B2 (en) | 2013-04-01 | 2015-06-16 | Transphorm Inc. | Gate drivers for circuits based on semiconductor devices |
| US9537425B2 (en) | 2013-07-09 | 2017-01-03 | Transphorm Inc. | Multilevel inverters and their components |
| US9660640B2 (en) | 2014-07-03 | 2017-05-23 | Transphorm Inc. | Switching circuits having ferrite beads |
| US9543940B2 (en) | 2014-07-03 | 2017-01-10 | Transphorm Inc. | Switching circuits having ferrite beads |
| US9991884B2 (en) | 2014-07-03 | 2018-06-05 | Transphorm Inc. | Switching circuits having ferrite beads |
| US9590494B1 (en) | 2014-07-17 | 2017-03-07 | Transphorm Inc. | Bridgeless power factor correction circuits |
| US10063138B1 (en) | 2014-07-17 | 2018-08-28 | Transphorm Inc. | Bridgeless power factor correction circuits |
| JP2016136555A (ja) * | 2015-01-23 | 2016-07-28 | 株式会社島津製作所 | パルスレーザ装置 |
| US10200030B2 (en) | 2015-03-13 | 2019-02-05 | Transphorm Inc. | Paralleling of switching devices for high power circuits |
| JP2016201572A (ja) * | 2016-08-22 | 2016-12-01 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
| US10319648B2 (en) | 2017-04-17 | 2019-06-11 | Transphorm Inc. | Conditions for burn-in of high power semiconductors |
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