JP2016170577A - フォールトトレラントサーバおよび同期化方法、並びにコンピュータ・プログラム - Google Patents
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Description
第1のCPUサブシステムと、第1のIOサブシステムと、前記第1のCPUサブシステムおよび前記第1のIOサブシステムに接続する第1の制御手段とを備えた第1のサブシステムと、
第2のCPUサブシステムと、第2のIOサブシステムと、前記第2のCPUサブシステムおよび前記第2のIOサブシステムに接続する第2の制御手段とを備えた第2のサブシステムとを含み、
前記第1の制御手段と前記第2の制御手段は、
前記第1のサブシステムと前記第2のサブシステムの一方を主系、他方を従系とする二重化を制御し、2つのシステム内とシステム間の接続状態を制御するよう構成され、
前記第1のCPUサブシステムが主系のCPUサブシステム、前記第2のCPUサブシステムが従系のCPUサブシステムとして動作中に、前記第1のCPUサブシステムと前記第2のCPUサブシステムとの同期ずれが発生した場合、前記第2のCPUサブシステムの電源オフ、電源オンを行った後に、前記第1のCPUサブシステムのコンテキストを前記第2のCPUサブシステムにコピーし、前記第1のCPUサブシステムおよび前記第2のCPUサブシステムに対し、同期のためにリセットをかけ、
前記同期ずれが解消できない場合に、前記第2のCPUサブシステムと前記第2のIOサブシステムとのインタフェースと、前記第2のCPUサブシステムと前記第1のIOサブシステムとのインタフェースが正常に動作していることを確認可能な接続状態に変更する。
第1のCPUサブシステムと、第1のIOサブシステムと、前記第1のCPUサブシステムおよび前記第1のIOサブシステムに接続する第1の制御手段とを備えた第1のサブシステムと、
第2のCPUサブシステムと、第2のIOサブシステムと、前記第2のCPUサブシステムおよび前記第2のIOサブシステムに接続する第2の制御手段とを備えた第2のサブシステムとを含み、
前記第1の制御手段と前記第2の制御手段は、
前記第1のサブシステムと前記第2のサブシステムの一方を主系、他方を従系とする二重化を制御し、2つのシステム内とシステム間の接続状態を制御するよう構成されるフォールトトレラントサーバにおいて、
前記第1のCPUサブシステムが主系のCPUサブシステム、前記第2のCPUサブシステムが従系のCPUサブシステムとして動作中に、前記第1のCPUサブシステムと前記第2のCPUサブシステムとの同期ずれが発生した場合、前記第2のCPUサブシステムの電源オフ、電源オンを行った後に、前記第1のCPUサブシステムのコンテキストを前記第2のCPUサブシステムにコピーし、前記第1のCPUサブシステムおよび前記第2のCPUサブシステムに対し、同期のためにリセットをかけ、
前記同期ずれが解消できない場合に、前記第2のCPUサブシステムと前記第2のIOサブシステムとのインタフェースと、前記第2のCPUサブシステムと前記第1のIOサブシステムとのインタフェースが正常に動作していることを確認可能な接続状態に変更する。
図1は、本発明の第1の実施形態に係るフォールトトレラントサーバの構成を示すブロック図である。
次に上述した第1の実施形態に係るフォールトトレラントサーバを基本とする第2の実施形態について説明する。図2は、本発明の第2の実施形態に係るフォールトトレラントサーバの構成を示すブロック図である。ただし、図2に示す構成は、一例であって、本発明は、図2に示すフォールトトレラントサーバに限定されない。
12 第1のCPUサブシステム
13 第1のIOサブシステム
14 第1の制御部
21 第2のサブシステム
22 第2のCPUサブシステム
23 第2のIOサブシステム
24 第2の制御部
31 第1の同期部
32 第1の接続部
41 第2の同期部
42 第2の接続部
101 #0系サブシステム
102 #0系CPUサブシステム
103 DIMM
104 CPU
105 CPU二重化制御回路
106 IO二重化制御回路
107 #0系IOサブシステム
108 増設PCIカード
109 オンボードLAN
110 HDD
111 #1系サブシステム
112 #1系CPUサブシステム
113 DIMM
114 CPU
115 CPU二重化制御回路
116 IO二重化制御回路
117 #1系IOサブシステム
118 増設PCIカード
119 オンボードLAN
120 HDD
Claims (7)
- 第1のCPUサブシステムと、第1のIOサブシステムと、前記第1のCPUサブシステムおよび前記第1のIOサブシステムに接続する第1の制御手段とを備えた第1のサブシステムと、
第2のCPUサブシステムと、第2のIOサブシステムと、前記第2のCPUサブシステムおよび前記第2のIOサブシステムに接続する第2の制御手段とを備えた第2のサブシステムとを含み、
前記第1の制御手段と前記第2の制御手段は、
前記第1のサブシステムと前記第2のサブシステムの一方を主系、他方を従系とする二重化を制御し、2つのシステム内とシステム間の接続状態を制御するよう構成され、
前記第1のCPUサブシステムが主系のCPUサブシステム、前記第2のCPUサブシステムが従系のCPUサブシステムとして動作中に、前記第1のCPUサブシステムと前記第2のCPUサブシステムとの同期ずれが発生した場合、前記第2のCPUサブシステムの電源オフ、電源オンを行った後に、前記第1のCPUサブシステムのコンテキストを前記第2のCPUサブシステムにコピーし、前記第1のCPUサブシステムおよび前記第2のCPUサブシステムに対し、同期のためにリセットをかけ、
前記同期ずれが解消できない場合に、前記第2のCPUサブシステムと前記第2のIOサブシステムとのインタフェースと、前記第2のCPUサブシステムと前記第1のIOサブシステムとのインタフェースが正常に動作していることを確認可能な接続状態に変更する、
フォールトトレラントサーバ。 - 前記第1の制御手段は、第1の同期手段と、第1の接続手段とを備え、
前記第2の制御手段は、前記第2の同期手段と連係する第2の同期手段と、第2の接続手段とを備え、
前記第1のCPUサブシステムが主系のCPUサブシステム、前記第2のCPUサブシステムが従系のCPUサブシステムとして動作中に、前記第1のCPUサブシステムと前記第2のCPUサブシステムに同期ずれが発生した場合、前記第2の同期手段が前記第2のCPUサブシステムの電源オフ、電源オンを行った後に、前記第1および第2の同期手段は、前記第1のCPUサブシステムのコンテキストを前記第2のCPUサブシステムにコピーし、前記第1のCPUサブシステムおよび前記第2のCPUサブシステムに対し、同期のためにリセットをかけ、
前記第1および第2の同期手段により同期ずれが解消できない場合に、前記第1の接続手段および前記第2の接続手段は、前記第2のCPUサブシステムと前記第2のIOサブシステムとのインタフェースと、前記第2のCPUサブシステムと前記第1のIOサブシステムとのインタフェースが正常に動作していることを確認可能な接続状態に変更する
請求項1に記載のフォールトトレラントサーバ。 - 前記接続手段による接続状態の変更後に、前記第2のCPUサブシステムが前記第2のCPUサブシステムと前記第2のIOサブシステムとのインタフェース、および、前記第2のCPUサブシステムと前記第1のIOサブシステムとが正常であることを確認した場合に、前記第1の制御手段は、主系のCPUサブシステムを、前記第1のCPUサブシステムから前記第2のCPUサブシステムに切り替える
請求項2に記載のフォールトトレラントサーバ。 - 前記第1の制御手段は、前記第1のCPUサブシステムに対して制御を行うCPU二重化制御回路と、IOサブシステムに対して制御を行うIO二重化制御回路とを含む
請求項1乃至3の何れか一項に記載のフォールトトレラントサーバ。 - 前記第1の制御手段により、主系のCPUサブシステムを、前記第1のCPUサブシステムから前記第2のCPUサブシステムに切り替えた後で、
前記第1の同期手段が前記第1のCPUサブシステムの電源オフ、電源オンを行った後に、前記第1および第2の同期手段は、前記第2のCPUサブシステムのコンテキストを前記第1のCPUサブシステムにコピーし、前記第1のCPUサブシステムおよび前記第2のCPUサブシステムに対し、同期のためにリセットをかける
請求項1乃至4の何れか一項記載のフォールトトレラントサーバ。 - 第1のCPUサブシステムと、第1のIOサブシステムと、前記第1のCPUサブシステムおよび前記第1のIOサブシステムに接続する第1の制御手段とを備えた第1のサブシステムと、
第2のCPUサブシステムと、第2のIOサブシステムと、前記第2のCPUサブシステムおよび前記第2のIOサブシステムに接続する第2の制御手段とを備えた第2のサブシステムとを含み、
前記第1の制御手段と前記第2の制御手段は、
前記第1のサブシステムと前記第2のサブシステムの一方を主系、他方を従系とする二重化を制御し、2つのシステム内とシステム間の接続状態を制御するよう構成されるフォールトトレラントサーバにおいて、
前記第1のCPUサブシステムが主系のCPUサブシステム、前記第2のCPUサブシステムが従系のCPUサブシステムとして動作中に、前記第1のCPUサブシステムと前記第2のCPUサブシステムとの同期ずれが発生した場合、前記第2のCPUサブシステムの電源オフ、電源オンを行った後に、前記第1のCPUサブシステムのコンテキストを前記第2のCPUサブシステムにコピーし、前記第1のCPUサブシステムおよび前記第2のCPUサブシステムに対し、同期のためにリセットをかけ、
前記同期ずれが解消できない場合に、前記第2のCPUサブシステムと前記第2のIOサブシステムとのインタフェースと、前記第2のCPUサブシステムと前記第1のIOサブシステムとのインタフェースが正常に動作していることを確認可能な接続状態に変更する、
同期化方法。 - 第1のCPUサブシステムと、第1のIOサブシステムと、前記第1のCPUサブシステムおよび前記第1のIOサブシステムに接続する第1の制御手段とを備えた第1のサブシステムと、
第2のCPUサブシステムと、第2のIOサブシステムと、前記第2のCPUサブシステムおよび前記第2のIOサブシステムに接続する第2の制御手段とを備えた第2のサブシステムとを含み、
前記第1の制御手段と前記第2の制御手段は、
前記第1のサブシステムと前記第2のサブシステムの一方を主系、他方を従系とする二重化を制御し、2つのシステム内とシステム間の接続状態を制御するよう構成されるフォールトトレラントサーバに、
前記第1のCPUサブシステムが主系のCPUサブシステム、前記第2のCPUサブシステムが従系のCPUサブシステムとして動作中に、前記第1のCPUサブシステムと前記第2のCPUサブシステムとの同期ずれが発生した場合、前記第2のCPUサブシステムの電源オフ、電源オンを行った後に、前記第1のCPUサブシステムのコンテキストを前記第2のCPUサブシステムにコピーし、前記第1のCPUサブシステムおよび前記第2のCPUサブシステムに対し、同期のためにリセットをかける同期機能と、
前記同期機能により前記同期ずれが解消できない場合に、前記第2のCPUサブシステムと前記第2のIOサブシステムとのインタフェースと、前記第2のCPUサブシステムと前記第1のIOサブシステムとのインタフェースが正常に動作していることを確認可能な接続状態に変更する接続機能と
を、実現させる
コンピュータ・プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015049202A JP6540113B2 (ja) | 2015-03-12 | 2015-03-12 | フォールトトレラントサーバおよび同期化方法、並びにコンピュータ・プログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2015049202A JP6540113B2 (ja) | 2015-03-12 | 2015-03-12 | フォールトトレラントサーバおよび同期化方法、並びにコンピュータ・プログラム |
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Publication Number | Publication Date |
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JP2016170577A true JP2016170577A (ja) | 2016-09-23 |
JP6540113B2 JP6540113B2 (ja) | 2019-07-10 |
Family
ID=56983824
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2015049202A Active JP6540113B2 (ja) | 2015-03-12 | 2015-03-12 | フォールトトレラントサーバおよび同期化方法、並びにコンピュータ・プログラム |
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1011370A (ja) * | 1996-06-19 | 1998-01-16 | Oki Electric Ind Co Ltd | 多重化システム |
JP2003506788A (ja) * | 1999-08-09 | 2003-02-18 | サン・マイクロシステムズ・インコーポレイテッド | 冗長システム・コントローラを試験する診断ケージ・モード |
JP2006178616A (ja) * | 2004-12-21 | 2006-07-06 | Nec Corp | フォールトトレラントシステム、これで用いる制御装置、動作方法、及び動作プログラム |
-
2015
- 2015-03-12 JP JP2015049202A patent/JP6540113B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1011370A (ja) * | 1996-06-19 | 1998-01-16 | Oki Electric Ind Co Ltd | 多重化システム |
JP2003506788A (ja) * | 1999-08-09 | 2003-02-18 | サン・マイクロシステムズ・インコーポレイテッド | 冗長システム・コントローラを試験する診断ケージ・モード |
JP2006178616A (ja) * | 2004-12-21 | 2006-07-06 | Nec Corp | フォールトトレラントシステム、これで用いる制御装置、動作方法、及び動作プログラム |
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