JP2016167807A - レベル変換回路及び投影装置 - Google Patents

レベル変換回路及び投影装置 Download PDF

Info

Publication number
JP2016167807A
JP2016167807A JP2016040142A JP2016040142A JP2016167807A JP 2016167807 A JP2016167807 A JP 2016167807A JP 2016040142 A JP2016040142 A JP 2016040142A JP 2016040142 A JP2016040142 A JP 2016040142A JP 2016167807 A JP2016167807 A JP 2016167807A
Authority
JP
Japan
Prior art keywords
power supply
interface circuit
external
transistor
external interface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016040142A
Other languages
English (en)
Other versions
JP2016167807A5 (ja
JP6746958B2 (ja
Inventor
孝市 加藤
Koichi Kato
孝市 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Publication of JP2016167807A publication Critical patent/JP2016167807A/ja
Publication of JP2016167807A5 publication Critical patent/JP2016167807A5/ja
Application granted granted Critical
Publication of JP6746958B2 publication Critical patent/JP6746958B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3215—Monitoring of peripheral devices
    • G06F1/3218—Monitoring of peripheral devices of display devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/325—Power saving in peripheral device
    • G06F1/3265—Power saving in display device
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/001—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes using specific devices not provided for in groups G09G3/02 - G09G3/36, e.g. using an intermediate record carrier such as a film slide; Projection systems; Display of non-alphanumerical information, solely or in combination with alphanumerical information, e.g. digital display on projected diapositive as background
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/12—Picture reproducers
    • H04N9/31—Projection devices for colour picture display, e.g. using electronic spatial light modulators [ESLM]
    • H04N9/3141—Constructional details thereof
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Logic Circuits (AREA)
  • Projection Apparatus (AREA)
  • Electronic Switches (AREA)

Abstract

【課題】簡易な構成により機器間の通信を安定的に行うことの出来るレベル変換回路及び投影装置を提供することにある。
【解決手段】外部接続機器のインターフェース回路の電気的な入出力特性に応じた電源電圧を供給する外部インターフェース用電源部と、内部インターフェース回路の電気的な入出力特性に応じた電源電圧を供給する内部インターフェース用電源部と、外部機器からの電気信号に応じて外部インターフェース用電源部への電源供給を制御する電源スイッチ部と、外部接続機器のインターフェース回路と内部インターフェース回路との導通を制御する切替スイッチ部と、を備え、切替スイッチ部は、電源スイッチ部によって外部インターフェース用電源部へ電源供給されている場合に動作可能状態であることを特徴とする。
【選択図】図１

Description

この発明は、レベル変換回路及び投影装置に関する。
従来、投影装置に外部接続機器からの画像等のデータを伝達する手段として、例えば、ＶＥＳＡ（Ｖｉｄｅｏ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｔａｎｄａｒｄｓ Ａｓｓｏｃｉａｔｉｏｎ）（登録商標）により標準化された規格化されたインターフェース（ＶＥＳＡ規格）を用いるものがある。このような方式を用いた手段を採用することにより、投影装置は様々な外部接続機器から画像等のデータを受け取ることが可能となる。ＶＥＳＡ規格により標準化された規格化されたインターフェースには、機器間の接続を確立するために、双方向のＥＤＩＤ（Ｅｘｔｅｎｄｅｄ Ｄｉｓｐｌａｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｄａｔａ）通信を行うものがある。ＥＤＩＤ通信はＶＥＳＡによりＤＤＣ（Ｄｉｓｐｌａｙ Ｄａｔａ Ｃｈａｎｎｅｌ）として標準規格化されており、ＤＤＣは、様々な電子機器で採用されている双方向通信用の標準シリアルバスプロトコルであるＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をベースとしている。ＤＤＣは、Ｉ２Ｃで定められたＳＤＡ（Ｓｅｒｉａｌ Ｄａｔａ Ｌｉｎｅ）、ＳＣＬ（Ｓｅｒｉａｌ Ｃｌｏｃｋ Ｌｉｎｅ）および＋５Ｖの電源信号で構成される。機器が接続され、電源が投入されるとＤＤＣの仕様に従い、＋５Ｖの電源を供給し、その後、ＳＤＡ、ＳＣＬによりＥＤＩＤ通信を行う。
しかしながら、電圧レベルや電源電圧の安定性においてＶＥＳＡ規格に準拠していないインターフェースを有する外部接続機器も存在する。従って、投影装置では、そのような外部接続機器に対応するために、レベル変換回路を搭載する必要がある。例えば、オープンドレイン型インターフェースラインに適用可能なレベル変換回路として、特許文献１がある。
特開２０００−３０７４１３号公報
しかしながら、外部接続機器のインターフェース回路に供給される電源電圧の安定性が十分な場合には有効であるが、そうでない場合には、信号波形の振幅や信号波形の最大値が時間的に変動するという課題がある。
この発明の目的は、簡易な構成により、無駄な消費電力を抑えつつ、機器間の通信を安定的に行うことの出来るレベル変換回路及び投影装置を提供することにある。
本発明は、上記目的を達成するため、
外部接続機器のインターフェース回路の電気的な入出力特性に応じた電源電圧を供給する外部インターフェース用電源部と、
内部インターフェース回路の電気的な入出力特性に応じた電源電圧を供給する内部インターフェース用電源部と、
外部機器からの電気信号に応じて前記外部インターフェース用電源部への電源供給を制御する電源スイッチ部と、
前記外部接続機器のインターフェース回路と前記内部インターフェース回路との導通を制御する切替スイッチ部と、
を備え、
前記切替スイッチ部は、前記電源スイッチ部によって前記外部インターフェース用電源部へ電源供給されている場合に動作可能状態であることを特徴とする。
本発明に従うと、簡易な構成により、無駄な消費電力を抑えつつ、機器間の通信を安定的に行うことが出来るという効果がある。
投影装置及びレベル変換回路の機能構成を示す図である。 投影装置及びレベル変換回路の構成例を示す図である。 投影装置及びレベル変換回路の構成例２を示す図である。
以下、本発明の実施の形態を図面に基づいて説明する。
図１は、投影装置及びレベル変換回路の機能構成を示す図である。
この投影装置１は、レベル変換回路１０と、内部インターフェース回路１１とを含む。投影装置１は、レベル変換回路１０を介して内部インターフェース回路１１により外部接続機器２の外部インターフェース回路２０とデータ通信を行い、外部接続機器２から機器間の接続のためのデータを受け取ることができる。また、投影装置１は、図示しないが、光源ユニットと、表示素子と、光源ユニットからの光を表示素子に導光する光源側光学系と、表示素子から射出された画像をスクリーンに投影する投影側光学系と、光源ユニットや表示素子を制御するプロジェクタ制御手段と、などを備えているので、外部接続機器２から受けとった画像等のデータを基に画像等をスクリーン等に投影することができる。
また、このレベル変換回路１０は、電源スイッチ部１００と、電源電圧の安定性が十分に高い内部インターフェース用電源部１０１と、外部インターフェース用電源部１０２と、切替スイッチ部１０３とを含む。レベル変換回路１０は、外部機器からの非通信信号である電気信号（電源信号）が電源スイッチ部１００に入力されると、内部インターフェース用電源部１０１から外部インターフェース用電源部１０２へ電源供給を行い、外部インターフェース用電源部１０２から切替スイッチ部１０３へ電源が供給され、内部インターフェース回路１１と外部インターフェース回路２０の入出力特性に合致した電気的状態で、内部インターフェース回路１１と外部インターフェース回路２０とのデータ通信が可能となる。
図２は、投影装置及びレベル変換回路の構成例を示す図である。
なお、図２では、ディスチャージ用の抵抗、電源投入時の極性を決めるための抵抗、補助用のコンデンサ、保護用のダイオード等は省略しており、これらは設計上適宜追加することが望ましい。
外部インターフェース回路２０は、インターフェース用の端子として、電源信号Ｖ３を出力するＶ３端子と、Ｉ２Ｃで定められたＳＤＡとして機器間の接続のためのデータ信号（ＤＡＴＡ信号）をオープンドレイン出力によりＤＡＴＡ信号ラインにて送信し、内部インターフェース回路１１からの応答信号をＤＡＴＡ信号ラインにて受信するＤＡＴＡ端子と、Ｉ２Ｃで定められたＳＣＬとしてＤＡＴＡ端子から送信されるＤＡＴＡ信号を複合するためのクロック信号（ＣＬＫ信号）をオープンドレイン出力によりＣＬＫ信号ラインにて送信するＣＬＫ端子と、を有している。
内部インターフェース回路１１は、外部インターフェース回路２０からＤＡＴＡ信号ラインにて送信されるＤＡＴＡ信号を受信し、外部インターフェース回路２０へ応答信号をＤＡＴＡ信号ラインにて送信するＤＡＴＡ端子と、外部インターフェース回路２０からＣＬＫ信号ラインにて送信されるＣＬＫ信号を受信するＣＬＫ端子とを有している。
電源スイッチ部１００は、トランジスタ１００１と抵抗１００２とトランジスタ１００３とを有している。トランジスタ１００１は、ベース端子がトランジスタ１００３のコレクタ端子と電気的に接続され、エミッタ端子が内部インターフェース用電源Ｖ１に電気的に接続され、コレクタ端子が外部インターフェース用電源Ｖ２の供給端子とされている。抵抗１００２は、一端が内部インターフェース用電源Ｖ１に電気的に接続され、もう一端がトランジスタ１００１のベース端子と電気的に接続されている。トランジスタ１００３は、ベース端子が外部インターフェース回路２０のＶ３端子と電気的に接続され、エミッタ端子が電気的に接地され、コレクタ端子がトランジスタ１００１のベース端子に電気的に接続されている。これにより、電源スイッチ部１００は、外部インターフェース回路２０から電源信号Ｖ３がトランジスタ１００３に入力されると内部インターフェース用電源Ｖ１を外部インターフェース用電源Ｖ２として供給する。さらに、初期状態においてトランジスタ１００１のベース端子にハイ・レベル電圧を確実に印加するので、初期状態において内部インターフェース用電源Ｖ１が外部インターフェース用電源Ｖ２として供給することがない。すなわち、電源スイッチ部１００は、電源信号Ｖ３が入力されることにより内部インターフェース用電源Ｖ１と外部インターフェース用電源Ｖ２の接続先端子とを導通するスイッチとして動作する。
内部インターフェース用電源部１０１は、抵抗１０１１と抵抗１０１２を有しており、ＦＥＴ１０３１と内部インターフェース回路１１との間のＤＡＴＡ信号ラインと内部インターフェース用電源Ｖ１とを抵抗１０１１を介して電気的に接続し、ＦＥＴ１０３２と内部インターフェース回路１１との間のＣＬＫ信号ラインと内部インターフェース用電源Ｖ１とを抵抗１０１２を介して電気的に接続している。これにより、内部インターフェース回路１１は、外部インターフェース回路２０によりオープンドレイン出力されたＣＬＫ信号とＤＡＴＡ信号のハイ・レベルを適切に受信することができる。また、後述するインバータ１０３３の電源投入時初期入力値を確実にハイ・レベルにすることができる。
外部インターフェース用電源部１０２は、抵抗１０２１と抵抗１０２２を有しており、ＦＥＴ１０３１と外部インターフェース回路２０との間のＤＡＴＡ信号ラインと外部インターフェース用電源Ｖ２とを抵抗１０２１を介して電気的に接続し、ＦＥＴ１０３２と外部インターフェース回路２０との間のＣＬＫ信号ラインと外部インターフェース用電源Ｖ２とを抵抗１０２２を介して電気的に接続している。これにより、外部インターフェース回路２０は、内部インターフェース回路１１によりオープンドレイン出力された応答信号のハイ・レベルを適切に受信することができる。また、後述するインバータ１０３４の電源投入時初期入力値を確実にハイ・レベルにすることができる。
切替スイッチ部１０３は、ＦＥＴ１０３１とＦＥＴ１０３２とインバータ１０３３とインバータ１０３４とを有している。
ＦＥＴ１０３１は、ゲート端子とインバータ１０３３の出力端子とが電気的に接続され、ソース端子と外部インターフェース回路２０のＤＡＴＡ端子とが電気的に接続され、ドレイン端子と内部インターフェース回路１１のＤＡＴＡ端子とが電気的に接続されている。ＦＥＴ１０３２は、ゲート端子とインバータ１０３４の出力端子とが電気的に接続され、ソース端子と外部インターフェース回路２０のＣＬＫ端子とが電気的に接続され、ドレイン端子と内部インターフェース回路１１のＣＬＫ端子とが電気的に接続されている。
インバータ１０３３は、入力端子と外部インターフェース回路２０のＤＡＴＡ端子とが電気的に接続され、出力端子とＦＥＴ１０３１のゲート端子とが電気的に接続されている。インバータ１０３４は、入力端子と外部インターフェース回路２０のＣＬＫ端子とが電気的に接続され、出力端子とＦＥＴ１０３２のゲート端子とが電気的に接続されている。
次に本実施形態の動作について説明する。
投影装置１と外部接続機器２とが電気的に接続されると、外部インターフェース回路２０のＶ３端子から外部インターフェース回路２０内の電源電圧を基準としたハイ・レベルの電源信号Ｖ３が出力される。トランジスタ１００３にハイ・レベルの電源信号Ｖ３が入力されると、電流経路としては、高位側電源である内部インターフェース用電源Ｖ１から抵抗１００２とトランジスタ１００３を介してＧＮＤに流れる。これにより、トランジスタ１００１のベース端子に印加される電圧レベルが、内部インターフェース用電源Ｖ１を基準としたハイ・レベルからロー・レベルに変位する。すなわち、トランジスタ１００３からトランジスタ１００１へ内部インターフェース用電源Ｖ１を基準としたロー・レベル信号が出力される。これにより、トランジスタ１００１のエミッタ端子からコレクタ端子へ電流が流れる。すなわち、トランジスタ１００１はエミッタ端子とコレクタ端子が非導通状態（ＯＦＦ状態）から導通状態（ＯＮ状態）へ遷移する。これにより、内部インターフェース用電源Ｖ１の電源電圧が外部インターフェース用電源Ｖ２へ供給される。
内部インターフェース用電源Ｖ１の電源電圧が外部インターフェース用電源Ｖ２へ供給されると、インバータ１０３３及びインバータ１０３４に電源が供給され、インバータ１０３３及びインバータ１０３４が動作状態になる。また、これと同時に、ＦＥＴ１０３１と外部インターフェース回路２０との間のＤＡＴＡ信号ラインが抵抗１０２１によって外部インターフェース用電源Ｖ２でプルアップされ、ＦＥＴ１０３２と外部インターフェース回路２０との間のＣＬＫ信号ラインが抵抗１０２２によって外部インターフェース用電源Ｖ２でプルアップされる。
外部インターフェース回路２０の出力端子としてのＤＡＴＡ端子及びＣＬＫ端子はオープンドレイン出力であるため、接続初期状態おいては、これらの端子はハイ・インピーダンス状態であり、抵抗１０２１によるプルアップと抵抗１０２２によるプルアップとにより、インバータ１０３３及びインバータ１０３４の入力端子には、外部インターフェース用電源Ｖ２を基準としたハイ・レベル電圧が入力される。これにより、インバータ１０３３及びインバータ１０３４の出力端子からは、外部インターフェース用電源Ｖ２を基準としたロー・レベル電圧が出力される。
そして、ＦＥＴ１０３１及びＦＥＴ１０３２のゲート端子には、外部インターフェース用電源Ｖ２を基準としたロー・レベル電圧が入力される。このとき、ＦＥＴ１０３１及びＦＥＴ１０３２はドレイン電流が流れない状態、すなわち、ＦＥＴ１０３１及びＦＥＴ１０３２はドレイン端子とソース端子が非導通状態（ＯＦＦ状態）である。そのため、内部インターフェース回路１１のＤＡＴＡ端子及びＣＬＫ端子には、内部インターフェース用電源Ｖ１の電圧が抵抗１０１１及び抵抗１０１２のそれぞれを介して印加される。すなわち、内部インターフェース回路１１のＤＡＴＡ端子及びＣＬＫ端子には、内部インターフェース用電源Ｖ１を基準としたハイ・レベル電圧が入力される。
投影装置１と外部接続機器２とが電気的に接続された状態において、外部インターフェース回路２０のＤＡＴＡ端子及びＣＬＫ端子がロー・レベル出力動作を行うと、外部インターフェース回路２０の出力端子としてのＤＡＴＡ端子及びＣＬＫ端子はオープンドレイン出力であるため、外部インターフェース回路２０内でＧＮＤ接続される。このとき、電流経路としては、高位側電源である外部インターフェース用電源Ｖ２から抵抗１０２１とトランジスタ１０２２を介して外部インターフェース回路２０内のＧＮＤに流れる。これにより、インバータ１０３３及びインバータ１０３４の入力端子に印加される電圧レベルが、外部インターフェース用電源Ｖ２を基準としたハイ・レベルからロー・レベルに変位する。これにより、インバータ１０３３及びインバータ１０３４の出力端子からは、外部インターフェース用電源Ｖ２を基準としたハイ・レベル電圧が出力される。
そして、ＦＥＴ１０３１及びＦＥＴ１０３２のゲート端子には、外部インターフェース用電源Ｖ２を基準としたハイ・レベル電圧が入力される。これにより、ＦＥＴ１０３１及びＦＥＴ１０３２はＯＦＦ状態からドレイン電流が流れる状態、すなわち、ＦＥＴ１０３１及びＦＥＴ１０３２はドレイン端子とソース端子が導通状態（ＯＮ状態）に遷移する。これにより、電流経路として、高位側電源である内部インターフェース用電源Ｖ１から抵抗１０１１とＦＥＴ１０３１と外部インターフェース回路２０のＤＡＴＡ端子を介して、及び、高位側電源である内部インターフェース用電源Ｖ１から抵抗１０１２とＦＥＴ１０３２と外部インターフェース回路２０のＣＬＫ端子を介して、外部インターフェース回路２０内のＧＮＤに流れる。すなわち、内部インターフェース回路１１のＤＡＴＡ端子及びＣＬＫ端子には、内部インターフェース用電源Ｖ１を基準としたロー・レベル電圧が入力される。
投影装置１と外部接続機器２とが電気的に接続された状態において、外部インターフェース回路２０のＤＡＴＡ端子及びＣＬＫ端子がハイ・レベル出力動作を行うと、外部インターフェース回路２０の出力端子としてのＤＡＴＡ端子及びＣＬＫ端子はオープンドレイン出力であるため、ハイ・レベル出力動作状態おいては、これらの端子はハイ・インピーダンス状態であり、抵抗１０２１によるプルアップと抵抗１０２２によるプルアップとにより、インバータ１０３３及びインバータ１０３４の入力端子には、外部インターフェース用電源Ｖ２を基準としたハイ・レベル電圧が入力される。これにより、インバータ１０３３及びインバータ１０３４の出力端子からは、外部インターフェース用電源Ｖ２を基準としたロー・レベル電圧が出力される。
そして、ＦＥＴ１０３１及びＦＥＴ１０３２のゲート端子には、外部インターフェース用電源Ｖ２を基準としたロー・レベル電圧が入力される。このとき、ＦＥＴ１０３１及びＦＥＴ１０３２はＯＦＦ状態であるため、内部インターフェース回路１１のＤＡＴＡ端子及びＣＬＫ端子には、内部インターフェース用電源Ｖ１の電圧が抵抗１０１１及び抵抗１０１２のそれぞれを介して印加される。すなわち、内部インターフェース回路１１のＤＡＴＡ端子及びＣＬＫ端子には、内部インターフェース用電源Ｖ１を基準としたハイ・レベル電圧が入力される。
上記に説明したように、本実施形態によれば、外部インターフェース回路２０からのハイ・レベル出力やロー・レベル出力を、内部インターフェース用電源Ｖ１を基準としたロー・レベル電圧や内部インターフェース用電源Ｖ１を基準としたハイ・レベル電圧として内部インターフェース回路１０に入力されるので、外部インターフェース回路２０に供給される電源電圧の安定性が十分でない場合であっても、信号波形の振幅や信号波形の最大値が時間的に変動することはなく、簡易な構成により機器間の通信を安定的に行うことが出来る。
以上のように、本実施形態のレベル変換回路１０は、外部インターフェース用電源部１０２と、内部インターフェース用電源部１０１と、電源スイッチ部１００と、切替スイッチ部１０３と、を備える。切替スイッチ部１０３は、電源スイッチ部１００によって外部インターフェース用電源部１０２へ電源供給されている場合に動作可能状態である。
このように、切替スイッチ部１０３は、電源スイッチ部１００によって外部インターフェース用電源部１０２へ電源供給されている場合に動作可能状態とすることで、外部接続機器２が電気的に接続されていない場合には、外部インターフェース用電源部１０２と切替スイッチ部１０３とへの電源供給を遮断することが出来るので、無駄な電力消費を抑えることが出来るとともに、外部接続機器２が電気的に接続されている場合には、外部インターフェース回路２０に供給される電源電圧の安定性が十分でない場合であっても、信号波形の振幅や信号波形の最大値が時間的に変動することはなく、簡易な構成により機器間の通信を安定的に行うことが出来る。
また、本実施形態のレベル変換回路１０の電源スイッチ部１００は、トランジスタ１００１と、トランジスタ１００３と、を備える。
そのため、電源スイッチ部１００は、外部接続機器２が電気的に接続されていない場合には、確実に外部インターフェース用電源部１０２への電源供給を遮断することが出来るので、無駄な電力消費を抑えることが出来る。さらに、外部接続機器２が電気的に接続されている場合には、確実に外部インターフェース用電源部１０２への電源供給を行うことが出来る。これにより、無駄な電力消費を抑えることが出来る。
また、本実施形態のレベル変換回路１０は、内部インターフェース用電源部１０１と、外部インターフェース用電源部１０２と、切替スイッチ部１０３と、を備える。切替スイッチ部１０３は、外部インターフェース回路２０のＤＡＴＡ端子からのＤＡＴＡ信号、外部インターフェース回路２０のＣＬＫ端子からのＣＬＫ信号、が負極性の場合に、外部インターフェース回路２０と内部インターフェース回路１０とを導通する。また、切替スイッチ部１０３は、外部インターフェース回路２０のＤＡＴＡ端子からのＤＡＴＡ信号を受け、このＤＡＴＡ信号の極性を反転した電気信号を出力するインバータ１０３３と、外部インターフェース回路２０のＣＬＫ端子からのＣＬＫ信号を受け、このＣＬＫ信号の極性を反転した電気信号を出力するインバータ１０３４と、インバータ１０３３と接続され、インバータ１０３３が出力する電気信号に応じて外部インターフェース回路２０と内部インターフェース回路１０とを導通するＦＥＴ１０３１と、インバータ１０３４と接続され、インバータ１０３４が出力する電気信号に応じて外部インターフェース回路２０と内部インターフェース回路１０とを導通するＦＥＴ１０３２と、を備える。
これにより、外部インターフェース回路２０からのハイ・レベル出力やロー・レベル出力を、内部インターフェース用電源Ｖ１を基準としたロー・レベル電圧や内部インターフェース用電源Ｖ１を基準としたハイ・レベル電圧として内部インターフェース回路１０に入力されるので、外部インターフェース回路２０に供給される電源電圧の安定性が十分でない場合であっても、信号波形の振幅や信号波形の最大値が時間的に変動することはなく、簡易な構成により機器間の通信を安定的に行うことが出来る。
また、本実施形態の投影装置１は、レベル変換回路１０を備える。
これにより、電源スイッチ部１００により、外部接続機器２が電気的に接続されていない場合には、確実に外部インターフェース用電源部１０２への電源供給を遮断することが出来るので、無駄な電力消費を抑えることが出来る。さらに、外部接続機器２が電気的に接続されている場合には、確実に外部インターフェース用電源部１０２への電源供給を行うことが出来る。これにより、無駄な電力消費を抑えることが出来る。
さらに、外部インターフェース回路２０からのハイ・レベル出力やロー・レベル出力を、内部インターフェース用電源Ｖ１を基準としたロー・レベル電圧や内部インターフェース用電源Ｖ１を基準としたハイ・レベル電圧として内部インターフェース回路１０に入力されるので、外部インターフェース回路２０に供給される電源電圧の安定性が十分でない場合であっても、信号波形の振幅や信号波形の最大値が時間的に変動することはなく、簡易な構成により機器間の通信を安定的に行うことが出来る。
なお、本発明は、上記実施の形態に限られるものではなく、様々な変更が可能である。
例えば、トランジスタ１００１とトランジスタ１００３は、バイポーラトランジスタとしたが、これに限定されるものでなく、ＦＥＴ（Field effect transistor）やロードスイッチ等、電源信号Ｖ３の入力に応じてスイッチとして動作するものであればよい。また、電源スイッチ部１００が、電源信号Ｖ３が入力されることにより内部インターフェース用電源Ｖ１と外部インターフェース用電源Ｖ２の接続先端子とを導通するスイッチとして動作するものであれば、トランジスタ１００１はＮＰＮ型、トランジスタ１００３をＰＮＰ型にしてもよいし、電源信号Ｖ３への応答極性を反転させてもよいし、電源スイッチ部１００を構成するトランジスタの段数を変更してもよい。
また、上記実施の形態では、ＦＥＴ１０３１とＦＥＴ１０３２は、ＦＥＴとしたが、これに限定されるものでなく、バイポーラトランジスタやロードスイッチ等、インバータ１０３３やインバータ１０３４の出力に応じてスイッチとして動作するものであればよい。また、切替スイッチ部１０３が、外部インターフェース回路２０のＤＡＴＡ端子やＣＬＫ端子からの信号に応じて外部インターフェース回路２０と内部インターフェース回路１０とを導通するスイッチとして動作するものであれば、ＦＥＴ１０３１及びＦＥＴ１０３２はＰ型にしてもよいし、ＤＡＴＡ端子やＣＬＫ端子からの信号への応答極性を反転させもよいし、切替スイッチ部１０３を構成するインバータやＦＥＴ等の段数を変更してもよい。
また、上記実施の形態では、レベル変換回路１０をＥＤＩＤ通信のインターフェースに適用したが、これに限定されるものではなく、オープンドレイン出力で構成される他の通信のインターフェースに適用してもよい。
その他、上記実施の形態で示した具体的な構成、処理内容やその手順は、本発明の趣旨を逸脱しない範囲において適宜変更可能である。
また、上記実施の形態では、切替スイッチ部１０３は、ＦＥＴ１０３１とＦＥＴ１０３２とインバータ１０３３とインバータ１０３４とを有しているとしたが、これに限定されるものではなく、図３に示すようにインバータ１０３３を抵抗１０３５及び抵抗１０３６、インバータ１０３４を抵抗１０３７及び抵抗１０３８としてもよい。
この場合、ハイ・レベルの電源信号Ｖ３が入力されると、内部インターフェース用電源Ｖ１の電源電圧が外部インターフェース用電源Ｖ２へ供給される。その後、外部インターフェース用電源Ｖ２の電圧は、抵抗１０３５と抵抗１０３６とで設定された分圧比に応じた電圧に変換される。この変換後の電圧がＦＥＴ１０３１のゲート端子に入力される。また、外部インターフェース用電源Ｖ２の電圧は、抵抗１０３７と抵抗１０３８とで設定された分圧比に応じた電圧に変換される。この変換後の電圧がＦＥＴ１０３２のゲート端子に入力される。すなわち、ＦＥＴ１０３１及びＦＥＴ１０３２のゲート端子におけるハイ・レベル電圧が入力され、ＦＥＴ１０３１及びＦＥＴ１０３２のドレイン端子とソース端子は導通状態（ＯＮ状態）に遷移する。なお、ＦＥＴ１０３１とＦＥＴ１０３２のゲート端子におけるハイ・レベル電圧は、外部インターフェース用電源Ｖ２の電圧よりも低い電圧に設定するものとする。また、抵抗１０３５と抵抗１０３６とで設定された分圧比と、抵抗１０３７と抵抗１０３８とで設定された分圧比は、ゲート端子の電圧よりも大きくなるように各抵抗値を設定するものとする。
以上のように、上記変形例のレベル変換回路１０の切替スイッチ部１０３は、トランジスタ１００１が出力する電気信号の電圧に応じて外部接続機器２のインターフェース回路２０と内部インターフェース回路１１とを導通するＦＥＴ１０３１及びＦＥＴ１０３２と、を備える。
これにより、外部インターフェース回路２０に供給される電源電圧の安定性が十分でない場合であっても、信号波形の振幅や信号波形の最大値が時間的に変動することはなく、簡易な構成により機器間の通信を安定的に行うことが出来る。
なお、上記の変形例では、抵抗１０３５と抵抗１０３６とで外部インターフェース用電源Ｖ２の電圧を分圧する構成にしたが、これに限られず、抵抗１０３６の抵抗値を十分大きな数値に設定し、抵抗１０３５を搭載しない構成にしてもよいし、ＦＥＴ１０３１の特性を考慮して、抵抗１０３５と抵抗１０３６を搭載しない構成にしてもよい。更に、上記の変形例では、抵抗１０３７と抵抗１０３８とで外部インターフェース用電源Ｖ２の電圧を分圧する構成にしたが、これに限られず、抵抗１０３８の抵抗値を十分大きな数値に設定し、抵抗１０３７を搭載しない構成にしてもよいし、ＦＥＴ１０３２の特性を考慮して、抵抗１０３７と抵抗１０３８を搭載しない構成にしてもよい。
本発明のいくつかの実施形態を説明したが、本発明の範囲は、上述の実施の形態に限定されるものではなく、特許請求の範囲に記載された発明の範囲とその均等の範囲を含む。
以下に、この出願の願書に最初に添付した特許請求の範囲に記載した発明を付記する。付記に記載した請求項の項番は、この出願の願書に最初に添付した特許請求の範囲の通りである。
［付記］
＜請求項１＞
外部接続機器のインターフェース回路の電気的な入出力特性に応じた電源電圧を供給する外部インターフェース用電源部と、
内部インターフェース回路の電気的な入出力特性に応じた電源電圧を供給する内部インターフェース用電源部と、
外部機器からの電気信号に応じて前記外部インターフェース用電源部への電源供給を制御する電源スイッチ部と、
前記外部接続機器のインターフェース回路と前記内部インターフェース回路との導通を制御する切替スイッチ部と、
を備え、
前記切替スイッチ部は、前記電源スイッチ部によって前記外部インターフェース用電源部へ電源供給されている場合に動作可能状態であることを特徴とするレベル変換回路。
＜請求項２＞
前記電源スイッチ部は、前記電気信号に応じて前記外部インターフェース用電源部へ電源供給するトランジスタ部を備えることを特徴とする請求項１に記載のレベル変換回路。
＜請求項３＞
前記トランジスタ部は、
前記電気信号を受け、前記電気信号の極性に応じて電気信号を出力する第一のトランジスタと、
前記第一のトランジスタと電気的に接続され、前記第一のトランジスタが出力する電気信号に応じて前記外部インターフェース用電源部へ電源供給する第二のトランジスタと、
を備えることを特徴とする請求項２に記載のレベル変換回路。
＜請求項４＞
前記切替スイッチ部は、前記外部接続機器のインターフェース回路からの電気信号が負極性の場合に前記外部接続機器のインターフェース回路と前記内部インターフェース回路とを導通することを特徴とする請求項１〜３のいずれか一項に記載のレベル変換回路。
＜請求項５＞
前記切替スイッチ部は、
前記外部接続機器のインターフェース回路からの電気信号を受け、当該電気信号の極性を反転した極性の電気信号を出力するインバータと、
前記インバータと電気的に接続され、前記インバータが出力する電気信号に応じて前記外部接続機器のインターフェース回路と前記内部インターフェース回路とを導通するトランジスタと、
を備えることを特徴とする請求項１〜４のいずれか一項に記載のレベル変換回路。
＜請求項６＞
請求項１〜５のいずれか一項に記載のレベル変換回路を備えることを特徴とする投影装置。
１ 投影装置
１０ レベル変換回路
１１ 内部インターフェース回路
１００ 電源スイッチ部
１００１ トランジスタ
１００２ 抵抗
１００３ トランジスタ
１０１ 内部インターフェース用電源部
１０１１ 抵抗
１０１２ 抵抗
１０２ 外部インターフェース用電源部
１０２１ 抵抗
１０２２ 抵抗
１０３ 切替スイッチ部
１０３１ ＦＥＴ
１０３２ ＦＥＴ
１０３３ インバータ
１０３４ インバータ
１０３５ 抵抗
１０３６ 抵抗
１０３７ 抵抗
１０３８ 抵抗
２ 外部接続機器
２０ 外部インターフェース回路

Claims (7)

  1. 装置に搭載されるレベル変換回路であって、
    外部接続機器のインターフェース回路の電気的な入出力特性に応じた電源電圧を供給する外部インターフェース用電源部と、
    前記装置内のインターフェース回路の電気的な入出力特性に応じた電源電圧を供給する内部インターフェース用電源部と、
    前記外部接続機器からの電気信号に応じて前記外部インターフェース用電源部への電源供給を制御する電源スイッチ部と、
    前記外部接続機器のインターフェース回路と前記内部インターフェース回路との導通を制御する切替スイッチ部と、
    を備え、
    前記切替スイッチ部は、前記電源スイッチ部によって前記外部インターフェース用電源部へ電源供給されている場合に動作可能状態であることを特徴とするレベル変換回路。
  2. 前記電源スイッチ部は、前記電気信号に応じて前記外部インターフェース用電源部へ電源供給するトランジスタ部を備えることを特徴とする請求項１に記載のレベル変換回路。
  3. 前記トランジスタ部は、
    前記電気信号を受け、前記電気信号の極性に応じて電気信号を出力する第一のトランジスタと、
    前記第一のトランジスタと電気的に接続され、前記第一のトランジスタが出力する電気信号に応じて前記外部インターフェース用電源部へ電源供給する第二のトランジスタと、
    を備えることを特徴とする請求項２に記載のレベル変換回路。
  4. 前記切替スイッチ部は、前記外部接続機器のインターフェース回路からの電気信号が負極性の場合に前記外部接続機器のインターフェース回路と前記内部インターフェース回路とを導通することを特徴とする請求項１〜３のいずれか一項に記載のレベル変換回路。
  5. 前記切替スイッチ部は、
    前記外部接続機器のインターフェース回路からの電気信号を受け、当該電気信号の極性を反転した極性の電気信号を出力するインバータと、
    前記インバータと電気的に接続され、前記インバータが出力する電気信号に応じて前記外部接続機器のインターフェース回路と前記内部インターフェース回路とを導通するトランジスタと、
    を備えることを特徴とする請求項１〜４のいずれか一項に記載のレベル変換回路。
  6. 前記切替スイッチ部は、
    前記第二のトランジスタが出力する電気信号の電圧に応じて前記外部接続機器のインターフェース回路と前記内部インターフェース回路とを導通するトランジスタと、
    を備えることを特徴とする請求項３に記載のレベル変換回路。
  7. 請求項１〜６のいずれか一項に記載のレベル変換回路を備えることを特徴とする投影装置。
JP2016040142A 2015-03-03 2016-03-02 レベル変換回路及び投影装置 Active JP6746958B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015040878 2015-03-03
JP2015040878 2015-03-03

Publications (3)

Publication Number Publication Date
JP2016167807A true JP2016167807A (ja) 2016-09-15
JP2016167807A5 JP2016167807A5 (ja) 2019-04-11
JP6746958B2 JP6746958B2 (ja) 2020-08-26

Family

ID=56850484

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016040142A Active JP6746958B2 (ja) 2015-03-03 2016-03-02 レベル変換回路及び投影装置

Country Status (3)

Country Link
US (2) US10102791B2 (ja)
JP (1) JP6746958B2 (ja)
CN (1) CN105939157B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160259395A1 (en) * 2015-03-03 2016-09-08 Casio Computer Co., Ltd. Level shifter and projector

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109416557A (zh) * 2016-05-04 2019-03-01 惠普发展公司，有限责任合伙企业 可配合计算设备
JP2019168518A (ja) * 2018-03-22 2019-10-03 カシオ計算機株式会社 液晶制御回路、電子時計、及び液晶制御方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06291638A (ja) * 1993-03-31 1994-10-18 Nec Corp 半導体装置
JP2005510935A (ja) * 2001-11-27 2005-04-21 フェアチャイルド セミコンダクター コーポレイション 能動電圧レベルバススイッチ（又はパスゲート）変換器
JP2011120158A (ja) * 2009-12-07 2011-06-16 Renesas Electronics Corp 半導体装置及び電源スイッチ回路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2142891Y (zh) * 1992-08-29 1993-09-29 国营彭县汽车队 汽车电子点火正时器
JPH08241240A (ja) * 1995-03-03 1996-09-17 Toshiba Corp コンピュータシステム
US5691654A (en) * 1995-12-14 1997-11-25 Cypress Semiconductor Corp. Voltage level translator circuit
CN1177857A (zh) * 1996-04-23 1998-04-01 摩托罗拉公司 双向电压变换器
US6154845A (en) * 1998-09-11 2000-11-28 Intel Corporation Power failure safe computer architecture
JP2000307413A (ja) * 1999-04-19 2000-11-02 Sony Corp 電圧変換回路及び通信回路網
NZ521369A (en) * 2000-03-17 2004-07-30 Kissei Pharmaceutical Glucopyranosyloxybenzylbenzene derivatives, medicinal compositions containing the same and intermediates for the preparation of the derivatives
JP3807406B2 (ja) * 2003-09-05 2006-08-09 セイコーエプソン株式会社 データ転送制御装置及び電子機器
US7093144B2 (en) * 2004-02-25 2006-08-15 Analog Devices, Inc. Signal transfer across a voltage domain boundary
US20100013539A1 (en) 2006-03-30 2010-01-21 Tte Technology, Inc. Communication circuit with selectable signal voltage
CN203225733U (zh) * 2013-03-21 2013-10-02 重庆徐港电子有限公司 单通道双向逻辑电平转换器
CN104331144A (zh) * 2014-10-14 2015-02-04 南方电网科学研究院有限责任公司 一种实现电力终端低功耗的方法
CN105939157B (zh) * 2015-03-03 2019-08-06 卡西欧计算机株式会社 电平变换电路以及投影装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06291638A (ja) * 1993-03-31 1994-10-18 Nec Corp 半導体装置
JP2005510935A (ja) * 2001-11-27 2005-04-21 フェアチャイルド セミコンダクター コーポレイション 能動電圧レベルバススイッチ（又はパスゲート）変換器
JP2011120158A (ja) * 2009-12-07 2011-06-16 Renesas Electronics Corp 半導体装置及び電源スイッチ回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160259395A1 (en) * 2015-03-03 2016-09-08 Casio Computer Co., Ltd. Level shifter and projector
US10102791B2 (en) * 2015-03-03 2018-10-16 Casio Computer Co., Ltd. Level shifter and projector
US10748470B2 (en) 2015-03-03 2020-08-18 Casio Computer Co., Ltd. Level shifter and projector

Also Published As

Publication number Publication date
US20190012953A1 (en) 2019-01-10
US10748470B2 (en) 2020-08-18
CN105939157B (zh) 2019-08-06
US20160259395A1 (en) 2016-09-08
US10102791B2 (en) 2018-10-16
JP6746958B2 (ja) 2020-08-26
CN105939157A (zh) 2016-09-14

Similar Documents

Publication Publication Date Title
US9414107B2 (en) Pluggable electronic device and method for determining output data of pluggable electronic device
US7750504B2 (en) Power supply apparatus to selectively output one of a plurality of input powers
US20130181660A1 (en) Charge control circuit for usb device
US20120210143A1 (en) Electronic apparatus and electronic apparatus system
US10748470B2 (en) Level shifter and projector
US8384445B2 (en) Driving stage and related driving method
US10224721B2 (en) Switch control circuit and electronic device using the same
US9753879B2 (en) Interface switching apparatus for switching between a plurality of power supply pins and input/output terminals
CN107333073B (zh) 一种防死机的外部图像信源接口电路
US20140334112A1 (en) Motherboard with connector compatible with different interface standards
US20180213618A1 (en) Power supply system and voltage output module
US20150349777A1 (en) Switching circuit and electronic device
US9419618B1 (en) Interface circuit and electronic system using the same
US20160150185A1 (en) Switch system for video conference
US20150067227A1 (en) Signal adaptor, signal receiving circuit and associated methods
US20180302043A1 (en) Control circuit, control method, and electronic device
US10644695B1 (en) Source driver
US10181684B1 (en) Power connector
CN109871111B (zh) 显示器及应用该显示器的电子装置
KR101920282B1 (ko) 전원 리셋 장치 및 이를 포함하는 표시 장치와 전자 기기
US10026376B2 (en) Power management integrated circuit and display device
US20230148367A1 (en) System and method for multi-mode receiver
CN220210421U (zh) 开关电路、电路板和电子设备
CN110618954B (zh) 开关控制电路及应用所述开关控制电路的电子装置
US8199797B2 (en) Transceiving apparatus and transceiving system of low turn-around voltage

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190226

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191223

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200128

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200325

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200707

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200720

R150 Certificate of patent or registration of utility model

Ref document number: 6746958

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150