以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。
また、以下に説明する実施の形態においては、半導体装置内の温度を計測する温度センサを例としている。しかしながら、温度センサに限定されるものではない。
(実施の形態)
<半導体装置の構成>
図1は、実施の形態に係わる半導体装置の構成を示すブロック図である。同図において、10は半導体装置、11はマイクロコントローラ(以下、MCUとも称する)、12はアナログ回路、13は記憶回路、14は温度センサ、15はバスを示している。特に制限されないが、これらの回路ブロック(11〜14)およびバス15は、周知の半導体製造技術により、1個の半導体チップに形成されている。
記憶回路13は、図示しないが、電気的に書き換え可能な不揮発性メモリ(以下、不揮発性メモリとも称する)と揮発性メモリとを有している。不揮発性メモリには、MCU11を制御するためのプログラムが格納されている。MCU11は、バス15を介して、不揮発性メモリからプログラムを読み出し、読み出したプログラムに従って所定の動作を実行する。バス15には、アナログ回路12および温度センサ14が接続されている。特に制限されないが、MCU11が所定の処理を実行する際に、バス15を用いて、アナログ回路12との間で情報の入出力を行う。これにより、アナログ情報を利用した処理が行われる。
また、この実施の形態においては、温度センサ14からのデジタル情報は、バス15を介してMCU11および/または記憶回路13に供給される。温度センサ14は、半導体チップにおける温度をデジタル情報として出力する。MCU11は、温度センサ14からの温度に関するデジタル情報を、例えば一定の周期で取り込み、取り込んだデジタル情報に基づいて、そのときの半導体チップの温度を把握する。MCU11は、把握した温度により、例えばMCU11の動作速度を制御する。MCU11は、把握した温度が、所定の温度を超えていれば、MCU11に供給される動作クロック信号の周波数を低下させ、半導体チップの温度を低下させる。これにより、半導体装置10の温度が低下する。
なお、記憶回路13に含まれている揮発性メモリは、例えばMCU11が所定の処理を行う際に一次的な記憶領域として使われる。
<動作の概要>
先ず、温度センサ14を用いて、温度に対応したデジタル情報を取得する動作の概要を、図9を用いて説明しておく。図9は、温度をデジタル情報へ変換する際のフロチャート図である。
実施の形態においては、温度に依存した第1電圧と温度に殆ど依存しない第2電圧を、基準電圧回路により生成する(ステップS1)。生成した第1電圧と第2電圧を、電圧周波数変換回路によって周波数変換し、第1電圧に対応する周波数を有する第1信号と、第2電圧に対応する周波数を有する第2信号を、ステップS2において取得する。次に、第1信号および第2信号を、ステップS3においてカウントすることにより、第1電圧に対応したデジタル情報を取得する。
次に、それぞれの構成および動作を順次説明する。
<温度センサ14の構成>
図2は、実施の形態に係わる温度センサ14の構成を示すブロック図である。温度センサ14は、基準電圧生成回路20、スイッチ21、電圧周波数変換回路(以下、V/F変換回路とも称する)22、第1カウンタ回路23および第2カウンタ回路24を備えている。
基準電圧生成回路20は、半導体チップの温度(以下、チップ温度とも称する)Tjを検出し、チップ温度Tjに対してほぼ依存しない電圧Vbgr(第2電圧)と、チップ温度Tjに正比例する電圧Vptat(第1電圧)を生成して、出力する。すなわち、基準電圧生成回路20は、チップ温度Tjの変化に対して、その電圧値がほぼ依存しない電圧Vbgrと、電圧Vbgrに比べて、その電圧値が依存して変化する電圧Vptatとを形成する。この実施の形態において、電圧Vptatは、チップ温度Tjに対して正比例で依存するため、チップ温度Tjが上昇すれば、電圧Vptatの電圧値も高くなり、チップ温度Tjが下降すれば、電圧Vptatの電圧値も低下する。言い換えるならば、チップ温度Tjが変化したときの電圧Vbgrの電圧変化は、電圧Vptatの電圧変化に比べて小さい。
基準電圧生成回路20から出力された電圧Vbgr、Vptatは、スイッチ21を介してV/F変換回路22へ供給される。すなわち、電圧Vbgrは、スイッチ21の端子Pbに供給され、電圧Vptatは、スイッチ21の端子Ppに供給される。スイッチ21の共通端子Cは、V/F変換回路22の入力に接続されている。このスイッチ21は、第1カウンタ回路23からのスイッチ制御信号SW_C1により制御される。すなわち、スイッチ制御信号SW_C1の電圧値に従って、端子Ppまたは端子Pbが、選択的に共通端子Cに接続される。例えば、スイッチ制御信号SW_C1がハイレベルであれば、端子Ppが共通端子Cに接続され、スイッチ制御信号SW_C1がロウレベルであれば、端子Pbが共通端子Cに接続される。これにより、基準電圧生成回路20により生成された第1電圧Vptatと第2電圧Vbgrとが、時分割的にV/F変換回路22へ供給されることになる。
V/F変換回路22は、供給された第1電圧Vptatおよび第2電圧Vbgrのそれぞれを周波数に変換して出力する。すなわち、第1電圧Vptatの電圧値に対応した周波数Fptatを有する第1信号と、第2電圧Vbgrの電圧値に対応した周波数Fbgrを有する第2信号を形成し、出力する。この場合、V/F変換回路22には、時分割的に、第1電圧Vptatと第2電圧Vbgrとが供給されるため、V/F変換回路22は、時分割的に、第1電圧Vptatと第2電圧Vbgrを、第1信号と第2信号とへ変換することになる。
V/F変換回路22により形成された周波数Fptatを有する第1信号と周波数Fbgrを有する第2信号は、第1カウンタ回路23に供給される。第1カウンタ回路23は、第1信号および第2信号をカウントする。すなわち、第1カウンタ回路23は、周波数Fptatに従って変化する第1信号の電圧変化をカウントし、また周波数Fbgrに従って変化する第2信号の電圧変化をカウントする。
後で詳しく説明するが、第1カウンタ回路23は、第1信号をカウントすることにより得たカウント値に基づいて、ストップ制御信号STOP_aを形成し、第2カウンタ回路24からのストップ制御信号STOP_bと第2信号のカウント値とに基づいて、第1電圧Vptatに対応するデジタル情報をAD変換結果25として出力する。
第2カウンタ回路24についても、後で詳しく説明するが、第2カウンタ回路24には、基準クロック信号Fref(第3信号)が供給され、基準クロック信号Frefをカウントする。第2カウンタ回路24は、カウント値を格納するレジスタ(ビットB3−0〜B3−p)を有しており、このレジスタに格納されている値とカウント値とに基づいて、ストップ制御信号STOP_bを形成する。
<基準電圧生成回路20の構成>
次に、上記した基準電圧生成回路20の構成を説明する。図3は、実施の形態に係わる温度センサの構成を示す回路図である。同図には、特に、上記した基準電圧生成回路20およびV/F変換回路22の構成が、詳しく示されている。図3を参照して、先ず、基準電圧生成回路20を説明する。
基準電圧生成回路20は、ブロコウ・セル(Brocaw Cell、Brokaw Bandgap reference)として知られている回路構成を有している。すなわち、基準電圧生成回路20は、バイポーラトランジスタ(以下、BPトランジスタと称する)TB1、TB2と、抵抗素子R1、R2、R3a、R3b、R4、R5、Nチャンネル型電界効果トランジスタ(以下、N型MOSFETと称する)TN1〜TN3およびPチャンネル型電界効果トランジスタ(以下、P型MOSFETと称する)TP1〜TP3を有している。
基準電圧生成回路20において、N型MOSFETTN1〜TN3、P型MOSFETTP1〜TP3および抵抗素子R4、R5により、増幅回路が構成されている。すなわち、N型MOSFETTN1とTN2は、差動トランジスタを構成し、P型MOSFETTP1、TP2はカレントミラー回路を構成し、差動トランジスタ(TN1、TN2)のアクテイブ負荷として機能する。また、N型MOSFETTN3のゲートには所定の電圧(図示せず)が供給され、差動トランジスタ(TN1、TN2)に電流を供給する定電流回路として機能する。
差動トランジスタTN2のドレインからの出力がP型MOSFETTP3のゲートに供給され、P型MOSFETTP3のソースは、電源電圧Vdに接続され、P型MOSFETTP3のドレインは、分圧回路を介して接地電圧Vsに接続されている。分圧回路は、P型MOSFETTP3のドレインと接地電圧Vsとの間に直列に接続された抵抗素子R4、R5により構成されている。この増幅回路の出力は、P型MOSFETTP3のドレインとなる。また、N型MOSFETTN2(差動トランジスタ)のゲートが、増幅回路の反転入力端子に相当し、N型MOSFETTN1(差動トランジスタ)のゲートが、増幅回路の正相入力端子に相当する。
BPトランジスタTB1のエミッタサイズは、BPトランジスタTB2よりも大きくされ、これらのBPトランジスタTB1、TB2のベースは共通に接続され、P型MOSFETTP3のドレインに接続されている。また、BPトランジスタTB1のコレクタと、BPトランジスタTB2のコレクタは、同じ抵抗値を有する抵抗素子R3a、R3bを介して電源電圧Vdに接続されている。これらのBPトランジスタTB1、TB2のコレクタは、増幅回路の正相入力端子、反転入力端子に接続されている。これにより、BPトランジスタTB1、TB2のベースは、それぞれのBPトランジスタTB1、TB2に同じ値の電流が流れるように、増幅回路によりバイアスされる。また、BPトランジスタTB1のエミッタは、直列接続された抵抗素子R1、R2を介して接地電圧Vsに接続され、BPトランジスタTB2のエミッタは、抵抗素子R1とR2とを接続するノードn1に接続されている。
同じ値の電流が、BPトランジスタTB1、TB2に流れるようにすることにより、エミッタサイズの大きなBPトランジスタTB1のベース・エミッタ間電圧は、エミッタサイズの小さなBPトランジスタTB2のベース・エミッタ間電圧Vbeよりも小さくなる。BPトランジスタTB1のベース・エミッタ間電圧と、BPトランジスタTB2のベース・エミッタ間電圧との間の差電圧は、正の温度依存性を有する。一方、それぞれのベース・エミッタ間電圧は、負の温度依存性を有する。正の温度依存性を有する電圧と負の温度依存性を有する電圧を加算することにより、温度依存性の少ない電圧が、増幅回路の出力から得られる。ブロコウ・セルの基準電圧回路は、周知であるので、これ以上の説明は省略する。
増幅回路の出力は、P型MOSFETTP3のドレインであり、この実施の形態においては、このP型MOSFETTP3のドレインにおける電圧が、第2電圧Vbgrとされる。一方、抵抗R1とR2とを接続するノードn1における電圧が、第1電圧Vptatとして用いられる。
第1電圧Vptatとして、抵抗素子R1とR2とにより分圧された電圧を用いるようにしたため、電圧の値を整合させるために、第2電圧Vbgrを抵抗R4およびR5により分圧した電圧Vbgr2が、V/F変換回路22へ供給される電圧として用いられる。なお、電圧Vbgr2は、抵抗素子R4とR5とを接続する接続ノードn2から出力される。本明細書においては、この電圧Vbgr2も第2電圧として説明する。
基準電圧生成回路20により形成される第1電圧Vptatと第2電圧Vbgr、Vbgr2を式で表すと、次のようになる。すなわち、第1電圧Vptatは、式(1)で表され、第2電圧Vbgr、Vbgr2は、式(2)、式(3)で表される。
ここで、VbeはBTトランジスタのベース・エミッタ間電圧、kはボルツマン定数、Tは絶対温度、qは電荷、αはBTトランジスタTB1とTB2のエミッタサイズ比(TB1のエミッタサイズ/TB2のエミッタサイズ)である。また、R1、R2、R4およびR5は、抵抗素子R1、R2、R4およびR5の抵抗値である。
図7(A)は、基準電圧生成回路20により形成される第1電圧Vptatおよび第2電圧Vbar、Vbar2の温度依存性を示す特性図である。同図において、横軸は温度を示し、縦軸は電圧を示している。図7(A)に示すように、第1電圧Vptatは、温度が上昇するのに正比例して、その電圧値も上昇する。一方、第2電圧Vbgr、Vbgr2は、温度が上昇しても、その電圧値は殆ど変化がなく、ほぼ一定の電圧である。また、分圧されているため、電圧Vbgr2の電圧値は、電圧Vbgrよりも低くなっている。
このように、基準電圧生成回路20は、温度に対して、その電圧値が正比例する第1電圧Vptatと、温度に対してほぼ一定の電圧値を有する第2電圧Vbgr、Vbgr2を形成することができる。
<V/F変換回路22の構成>
次に、図3を参照にして、V/F変換回路22を説明する。基準電圧生成回路20により形成された第1電圧Vptatと第2電圧Vbgr2とは、スイッチ21を介して、時分割的に、V/F変換回路22に供給される。この実施の形態におけるV/F変換回路22は、所謂、弛張型発振回路により構成されている。
V/F変換回路22は、比較回路31、32と、フリップフロップ回路33と、N型MOSFETTN4、TN5と、P型MOSFETTP4、TP5と、容量素子C1a、C1bとを有している。ここで、フリップフロップ回路33は、所謂RS型フリップフロップ回路であり、セット端子S、リセット端子R、出力端子Qおよび反転出力端子QBを有している。この実施の形態においては、セット端子Sにハイレベルを供給することにより、出力端子Qはハイレベルを出力し、反転出力端子QBはロウレベルを出力する。この出力の状態は、リセット端子Rにハイレベルが供給されるまで、維持される。リセット端子Rにハイレベルが供給されることにより、出力端子Qはロウレベルを出力し、反転出力端子QBはハイレベルを出力する。この出力の状態も、セット端子Sにハイレベルが供給されるまで、維持される。
P型MOSFETTP4およびTP5のゲートは、上記したP型MOSFETTP3のゲートに接続されており。それぞれのソースには電源電圧Vdが供給されている。P型MOSFETTP4のドレインは、信号配線Lnを介して、N型MOSFETTN4のドレインと、容量素子C1aの一方の端子に接続されている。N型MOSFETTN4のソースと容量素子C1aの他方の端子は、接地電圧Vsに接続されている。また、N型MOSFETTN4のゲートは、フリップフロップ回路33の出力端子Qに接続されている。
また、P型MOSFETTP5のドレインは、信号配線Rnを介して、N型MOSFETTN5のドレインと、容量素子C1bの一方の端子に接続されている。N型MOSFETTN5のソースと容量素子C1bの他方の端子は、接地電圧Vsに接続されている。また、N型MOSFETTN5のゲートは、フリップフロップ回路33の反転出力端子QBに接続されている。ここで、容量素子C1aとC1bは、同じ容量値を有している。
比較回路31および32のそれぞれの一方の入力には、上記したスイッチ21を介して第1電圧Vptatまたは第2電圧Vbgr2が供給される。ここでは、第1電圧Vptatと第2電圧Vbgr2とを総称して、電圧Vcとして説明する。比較回路31の他方の入力は、信号配線Lnに接続され、比較回路31の出力は、フリップフロップ回路33のセット端子Sに接続されている。また、比較回路32の他方の入力は、信号配線Rnに接続され、比較回路32の出力は、フリップフロップ回路33のリセット端子Rに接続されている。
比較回路31は、その他方の入力における電圧、すなわち信号配線Lnにおける電圧が、その一方の入力に供給されている電圧Vcの電圧値を超えると、ハイレベルを出力する。一方、比較回路31は、その他方の入力における電圧、すなわち信号配線Lnにおける電圧が、その一方の入力に供給されている電圧Vcの電圧値よりも低下すると、ロウレベルを出力する。同様に、比較回路32は、信号配線Rnにおける電圧が、電圧Vcの電圧値を超えると、ハイレベルを出力し、信号配線Rnにおける電圧が、電圧Vcの電圧値よりも低下すると、ロウレベルを出力する。
P型MOSFETTP4、TP5のそれぞれが、P型MOSFETTP3のゲートと共通に接続されているため、P型MOSFETTP4およびTP5は、P型MOSFETTP3を流れる電流に比例した電流I1を、信号配線Ln、Rnへ供給することになる。また、このV/F変換回路22の出力は、フリップフロップ回路33の出力端子Qから出力される。
図5は、図3に示したV/F変換回路22の動作を示す波形図である。次に、この波形図を参照にして、V/F変換回路22の動作を説明する。図5において、横軸は時間を示しており、縦軸は電圧を示している。図5(A)は、フリップフロップ回路33の出力端子Qの電圧変化を示している。出力端子Qは、V/F変換回路22の出力であるため、図5(A)は、V/F変換回路22の出力を示していると見なすこともできる。図5(B)および(D)は、信号配線LnおよびRnの電圧変化を示している。また、図5(C)および(E)は、比較回路31および32の出力の電圧変化を示している。
先ず、時刻t0以前において、フリップフロップ回路33の出力端子Qがハイレベルであるとして説明する。フリップフロップ回路33の出力端子Qの電圧がハイレベルであるため、N型MOSFETTN4はオン状態となる。これにより、時刻t0以前においては、信号配線Lnは、図5(B)に示すように、ロウレベルとなっている。一方、フリップフロップ回路33の反転出力端子QBは、出力端子Qに対して反転した電圧を出力するため、時刻t0以前において、反転出力端子QBはロウレベルを出力している。これにより、N型MOSFETTN5はオフ状態となり、P型MOSFETTP5を流れる電流I1により、容量素子C1bの充電が行われ、信号配線Rnの電圧は、徐々に上昇する(図5(D))。
信号配線Rnの電圧が、上昇し、時刻t0において、電圧Vcに到達あるいは超えると、比較回路32の出力Roは、図5(E)に示すように、ハイレベルに変化する。比較回路32の出力Roがハイレベルとなることにより、フリップフロップ回路33のリセット端子Rにハイレベルが供給されることになるため、フリップフロップ回路33は、反転出力端子QBをハイレベルにし、出力端子Qをロウレベルにする。反転出力端子QBがハイレベルとなることにより、N型MOSFETTN5がオン状態となり、容量素子C1bに蓄えられていた電荷が放電される。これにより、信号配線Rnの電圧はロウレベルへ変化する(図5(D))。また、信号配線Rnの電圧が低下することにより、比較回路32の出力Roもロウレベルへ変化する。
フリップフロップ回路33の出力端子Qがロウレベルとなりことにより、N型MOSFETTN4がオフ状態となる。これにより、P型MOSFETTP4を介して、容量素子C1aが充電され、信号配線Lnの電圧が徐々に上昇する(図5(B))。信号配線Lnの電圧が電圧Vcと同じあるいは超えると(時刻t1)、比較回路31の出力Loがハイレベルとなる(図5(C))。この出力Loがハイレベルへ変化することにより、フリップフロップ回路33の出力端子Qは、ハイレベルへ変化し、反転出力端子QBはロウレベルへ変化する。
以上の動作が繰り返される。このように、電圧Vc、すなわち第1電圧Vptatまたは第2電圧Vbgr2の電圧値が、高ければ、信号配線Ln/Rnの電圧値が、これらの電圧値に到達または超えるまでに時間が掛かる。一方、第1電圧Vptatまたは第2電圧Vbgr2の電圧値が、低ければ、信号配線Ln/Rnの電圧値が、これらの電圧値に到達または超えるまでの時間は短くなる。そのため、第1電圧Vptatまたは第2電圧Vbgr2の電圧値に従って、時刻t0と時刻t1との間の時間が変化することになる。これにより、V/F変換回路22からは、第1電圧Vptatまたは第2電圧Vbgr2の電圧値に対応した周波数Fptat、Fbgrを有する信号が出力されることになる。
この実施の形態においては、1個のV/F変換回路22により、第1電圧Vptatと第2電圧Vbgr2とが、時分割的に、周波数に変換される。V/F変換回路22の出力は1個であるため、1個の信号の周波数が、第1電圧Vptatの電圧値に対応した周波数Fptatと第2電圧Vbgr2の電圧値に対応した周波数Fbgrとの間を遷移することになる。実施の形態においては、第1電圧Vptatに対応した周波数Fptatを有するときの信号と、第2電圧Vbgr2に対応した周波数Fbgrを有するときの信号とでは、用いられ方が異なる。そのため、本明細書においては、第1電圧Vptatに対応した周波数Fptatを有するときの信号を第1信号とし、第2電圧Vbgr2に対応した周波数Fbgrを有するときの信号を第2信号と称する。
実施の形態においては、1個のV/F変換回路を時分割的に利用しているが、複数のV/F変換回路を設け、第1電圧Vptatに対応した周波数Fptatを有する第1信号と、第2電圧Vbgr2に対応した周波数Fbgrを有する第2信号とを別々に形成するようにしてもよい。このように複数のV/F変換回路を設けることにより、V/F変換回路の数が増加するが、スイッチ21を省略することが可能である。
第1電圧Vptatに対応した周波数Fptatおよび第2電圧Vbgr2に対応した周波数Fbgrと、第1電圧Vptatおよび第2電圧Vbgr2との関係は、次の式により表される。すなわち、P型MOSFETTP4、TP5を流れる電流は、式(4)で表され、周波数Fptatと第1電圧Vptatとの関係は、式(5)で表され、周波数Fbgrと第2電圧Vbgr2との関係は、式(6)によって表させる。なお、C1は、容量素子C1aおよびC1bの容量値である。
図7(B)は、V/F変換回路22から出力される信号と、温度との関係を示す特性図である。同図において、横軸は温度を示し、縦軸は信号の周波数を示している。図5において例示したように、電圧Vc(第1電圧Vptatまたは第2電圧Vbgr2)の電圧値が、高いときには、時刻t0と時刻t1との間の時間が長くなり、電圧Vcの電圧値が、低いときには、時刻t0と時刻t1との間の時間が短くなる。すなわち、電圧Vcが高ければ、F/V変換回路22から出力される信号の周波数は低くなり、電圧Vcが低ければ、F/V変換回路22から出力される信号の周波数は高くなる。
第1電圧Vptatは、先に説明したように、温度に正比例して、その電圧値が変わる。従って、図7(B)に示すように、この第1電圧Vptatを周波数に変換すると、第1電圧Vptatに対応する周波数Fptatは、温度に対して反比例することになる。すなわち、温度が上昇すると、図7(B)に示すように、周波数Fptatは、低くなる。これに対して、第2電圧Vbgr2は、温度に対して、その電圧値はほとんど変化しない。そのため、図7(B)に示すように、第2電圧Vbgr2に対応する周波数Fbgrは、温度の変化に対してほぼ一定の値となる。言い換えるならば、第1電圧Vptatに対応した第1信号は、温度に対して反比例する周波数を有し、第2電圧Vbgr2に対応した第2信号は、温度依存性の小さな信号ということになる。
次に、第1カウンタ回路23および第2カウンタ回路24について説明する。図3には、第1カウンタ回路23、第2カウンタ回路24および基準クロック信号Frefを発生する発振回路30が示されている。第1カウンタ回路23および第2カウンタ回路24については、図4を用いて説明するので、ここでは省略する。発振回路30は、例えばPLL回路を用いて基準クロック信号Frefを発生する。勿論、PLL回路に限定されるものではない。また、この発振回路30は、同じ半導体装置10に設けてもよいし、半導体装置10の外部に設けてもよい。
<第1カウンタ回路23の構成>
図4は、実施の形態に係わる半導体装置10に設けられている第1カウンタ回路23および第2カウンタ回路24の構成を示すブロック図である。先ず、第1カウンタ回路23について説明する。
第1カウンタ回路23は、カウンタ40(第1カウンタ)と2入力アンド回路41と制御回路42とを有している。カウンタ40は、複数のビットを有しており、クロック端子ckに供給される信号の電圧が、例えばロウレベルからハイレベルへ変化する毎に、ビットに格納されている論理値を変更される。図4では、カウンタ40に設けられている複数のビットが、模式的にB1−0〜B1−nとして示されている。ここでビットB1−0は最下位ビットを示しており、B1−nは最上位ビットを示している。カウンタ40は、クロック端子ckに供給される信号の電圧変化をカウントし、ビットB1−0〜B1−nに格納されている論理値を“0”から“1”へ変更する。この実施の形態においては、カウントを行う前の初期状態では、ビットB1−0〜B1−nのそれぞれには、論理値“0”が格納されている。クロック端子ckに供給される信号の電圧変化の回数に応じて、ビットB1−0〜B1−nに格納されている論理値“0”は、徐々に論理値“1”に変更される。このビットB1−0〜B1−nの値が、カウンタ40のカウント値であり、カウント値COUTとして出力される。
カウントが進み、ビットB1−0〜B1−nに格納されている論理値“0”が全て論理値“1”に変更された状態がカウント可能な最も大きなカウント値となる。その後、クロック端子ckに供給されている信号の電圧が変化すると、再び初期状態になる。すなわち、ビットB1−0〜B1−nのそれぞれは、また論理値“0”を格納した初期状態となり、クロック端子ckにおける信号の電圧変化をカウントすることによって、再びビットB1−0〜B1−nの論理値が“1”へ変更され、以後同じ動作を繰り返す。このカウンタ40は、ALL“0”信号を出力する端子を有しており、ビットB1−0〜B1−nの全ての論理値が“0”となったとき、ロウレベルのALL“0”信号を出力する。言い換えるならば、カウントにより、ビットB1−0〜B1−nのいずれかが論理値“1”となっているときに、カウンタ40は、ハイレベルのALL“0”信号を出力する。そのため、このALL“0”信号は、カウンタ40によるカウントが進み、カウント値が、カウント可能な最も大きなカウント値に到達したときに発生(ロウレベル)することになる。
2入力アンド回路41の一方の入力には、第2カウンタ回路24からのストップ制御信号STOP_bが供給される。また、2入力アンド回路41の他方の入力には、図3で説明したV/F変換回路22の出力が供給される。また、2入力アンド回路41の出力はカウンタ40のクロック端子ckに接続されている。これにより、第2カウンタ回路24からハイレベルのストップ制御信号STOP_bが出力されたとき、2入力アンド回路41は、V/F変換回路22から出力されている信号の電圧変化を、カウンタ40のクロック端子ckに伝達する。一方、第2カウンタ回路24からロウレベルのストップ制御信号STOP_bが出力されていると、2入力アンド回路41は、カウンタ40のクロック端子ckの電圧をロウレベルに固定し、カウンタ40によるカウントを停止する。
カウンタ40のALL“0”信号は、ストップ制御信号STOP_aとして、第2カウンタ回路24(図3)および制御回路42に供給される。
制御回路42は、ストップ制御信号STOP_aに基づいて、スイッチ制御信号SW_C1を形成する。この実施の形態においては、ストップ制御信号STOP_aが、ロウレベルへ変化する度に、制御回路42は、スイッチ制御信号SW_C1の電圧をハイレベルからロウレベル(またはロウレベルからハイレベル)へ変化させる。例えば、制御回路42は、ロウレベルのスイッチ制御信号SW_C1を出力していたときに、ALL“0”信号がロウレベルへ変化すると、スイッチ制御信号SW_C1の電圧をロウレベルからハイレベルへ変更し、次に再びALL“0”信号がロウレベルへ変化するまで、ハイレベルを維持する。
<第2カウンタ回路24の構成>
第2カウンタ回路24は、レジスタ43、カウンタ44(第2カウンタ)、比較回路45、2入力アンド回路46、制御回路47およびスイッチ48、49を備えている。
カウンタ44も、カウンタ40と同様に、複数のビットを有している。図4では、カウンタ44が有する複数のビットが、模式的にビットB2−0〜B2−pとして示されている。ここでも、ビットB2−0は最下位ビットを示しており、B2−pは最上位ビットを示している。カウンタ44は、クロック端子ckを有しており、クロック端子ckに供給される信号の電圧変化をカウントする。すなわち、クロック端子ckに供給されている信号の電圧がロウレベルからハイレベルへ変化する毎に、ビットB2−0〜B2−pに格納されている論理値が、“0”から“1”へ、順次変更される。このビットB2−0〜B2−pにより表されるデジタル情報が、クロック端子ckに供給される信号をカウンタ44がカウントすることにより得られるカウント値となる。このカウント値は、カウンタ44からカウント値COUT1、COUT2として出力される。また、カウンタ44は、リセット端子Rを有している。このリセット端子Rに所定の電圧(例えば、電源電圧Vd)を供給することにより、カウンタ44はリセットされる。すなわち、ビットB2−0〜B2−pのそれぞれは、所定の値、例えば論理値“0”(初期状態)に設定される。
カウンタ44から出力されたカウント値COUT1は、スイッチ48を介してレジスタ43の入力端子INに供給される。レジスタ43は、この実施の形態においては、カウンタ44と同じビット数のビットを有している。同図には、レジスタ43が有するビットが、ビットB3−0〜B3−pとして模式的に示されている。ここでも、ビットB3−0は最下位ビットを示し、ビットB3−pは最上位ビットを示している。入力端子INに供給されたカウント値COUT1におけるそれぞれのビットB2−0〜B2−pは、レジスタ43における対応するビットB3−0〜B3〜pに供給され、保持される。レジスタ43は、それに保持されているデジタル情報(カウント値COUT1)を、出力OUTとして出力する。
比較回路45は、カウンタ44から出力されているカウント値COUT2とレジスタ43の出力OUTとを比較する。この実施の形態においては、カウント値COUT2とレジスタ43の出力とが一致した場合、比較回路45は、ロウレベルを出力し、不一致の場合には、ハイレベルを出力する。比較回路45の出力が、第2カウンタ回路24から出力されるストップ制御信号STOP_bとされる。
第1カウンタ回路23から出力されるストップ制御信号STOP_aは、2入力アンド回路46の一方の入力に供給されている。また、2入力アンド回路46の他方の入力には、発振回路30(図3)から出力されている基準クロック信号Frefが供給され、2入力アンド回路46の出力は、カウンタ44のクロック端子ckに供給される。
ストップ制御信号STOP_aは、さらに、制御回路47に供給されている。制御回路47は、ストップ制御信号STOP_aに基づいて、スイッチ48、49をオン/オフするスイッチ制御信号SW_C2、SW_C3を形成する。ここで、スイッチ49は、カウンタ44のリセット端子Rと電源電圧Vdとの間に接続されている。
制御回路47は、ストップ制御信号STOP_aがハイレベルのとき、スイッチ制御信号SW_C2およびSW_C3のそれぞれをロウレベルにする。これにより、スイッチ48、49はともにオフ状態となる。一方、ストップ制御信号STOP_aがハイレベルからロウレベルへ変化すると、制御回路47は、スイッチ制御信号SW_C2を、ロウレベルからハイレベルにし、所定時間後に、再びハイレベルからロウレベルへ変化させる。また、スイッチ制御信号SW_C2をハイレベルからロウレベルへ変化させた後、スイッチ制御信号SW_C3をロウレベルからハイレベルへ変化させ、所定時間後に、再びハイレベルからロウレベルへ変化させる。これにより、ストップ制御信号STOP_aがロウレベルへ変化すると、スイッチ制御信号SW_C2のハイレベルにより、スイッチ48がオン状態となり、カウンタ44のカウント値COUT1が、スイッチ48を介してレジスタ43の入力端子INに供給される。カウント値COUT1がレジスタ43に供給された後で、スイッチ48は、ロウレベルのスイッチ制御信号SW_C2によりオフ状態にされる。その後、ハイレベルのスイッチ制御信号SW_C3により、スイッチ49がオン状態となり、カウンタ44のリセット端子Rに、スイッチ49を介して電源電圧Vdが供給され、カウンタ44が初期状態にされる。
この実施の形態において、カウンタ44のビット(B2−0〜B2−p)の数は、カウンタ40のビット(B1−0〜B1−n)の数よりも大きくされている。言い換えるならば、カウンタ44がカウント可能な最も大きなカウント値は、カウンタ40がカウント可能な最も大きなカウント値よりも大きくされている。カウンタ44は、時間を計測するために用いられるため、このようにカウンタ40のビット数よりも大きくすることにより、計測時間をより細かくすることが可能である。勿論、カウンタ44のビットの数とカウンタ40のビットの数とを同じにしてもよい。言い換えるならば、カウンタ40と44とで、カウント可能な最も大きなカウント値は同じで有ってもよい。
なお、カウンタ44のビット(B2−0〜B2−p)の数と、レジスタ43のビット(B3−0〜B3−p)の数は同じにされている。また、特に制限されないが、基準クロック信号Frefの周波数は、例えば40MHz〜100MHzである。
<第1カウンタ回路23および第2カウンタ回路24の動作>
温度センサ14の全体動作を説明する前に、第1カウンタ回路23および第2カウンタ回路24の動作を述べておく。
まず、ストップ制御信号STOP_bがハイレベルであり、カウンタ40は初期状態(ビットB1−0〜B1−nの全てが論理値“0”)であるものとする。カウンタ40の各ビットB1−0〜B1−nが全て論理値“0”であるため、ストップ制御信号STOP_aはロウレベルであり、このロウレベルのストップ制御信号STOP_aによって、第1カウンタ回路23における制御回路42は、スイッチ制御信号SW_C1をハイレベルへ変化させたものとする。
スイッチ制御信号SW_C1がハイレベルのため、スイッチ21(図3)の共通端子Cは端子Ppに接続される。第1カウンタ回路23内の2入力アンド回路41の一方の入力にハイレベルのストップ制御信号STOP_bが供給されているため、2入力アンド回路41は、その他方の入力に供給されている信号をカウンタ40のクロック端子ckに伝達する。この場合、スイッチ21を介して、第1電圧Vptatが、基準電圧生成回路20からV/F変換回路22へ供給されているため、カウンタ40のクロック端子ckに供給される信号は、第1電圧Vptatに対応した周波数Fptatを有する信号(第1信号)となる。
カウンタ40は、このクロック端子ckに供給されている信号(第1信号)の電圧変化をカウントする。このカウントにより、カウント値(ビットB1−0〜B1−nの値)が変化する。カウンタ40は、カウントを開始することにより、ALL“0”信号はロウレベルからハイレベルへ変化する。すなわち、ストップ制御信号STOP_aがロウレベルからハイレベルへと変化する。
ストップ制御信号STOP_aがハイレベルとなることにより、第2カウンタ回路24内の2入力アンド回路46は、基準クロック信号Frefをカウンタ44のクロック端子ckへ伝達するようになる。また、ストップ制御信号STOP_aがハイレベルであるため、制御回路47は、スイッチ48および49をオフ状態にする。これにより、カウンタ44は、そのクロック端子ckに供給されている基準クロック信号Frefの電圧変化をカウントする。このとき、レジスタ43は、前の状態の値を保持している。そのため、カウンタ44のカウント値COUT2(B2−0〜B2−p)とレジスタ43からの出力OUTとは一致しない。これにより、比較回路45は、ハイレベルのストップ制御信号STOP_bを継続して出力する。
第1カウンタ回路23内のカウンタ40によるカウントが進み、カウント値COUTがカウント可能な最も大きなカウント値(B1−0〜B1−nのそれぞれが論理値“1”)となる。次にクロック端子ckに供給されている信号(第1信号)が電圧変化すると、カウンタ40は、ALL“0”信号をハイレベルからロウレベルにする。すなわち、ストップ制御信号STOP_aがロウレベルへ変化する。このロウレベルへの変化により、第2カウンタ回路24内の2入力アンド回路46は、基準クロック信号Frefをカウンタ44のクロック端子ckへ伝達するのを停止する。一方、制御回路47は、スイッチ48をオン状態にする。これにより、カウンタ44のカウント値COUT1(B2−0〜B2−p)が、スイッチ48を介してレジスタ43の入力端子INに供給される。レジスタ43は、供給されたカウント値COUT1(B2−0〜B2−p)を、デジタル情報(B3−0〜B3−p)として格納し、出力OUTとして出力する。
ここで、レジスタ43に供給されるカウント値COUT1(B2−0〜B2−p)は、第1信号(第1電圧Vptatに対応する周波数Fptatを有する信号)を、カウンタ40が、初期状態(B1−0〜B1−nの全てが、論理値“0”)からカウント可能な最も大きなカウント値(B1−0〜B1−nの全てが、論理値“1”)に到達するまでカウントするのに要した時間で、カウンタ44が基準クロック信号Frefをカウントしたカウント値に相当する。すなわち、第1信号の電圧変化の回数が、カウンタ40の初期状態からカウント可能な最も大きなカウント値に到達するまでに要する時間に対応した情報が、レジスタ43に格納されることになる。言い換えるならば、第2カウンタ回路24は、時間計測回路と見なすことができる。
第1カウンタ回路23内の制御回路42は、ストップ制御信号STOP_aがロウレベルへ変化したことにより、スイッチ制御信号SW_C1をハイレベルからロウレベルへ変化させる。これにより、スイッチ21においては、共通端子Cが端子Pbに接続されることになる。
また、制御回路47は、スイッチ48をオフ状態にした後、スイッチ49をオン状態にする。これにより、カウンタ44は、初期状態(B2−0〜B2−pが論理値“0”)になる。比較回路45は、カウント値COUT2とレジスタ43の出力OUTとが一致しないため、ハイレベルを継続して出力する。すなわち、ストップ制御信号STOP_bはハイレベルの状態である。
これにより、第1カウンタ回路23内のカウンタ40のクロック端子ckには、2入力アンド回路41を介して、第2電圧Vbgr2に対応した周波数Fbgrを有する信号(第2信号)が伝達される。伝達された第2信号の電圧変化に従って、カウンタ40のカウント値(B1−0〜B1−n)が変化してゆく。カウンタ40がカウントを開始することにより、カウンタ40のALL“0”信号はロウレベルからハイレベルへ変化する。すなわち、ストップ制御信号STOP_aは、再びハイレベルとなる。その結果、第2カウンタ回路24内の2入力アンド回路46は、基準クロック信号Frefをカウンタ44のクロック端子ckに伝達するようになる。
基準クロック信号Frefが供給されることにより、カウンタ44は、基準クロック信号Frefの電圧変化をカウントする。このカウントにより、カウンタ44のカウント値は、初期状態(B2−0〜B2−pが全て論理値“0”)からカウンタ44によってカウント可能な最も大きなカウント値(B2−0〜B2−pが全て論理値“1”)に向けて変化する。カウンタ44のカウント値が変化していく過程において、カウンタ44のカウント値COUT2とレジスタ43に格納されているデジタル値(B3−0〜B3−p)とが一致すると、比較回路45の出力信号、すなわちストップ制御信号STOP_bが、ハイレベルからロウレベルへ変化する。
ストップ制御信号STOP_bがロウレベルとなることにより、第1カウンタ回路23内の2入力アンド回路41は、カウンタ40のクロック端子ckへの第2信号(第2電圧Vbgr2に対応した周波数Fbgrを有する信号)の伝達を停止する。すなわち、カウンタ40のカウントを停止させる。停止させたときの、カウンタ40のカウント値(B1−0〜B1−n)が、第1電圧Vptatの電圧値をデジタル情報として表したAD変換結果25となる。
例えば、カウンタ40および44をリセット等により、それぞれを初期状態にすることにより、最初に説明した状態になり、以降上記した動作を繰り返すことにより、第1電圧Vptatに対応したデジタル情報をカウンタ40のカウント値(B1−0〜B1−n)として得ることができる。
上記した第1カウンタ回路23および第2カウンタ回路24のカウント動作が、図9に示したステップS3に対応する。図10は、図9のステップS3において行われるステップの一部を、さらに詳しく示したフロチャート図である。ここで、図10に示すステップと第1カウンタ回路23および第2カウンタ回路24のカウント動作との関係を述べておく。
図10のステップS31は、第1信号をカウントするステップを示している。このステップS31では、第1信号を、カウンタ40が、初期状態からカウント可能な最も大きなカウント値に到達するまでカウントし、最も大きなカウント値に到達するまでに要した時間を、カウンタ44のカウント値として、レジスタ43に格納する。次に、ステップS32では、第2信号を、カウンタ40によりカウントする。ステップS33において、カウンタ44のカウント値とレジスタ43に格納されているカウント値とを比較する。比較の結果、一致しなければ、ステップS32に戻り、第2信号のカウントを継続する。ステップS33において、一致が検出されるまで、ステップS32とS33が繰り返される。ステップS33において、比較の一致が検出されると、そのときのカウンタ40のカウント値が、第1信号に対応するデジタル情報として得られることになる(ステップS34)。
<温度センサ14の動作>
次に、実施の形態に係わる温度センサ14の動作を、主に図3および図4を用いて説明する。
カウンタ40および44を、例えばリセットし、それぞれを初期状態にする。基準電圧生成回路20は、半導体チップの温度Tjに対して正比例で、その電圧が変化する第1電圧Vptatと、温度Tjに対してほぼ依存しない第2電圧VbgrおよびVbgr2を形成する。また、カウンタ40が初期状態にされたため、スイッチ制御信号SW_C1は、ハイレベルになる。これにより、スイッチ21の共通端子Cは端子Ppに接続され、基準電圧生成回路20により生成された電圧のうち、第1電圧Vptatが、V/F変換回路22に供給される。
V/F変換回路22は、供給された第1電圧Vptatを、この第1電圧Vptatの電圧値に対応した周波数Fptatを有する信号(第1信号)へ変換する。すなわち、第1電圧Vptatの電圧値の変化に対して、反比例する周波数を有する信号(第1信号)を形成する。
形成した第1信号は、第1カウンタ回路23に供給される。第1カウンタ回路23と第2カウンタ回路24とは、実質的に同時に動作を開始する。先に<第1カウンタ回路23および第2カウンタ回路24の動作>で説明したように、第1カウンタ回路23内のカウンタ40により、第1電圧Vptatに対応した周波数Fptatを有する信号をカウントし、第2カウンタ回路24内のカウンタ44により、基準クロック信号Frefをカウントする。
第1カウンタ回路23内のカウンタ40は、第1信号の電圧変化を、カウンタ40の初期状態(ゼロ)からカウント可能な最も大きなカウント値(フルスケール)までカウントする。カウンタ40のカウント値が、カウント可能な最も大きなカウント値(フルスケール)まで到達すると、第1カウンタ回路23からストップ制御信号STOP_a(ロウレベル)が、第2カウンタ回路24へ供給される。
第2カウンタ回路24においては、ストップ制御信号STOP_a(ロウレベル)を受けると、第2カウンタ回路24内のカウンタ44は、カウントを停止し、カウンタ44のカウント値が、第2カウンタ回路24内のレジスタ43に格納される。レジスタ43へカウント値が格納されると、カウンタ44は、リセットされ、カウンタ44は初期状態となる。
また、ストップ制御信号STOP_a(ロウレベル)に応答して、スイッチ21の共通端子Cは端子Pbに接続される。これにより、基準電圧生成回路20において形成された電圧のうち、半導体チップの温度Tjにほぼ依存しない第2電圧Vbgr2が、スイッチ21を介して、基準電圧生成回路20からV/F変換回路22へ供給される。これにより、V/F変換回路22は、温度Tjにほぼ依存しない周波数Fbgrを有する信号(第2信号)を形成し、第1カウンタ回路23へ供給する。
第1カウンタ回路23と第2カウンタ回路24とは、実質的に同時に動作を開始する。<第1カウンタ回路23および第2カウンタ回路24の動作>で説明したように、この場合には、第1カウンタ回路23内のカウンタ40は、第2電圧Vbgr2に対応した周波数Fbgrを有する信号(第2信号)をカウントし、第2カウンタ回路24内のカウンタ44は、基準クロック信号Frefをカウントする。第2カウンタ回路24内のレジスタ43に格納されているカウント値とカウンタ44のカウント値とが一致すると、第2カウンタ回路24は、ストップ制御信号STOP_b(ロウレベル)を発生する。
ストップ制御信号STOP_b(ロウレベル)は、第1カウンタ回路23に供給され、第1カウンタ回路23内のカウンタ40によるカウントを停止させる。すなわち、カウンタ40によって、第1電圧Vptatに対応する周波数Fptatを有する信号(第1信号)を、そのカウンタ40の初期状態(ゼロ)からカウント可能な最も大きなカウント値(フルスケール)までカウントするのに要した時間と同じ時間だけ、カウンタ40は、温度Tjにほぼ依存しない周波数Fbgrを有する第2信号をカウントすることになる。これにより、温度Tjに依存した第1電圧Vptatに対応したデジタル情報が、カウンタ40から得られる。
図6は、図4に示したカウンタ40および44の動作を示す説明図である。同図において、横軸は時間を示しており、縦軸はカウント値(Nbit CNT、Mbit CNT)を示している。図6(A)はカウンタ40のカウント値の変化を示しており、図6(B)はカウンタ44のカウント値の変化を示している。
図6(A)の縦軸に示されているフルスケールNfullは、カウンタ40がカウント可能な最も大きなカウント値を示している。また、同図の縦軸における0(ゼロ)は、カウンタ40の初期状態を示している。図4と対応させると、ビットB1−0〜B1−nの全てが論理値“0”のときが、0(ゼロ)に対応し、ビットB1−0〜B1−nの全てが論理値“1”のときが、フルスケールNfullに対応する。
スイッチ21(図3)の共通端子Cと端子Ppが接続されると(図6では、スイッチ21:C−Ppと記載)、第1電圧Vptatの電圧値に対応した周波数Fptatを有する信号(第1信号)の電圧変化を、カウンタ40はカウントする。これにより、カウンタのカウント値は、初期状態(ゼロ)から徐々に増加し、フルスケールNfullに到達する。到達することにより、ストップ制御信号STOP_a(ロウレベル)が発生する。
カウンタ40が、第1信号の電圧変化をカウントしているとき、カウンタ44は、基準クロック信号Frefの電圧変化をカウントしている。そのため、カウンタ44のカウント値も、時間の経過に伴って徐々に増加する。ストップ制御信号STOP_aが時刻t11において発生すると、そのときのカウンタ44のカウント値は、レジスタ43に格納される。図6(B)では、レジスタ43に格納されたカウント値がレジスタ値として示されている。レジスタ43に格納されているレジスタ値は、カウンタ40が、第1信号の電圧変化をカウントし、その値が、ゼロからフルスケールNfullに到達までの時間TT1に対応する。
ストップ制御信号STOP_aが発生すると、スイッチ21の共通端子Cは端子Pb(図6では、スイッチ21:C−Pbと記載)に接続される。この場合には、カウンタ40は、第2電圧Vbgr2に対応する周波数Fbgrを有する第2信号の電圧変化をカウントする。カウンタ44は、この場合も、基準クロック信号Frefの電圧変化をカウントする。カウンタ44のカウント値とレジスタ43に格納されているカウント値が一致すると、第2カウンタ回路24からストップ制御信号STOP_b(ロウレベル)が発生する。このストップ制御信号STOP_bの発生により、カウンタ40のカウントは停止される。
第1信号の電圧変化をカウントし、その値が、ゼロからフルスケールNfullに到達するまでの時間TT1に対応する値(カウント値)が、レジスタ43に格納されているため、同じ時間だけ、温度Tjにほぼ依存しない第2電圧に対応する第2信号の電圧変化をカウントすることになる。これにより、カウンタ40の全ビットB1−0〜B1−nによって表された、第1電圧Vptatに対応するデジタル情報を得ることが可能となる。なお、図6において、Nxは、ストップ制御信号STOP_bが発生したときのカウンタ40のカウント値を示している。
図6において、時刻0〜時刻t11の間(0≦T≦t11)のとき、カウンタ40のカウント値Nは、式(7)により表され、カウンタ40のカウント値がフルスケールになる時刻t11は、式(8)により表される。また、図6において、時刻t11〜2t11の間(t11≦T≦2t11)のとき、カウンタ40のカウント値Nは、式(9)により表され、時刻2t11になったときのカウンタ40のカウント値Nxは、式(10)により表される。また、カウント値Nxとフルスケールのカウント値Nfullとの関係は、式(11)により表される。
実施の形態においては、温度Tjに依存する第1電圧Vptatと温度Tjにほぼ依存しない第2電圧Vbgr2とを、1個のV/F変換回路22により時分割的に、第1電圧Vptatに対応した周波数Fptatの信号(第1信号)と第2電圧Vbgr2に対応した周波数Fbgrの信号(第2信号)へ変換している。これにより、占有面積の増加を抑制することが可能となる。また、時分割的に変換するようにしたことで、先に第1信号の時間に関するカウント値を求め、求めたカウント値を用いて、同じ時間だけ、第2信号をカウントすることが容易となる。
また、第1電圧Vptatと第2電圧Vbgr2を別々のV/F変換回路により、周波数へ変換した場合、それぞれの変換の際に生じる誤差は、用いるV/F変換回路によって異なり、同じ誤差の値となることは保証できない。これに対して、実施の形態においては、共通のV/F変換回路22によって、第1電圧Vptatと第2電圧Vbgr2を、変換するため、電圧を周波数へ変換する際に生じる誤差を同じにすることが可能である。発生する誤差が同じであるため、式(11)で示したように、カウント値(Nx、Nfull)の比を求めることにより、誤差をキャンセルすることが可能となり、精度の向上を図ることが可能となる。
また、実施の形態においては、温度Tjに依存する周波数Fptatの信号(第1信号)の電圧変化を、カウンタ40でカウント可能な最も大きなカウント値(フルスケールのカウント値)までカウントし、その間に要した時間を、第2カウンタ回路24(時間計測回路)で測定している。測定により得た時間と同じ時間だけ、温度Tjにほぼ依存しない周波数Fbgrの信号(第2信号)の電圧変化を、カウントしている。これにより、式(11)から理解されるように、1カウント当たりの温度ステップを定めることが可能となる。すなわち、最下位ビットにより表される温度ステップを定めることが可能となり、分解能を定めることが可能となる。所望の分解能を得るには、例えばカウンタ40でカウント可能な最も大きなカウント値を変えれば可能であり、容易に任意の分解能を得ることが可能となる。
実施の形態においては、温度Tjに依存する周波数Fptatの第1信号を、カウンタ40がカウント可能な最も大きなカウント値(2n−1)まで、カウンタ40でカウントしている。そのため、常に、最も大きなカウント値(2n−1)をフルスケールとしたAD変換結果25が得られる。これにより、精度の向上が可能である。ここで、フルスケールとなる温度は、第1電圧Vptatと第2電圧Vbgr2との関係で定めることが可能であり、第1電圧Vptatと第2電圧Vbgr2を定める回路の定数により、フルスケールとなる温度を一定の値に設定することが可能となる。このようにする場合には、フルスケールとなる温度を、カウンタ40でカウント可能な最も大きなカウント値(2n−1)で割ることにより、分解能を一定の値に定めることが可能となる。
さらに、第1信号と第2信号に対して、カウンタ40を共通のカウンタとして用い、また時間を計測するカウンタもカウンタ44として共通にしている。そのため、占有面積の増加を抑制することが可能である。さらに、共通のカウンタであるカウンタ40を用いて、時分割的に第1信号と第2信号をカウントしている。そのため、第1信号と第2信号をカウントする際に、カウンタに起因して誤差が生じても、誤差を同じにすることが可能である。
実施の形態においては、時間を計測するカウンタ44のビット(B2−0〜B2−p)の数が、第1信号をカウントするカウンタ40のビット(B1−0〜B1−n)の数よりも大きくされている。これにより、カウンタ40の1カウントに対する計測時間を細かくすることが可能であり、計測時間をより精度よく求めることが可能となる。
また、カウンタ44に供給される基準クロック信号Frefは、カウンタ44のビット数を調整することにより、任意の周波数のクロック信号を用いることが可能である。実施の形態では、発振回路30を用いて、基準クロック信号Frefを形成していたが、半導体装置10内に既に存在するクロック信号を、基準クロック信号Frefとして用いるようにしてもよい。
AD変換回路として、分圧回路で参照電圧を生成し、第1電圧と参照電圧とを比較することにより、第1電圧に対応したデジタル情報を求める回路が考えられる。このようなAD変換回路の場合、デジタル情報のビット数を増やすと、参照電圧の数が増えるため、AD変換回路の占有面積が増加する。これに対して、第1カウンタ回路と時間計測回路とを用いて、第1電圧に対応するデジタル情報を求めているため、デジタル情報のビット数を増やしても、占有面積の増加を抑制することが可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、実施の形態では、カウンタ40および44は、クロック端子ckに供給される信号の電圧変化に対して、カウント値が順次増加(アップ)する、所謂アップカウンタを例として説明した。しかしながら、カウンタ40および/または44は、所謂ダウンカウンタであってもよい。ダウンカウンタの場合、クロック端子ckに供給される信号の電圧変化により、カウント値が順次減少(ダウン)する。そのため、カウンタ40としてダウンカウンタを用いる場合には、初期状態は、カウンタ40のビットB1−0〜B1−nのそれぞれは、論理値”1”であり、カウント可能な最も大きなカウント値はビットB1−0〜B1−nのそれぞれが、論理値”0”となる。この場合には、カウンタ40からは、全てのビットの論理値が”1”となったときにALL”1”信号が発生するようにし、このALL”1”信号を、ALL”0”信号の代わりに用いればよい。カウンタ40をダウンカウンタにより構成してもよいため、カウンタ40がカウント可能な最も大きなカウント値とは、カウンタ40のビットB1−0〜B1−nの全てが論理値”1”となる場合だけでなく、全てが論理値”0”となる場合も含むものである。
また、第1カウンタ回路23および第2カウンタ回路24の構成も、図4に示した構成に限定されない。例えば、比較回路45は、カウンタ40が第2信号をカウントするときに動作すればよい。例えば、スイッチ制御信号SW_C1により、比較回路45の動作を制御するようにしてもよい。すなわち、スイッチ制御信号SW_C1がロウレベルのときに、比較回路45が比較動作を行うようにすればよい。
また、実施の形態においては、レジスタ43を用いる例を説明したが、これに限定されるものではない。例えば、図8に示すように、レジスタ43を用いなくてもよい。図8は、半導体装置10の構成を示すブロック図である。図8においては、第2カウンタ回路が、図1〜図7において説明した半導体装置10と異なっている。ここでは、異なっている部分についてのみ説明する。
図4においては、第2カウンタ回路24がレジスタ43を備えていた。これに対して、図8において、第2カウンタ回路24Aは、レジスタ43を備えていない。レジスタ43の代わりに、記憶回路13内に備えられている不揮発性メモリが、レジスタ43として用いられる。図8では、レジスタ43として用いる不揮発性メモリが43Aおよび43Bとして示されている。
カウンタ44により得たカウント値を、レジスタ43の代わりに不揮発性メモリ43Aまたは43Bに電気的に書き込み、比較回路45は、不揮発性メモリ43Aもしくは43Bに書き込まれたカウント値とカウンタ44との比較を行うことを除いて、動作は同じであるので、説明は省略する。