JP2016122682A - 配線基板 - Google Patents

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小林 茜
Akane Kobayashi
茜 小林
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Abstract

【課題】個片化時にチッピングが生じにくく、個片化が容易な配線基板群を提供する。【解決手段】配線基板群は、ガラスの少なくとも一方の面に、配線パターンと、絶縁樹脂層とを備える。配線基板群は、少なくとも一方の面に、さらに個片化用溝を有し、個片化用溝の位置には、絶縁樹脂層は設けられていない。これによって、手で折るか、またはランニングプライヤー等の工具で折るかにより、容易に配線基板群の個片化が可能となり、チッピングを生じない。【選択図】 図4

Description

本発明は、配線基板に関する。より詳細には、半導体チップを搭載し、半導体装置を形成する配線基板に関する。
近年、半導体装置には小型化、高密度化が要求されている。これらの要求に伴って、配線基板も小型化、高密度化、薄型化が進行している。
半導体装置と配線基板との接続は、半導体チップと配線基板との電気的接続を行うワイヤボンディング方式に代わって、フリップチップ方式による半導体チップの実装が広く行われるようになってきた。フリップチップ方式による実装は、実装面積をワイヤボンディング方式よりも小さくし、半導体装置の高さを低くすることが可能である。さらに、フリップチップ方式は、半導体チップと配線基板との電気的接続を一括で形成できるため、作業の効率化を図ることができる。
フリップチップ方式による実装において、Siからなる半導体チップと主に樹脂からなる配線基板の線膨張係数(CTE)が異なるために、半導体チップと配線基板の接続端子の位置ずれが発生し、半導体チップの実装が不可能となったり、半導体チップと配線基板の接続端子の接合部が破壊したりすることがある。これは、半導体チップおよび配線基板の接続端子のピッチが小さくなると、つまり、小型化、高密度化に伴って微細化が進むと発生しやすくなる。
これに対して、ガラスが用いられた配線基板が特許文献1に記載されている。ガラスは、Siと近い線膨張係数を有するため、半導体チップと配線基板の接続端子の位置ずれが発生しにくい。
特許第4330367号
上記特許文献1に記載される配線基板では、ダイシングによって個片化する際、ダイシングする部分の近傍にチッピングと呼ばれる欠けが生じやすい。
本発明は、チッピングが生じにくく、個片化しやすい配線基板を提供することを目的とする。
上記課題を解決するため、本発明の一態様に係る配線基板群は、ガラスの少なくとも一方の面に、配線パターン層と絶縁樹脂層を有する配線基板群であって、該配線基板群は複数の配線基板の集合体であり、該配線基板群を個片化する位置の該ガラスには、個片化用溝を有する。
また、本発明の一態様は、ガラスと、ガラスの少なくとも一方の面に、交互に積層された配線パターン層と絶縁樹脂層と、を含み、ガラスがガラスの側周部に、ガラスの厚み方向に向かって拡がっていく逆テーパー状の形状を少なくとも一部有する、配線基板である。
上記の態様によれば、チッピングが生じにくく、個片化しやすい配線基板群を提供することが可能である。
本発明の一実施形態の配線基板群を説明するための図である。 本実施形態の第一変形例に係る配線基板群を説明するための図である。 本実施形態の第二変形例に係る配線基板群を説明するための図である。 本実施形態の第二変形例に係る配線基板(個片化後)を説明するための図である。
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。
図1は、本実施形態である配線基板群を説明するための図である。図1に示されるように、配線基板群1は、ガラス2、個片化用溝3、絶縁樹脂層4、配線パターン5、貫通電極6、外部接続端子7、接続パッド8を備える。
ガラス2としては、例えば石英ガラス、ホウケイ酸ガラス、無アルカリガラス、ソーダガラス、又はサファイアガラス等が用いられる。ガラス2の形状は、略矩形状、略円形状、または略楕円形状等である。ガラス2の線膨張係数は、Siからなる半導体チップの線膨張係数(約2〜4ppm/℃)と近い値であることが好ましい。例えば−1ppm/℃以上10.0ppm/℃以下が好ましく、より好ましくは0.5ppm/℃以上5.0ppm/℃以下)である。ガラス2の厚さは、例えば0.1mm〜1mmである。
本実施形態の配線基板群1は、複数の配線基板の集合体であり、個片化用溝3が設けられている。
本実施形態の配線基板群に設けられた個片化用溝部分を手で折るか、またはランニングプライヤー等の工具を用いることによって、容易に配線基板群を個片化することが可能となる。
個片化用溝3の形状は、V字、U字、矩形、またはこれらを組み合わせた形状である。個片化用溝3の深さは、ガラス2の厚さの10〜50%が好ましく、より好ましくは15〜40%である。個片化用溝3が浅すぎるとガラス2の個片化ができなくなり、深すぎると製造過程において外力が加わった際に割れるおそれがある。
また、ガラスの個片化用溝は、ガラスの両面の透視同一箇所に設けられていてもよい。なお、ガラスの両面に設けられた個片化用溝が透視同一箇所にあるとは、ガラスの厚み方向で透視した時に、ガラスの各面に設けられた個片化用溝が重なることである。
絶縁樹脂層4は、ガラス2上に設けられる樹脂層である。絶縁樹脂層4は、ガラス2の少なくとも一方の面に設けられる。図1には、ガラス2の両面に絶縁樹脂層4を設けた構造を記載した。また、絶縁樹脂層4は、ガラス2の個片化用溝3上およびガラス2の裏面1bの個片化用溝3の透視同一箇所には設けない。絶縁樹脂層4は、例えばエポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー、又はシリコーン等の樹脂材料及びこれらの複合材料を含む。また、絶縁樹脂層4は、無機フィラー又は有機フィラーが含まれていてもよい。絶縁樹脂層4は、例えばエポキシ樹脂及びガラス繊維が組み合わせた材料を含んでもよい。絶縁樹脂層4として、例えばエポキシ系の絶縁性樹脂等からなるソルダーレジストが用いられてもよい。絶縁樹脂層4の厚さは、例えば0.5μm〜30μmである。
また、絶縁樹脂層4は、配線基板群1の主面1aに開口部7aを有する。開口部7aは、外部接続端子7となる。配線パターン5が半導体チップの突起電極(バンプ)と電気的接続しやすいように設けられている。外部接続端子7は、例えば共晶はんだ又は鉛フリーはんだ(Sn−Ag、Sn−Cu、Sn−Ag−Cu、又はSn−Bi等)によって形成される。外部接続端子7は、種々の金属からなる導電層上に共晶はんだ又は鉛フリーはんだが設けられた端子でもよい。また、開口部7aに、Ni、Au、Sn等のめっき処理を施す、又はOSP等の有機被膜処理を施すことにより、外部接続端子7を形成してもよい。
また、絶縁樹脂層4は、配線基板群1の裏面1bに開口部8aを有する。開口部8aは、接続パッド8となる。接続パッド8は、開口部8aにNiめっき、Auめっき、又はSnめっきを施したり、プレソルダー処理を施したり、OSP(Organic Solderability Preservative)等の有機被膜処理を施したりして形成する。
ガラス2上には、配線パターン5が少なくとも一方の面に設けられている。配線パターン5は、例えばAu、Cu、Ni等の金属から構成される導電層である。コスト、電気特性、及び製造容易性の観点からCuが最も好ましい。配線パターン5の厚さは、例えば1μm〜20μmである。配線パターン5上には、外部接続端子7、接続パッド8が設けられる。
ガラス2は、内部に貫通電極6を有する。貫通電極6は、配線基板群1の主面1aの配線パターンと、裏面1bの配線パターンとを電気的に接続するために設けられる。貫通電極6は、Au、Cu、Ni、Al等の金属から構成されたり、または、外周部をAu、Cu、Ni、Al等の金属、中心部を絶縁性の樹脂または導電性の粒子等を含む樹脂から構成されたりする。
以上に説明した本実施形態の配線基板群は、ダイシングせずに個片化できるため、チッピングが生じにくい。配線基板群の個片化は、個片化用溝部分を手で折るか、ランニングプライヤー等の工具を使うことによって、容易に行うことが可能である。
これにより、ガラスと、ガラスの少なくとも一方の面に、交互に積層された配線パターン層と絶縁樹脂層と、を含み、ガラスがガラスの側周部に、ガラスの厚み方向に向かって拡がっていく逆テーパー状の形状を少なくとも一部有する、配線基板を得ることができる。図4で明らかなように、ガラスの側周部の一部が、ガラスの厚み方向に対して傾きを持っている、すなわちガラスが逆テーパー状の形状を有している。
本実施形態による配線基板群は、上述した形態に限られるものではなく、他に様々な変形が可能である。
(第一変形例)
例えば、図2に示すように、ガラス2上に絶縁樹脂層9を設け、絶縁樹脂層9上に配線パターン5を形成することもできる。
(第二変形例)
図3に示すように、絶縁樹脂層4上に新たな配線パターン10と絶縁樹脂層11を設けることも可能である。つまり、ガラス2の一方の面に、配線パターン層および絶縁樹脂層を複数有してもよい。このように配線パターン層と絶縁樹脂層の形成を繰り返すことによって、配線パターン層および絶縁樹脂層が多数積層された配線基板群1を形成することもできる。また、配線パターン層と絶縁樹脂層の総数は、配線基板群1の主面1aと裏面1bとで異なっていてもよい。配線基板群1が、複数の配線パターン層を有する場合は、配線パターン層間を電気的に接続させるために、円形、矩形等のビア12を設ける。
配線基板群1は、主面1a側に半導体チップが搭載されるが、半導体チップは、個片化される配線基板群1の領域に複数搭載されてもよい。さらに、配線基板群1には、半導体チップ以外の部材(例えばコンデンサ等の受動部品)が搭載されていてもよい。
本発明の配線基板群によれば、チッピングが生じにくく、かつ配線基板群の個片化が容易となる。
1…配線基板群
2…ガラス
3…個片化用溝
4、9、11…絶縁樹脂層
5、10…配線パターン
6…貫通電極
7…外部接続端子
8…接続パッド
12…ビア

Claims (4)

  1. ガラスと、
    前記ガラスの少なくとも一方の面に、交互に積層された配線パターン層と絶縁樹脂層と、を含み、
    前記ガラスが該ガラスの側周部に、該ガラスの厚み方向に向かって拡がっていく逆テーパー状の形状を少なくとも一部有する、配線基板。
  2. ガラスの少なくとも一方の面に、配線パターン層と絶縁樹脂層を有する配線基板群であって、該配線基板群は複数の配線基板の集合体であり、該配線基板群を個片化する位置の該ガラスには、個片化用溝を有することを特徴とする配線基板群。
  3. 前記ガラスの前記個片化用溝は、V字、U字、矩形またはこれらを組み合わせた形状であることを特徴とする請求項2に記載の配線基板群。
  4. 前記ガラスの前記個片化用溝は、該ガラス両面の透視同一箇所に設けられていることを特徴とする請求項2または3のいずれかに記載の配線基板群。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09141646A (ja) * 1995-11-21 1997-06-03 Sony Corp 基板加工方法
JPH113833A (ja) * 1997-06-10 1999-01-06 Murata Mfg Co Ltd 電子部品の製造方法
JP2008033777A (ja) * 2006-07-31 2008-02-14 Optrex Corp 電極基板、電極基板の製造方法、表示装置および表示装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09141646A (ja) * 1995-11-21 1997-06-03 Sony Corp 基板加工方法
JPH113833A (ja) * 1997-06-10 1999-01-06 Murata Mfg Co Ltd 電子部品の製造方法
JP2008033777A (ja) * 2006-07-31 2008-02-14 Optrex Corp 電極基板、電極基板の製造方法、表示装置および表示装置の製造方法

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