JP2016100384A

JP2016100384A - 可変容量デバイス及びアンテナ装置

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Publication number: JP2016100384A
Application number: JP2014234298A
Authority: JP
Inventors: 倫和池永; Michikazu Ikenaga; 大基石井; Daiki Ishii; 森戸　健太郎; Kentaro Morito; 健太郎森戸
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2014-11-19
Filing date: 2014-11-19
Publication date: 2016-05-30
Anticipated expiration: 2034-11-19
Also published as: JP6301238B2; US20160142105A1; US9590677B2

Abstract

【課題】方向性を有しない可変容量デバイスを可能にする。【解決手段】本可変容量デバイスは、（Ａ）信号用の第１及び第２の端子と、（Ｂ）電圧印加用の第３及び第４の端子と、（Ｃ）接地用の第５及び第６の端子と、（Ｄ）第１の端子と第２の端子との間に直列に接続された複数の可変容量素子と、（Ｅ）第３又は第４の端子に接続される複数の第１の抵抗と、（Ｆ）第５又は第６の端子に接続される複数の第２の抵抗とを有する。そして、上で述べた複数の可変容量素子の各々の一端は、第３の端子に接続される第１の抵抗と第４の端子に接続される第１の抵抗とに接続される。また、上で述べた複数の可変容量素子の各々の他端は、第５の端子に接続される第２の抵抗と第６の端子に接続される第２の抵抗とに接続される。【選択図】図３

Description

本発明は、可変容量デバイス及び当該可変容量デバイスを用いたアンテナ装置に関する。

例えば、携帯フェリカ用のＮＦＣ（Near Field Communication：近距離無線通信）モジュールでは、アンテナのコイルのばらつきにより１３．５６ＭＨｚの共振周波数がシフトして受信感度が劣化してしまうという現象が起きる。そのため、キャパシタを含む周波数調整回路をモジュールに組み込み、出荷時に全ての機器を検査し、キャパシタの容量を微調整して、共振周波数のずれを補正する。

従来、固定の容量素子にＦＥＴ（Field Effect Transistor）スイッチを直列に接続したスイッチトキャパシタが利用されていた。そして、予め出荷検査にて切り替え設定を制御用ＩＣ（Integrated Circuit）に書き込んでおいて、ＮＦＣの使用時にＦＥＴを切り替えてキャパシタの容量を微調整する。

一方、近年ＦＥＴスイッチよりも安価で、耐圧に優れた汎用のセラミックコンデンサへの置き換えが検討されている。セラミックコンデンサ材料はＤＣバイアス電圧の印加に伴って容量が減少する特性を有しており、この特性を積極的に利用するものである。

但し、セラミックコンデンサの容量が経時変化するという問題等から、焼結体ではなく薄膜によって形成された誘電体層を含む可変容量素子を複数用いた可変容量デバイスの採用が検討されている。

しかしながら、従来の可変容量素子は、その構造から方向性を有するため、実装方向を間違えると電圧を印加しても十分な容量可変率を得ることができない可能性がある。

例えば、図１（ａ）及び（ｂ）に従来の可変容量デバイスの構成例を示す。従来の可変容量デバイスには、入力端子ＩＮと出力端子ＯＵＴの間に可変容量素子Ｃ１０１乃至Ｃ１０４が直列に接続されており、左右にバイアス印加用の端子Ｘ及びＹが設けられている。図１（ａ）に示すように、３つの抵抗を介して可変容量素子Ｃ１０１乃至Ｃ１０４に接続する端子ＸをグランドＧＮＤに接続し、２つの抵抗を介して可変容量素子Ｃ１０１乃至Ｃ１０４に接続する端子Ｙに所定の電圧ＤＣ＋を印加するのが正しい接続態様（正接続とも呼ぶ）である。電流は、端子Ｙから端子Ｘに向けて矢印で示すような方向に流れる。

一方、図１（ｂ）に示すように、端子ＹをグランドＧＮＤに接続し、端子Ｘに所定の電圧ＤＣ＋を印加するのは、誤った接続態様（逆接続とも呼ぶ）である。この場合、電流は、端子Ｘから端子Ｙに向けて矢印で示すような方向に流れ、可変容量素子Ｃ１０１及びＣ１０４には電流は流れず、印加電圧の変化もない。

例えば、図２に示すように、正接続の場合、ＤＣ＋＝０Ｖであれば可変容量素子Ｃ１０１乃至Ｃ１０４の各容量が４００ｎＦであり、ＤＣ＋＝＋３Ｖであれば可変容量素子Ｃ１０１乃至Ｃ１０４の各容量が３３％減って２６８ｎＦとなる。そうすると、全体としてはＤＣ＋＝０Ｖであれば１００ｎＦで、ＤＣ＋＝＋３Ｖであれば６７ｎＦとなるので、全体としても容量は３３％変化する。

一方、逆接続の場合、可変容量素子Ｃ１０２及びＣ１０３の容量は、ＤＣ＋＝＋３Ｖであれば３３％減って２６８ｎＦとなるが、可変容量素子Ｃ１０１及びＣ１０４の容量は変化しない。従って、全体としてはＤＣ＋＝０Ｖであれば１００ｎＦで、ＤＣ＋＝＋３Ｖでも８０ｎＦとなるので、全体として容量は２０％しか変化しない。

これでは、キャパシタの容量を十分調整できず、共振周波数のずれを十分に補正できない場合が生ずる。

特開２０１０−５５５７０号公報特開２０１１−１１９４８２号公報特開２００８−６６６８２号公報特開２００５−６４４３７号公報

従って、本発明の目的は、一側面によれば、方向性を有しない可変容量デバイス及び当該可変容量デバイスを用いたアンテナ装置を提供することである。

本発明に係る可変容量デバイスは、（Ａ）信号用の第１及び第２の端子と、（Ｂ）電圧印加用の第３及び第４の端子と、（Ｃ）接地用の第５及び第６の端子と、（Ｄ）第１の端子と第２の端子との間に直列に接続された複数の可変容量素子と、（Ｅ）第３又は第４の端子に接続される複数の第１の抵抗と、（Ｆ）第５又は第６の端子に接続される複数の第２の抵抗とを有する。そして、上で述べた複数の可変容量素子の各々の一端は、第３の端子に接続される第１の抵抗と第４の端子に接続される第１の抵抗とに接続される。また、上で述べた複数の可変容量素子の各々の他端は、第５の端子に接続される第２の抵抗と第６の端子に接続される第２の抵抗とに接続される。

このようにすれば、電圧印加用の端子も接地用の端子も２つずつ設けられるようになる。そうすると、１つの電圧印加用端子と１つの接地用端子とを１セットとすれば２セット分端子群が用意されるようになるので、２つのセットを対称性を持たせて配置すれば、方向性を有しない可変容量デバイスが可能となる。

例えば、第１乃至第６の端子のいずれかに接続される第１乃至第６の外部電極が、同一の外面において１８０度回転対称となる位置関係で配置されるようにすれば、より好ましい。

なお、このような可変容量デバイスを含むようなアンテナ装置も形成できる。

以上述べた構成については、以下の実施の形態にて具体的に説明されるが、実施の形態に限定されるものではない。

一側面によれば、実装時に１８０°実装方向を変えても同様の容量可変率とすることができる、すなわち方向性を有しない可変容量デバイスが得られるようになる。

図１は、従来の可変容量デバイスを説明するための図である。図２は、従来の可変容量デバイスを説明するための図である。図３は、本発明の実施の形態に係る可変容量デバイスの回路構成例を示す図である。図４は、バイアス電圧を印加した場合における電流の流れを模式的に示す図である。図５は、可変容量デバイスの実装例を示す下面図である。図６は、本実施の形態に係る容量の変化率を説明するための図である。図７は、可変容量デバイスの実装例を示す透視正面図である。図８は、可変容量デバイスのＡＡ’断面における断面図である。図９は、可変容量デバイスのＢＢ’断面における断面図である。図１０は、本実施の形態における第１の変形例を示す図である。図１１は、本実施の形態における第２の変形例を示す図である。図１２は、本実施の形態に係る可変容量デバイスを用いたアンテナ回路の一例を示す図である。

図３に本発明の実施の形態に係る可変容量デバイスの回路例を示す。本実施の形態でも、信号用の端子Signal1及びSignal2との間に、可変容量素子Ｃ１乃至Ｃ４が直列に接続されている。また、本実施の形態に係る可変容量デバイスは、抵抗Ｒ１乃至Ｒ１０も有する。例えば、抵抗Ｒ１乃至Ｒ１０は同一の抵抗値を有する。

そして、抵抗Ｒ１、Ｒ３及びＲ５の一端は第１のグランド端子ＧＮＤ１に接続されている。抵抗Ｒ１の他端は、可変容量素子Ｃ１の信号用端子Signal1側の端子に接続されている。抵抗Ｒ３の他端は、可変容量素子Ｃ２及びＣ３の接続点に接続されている。抵抗Ｒ５の他端は、可変容量素子Ｃ４のSignal2側の端子に接続されている。

また、抵抗Ｒ２及びＲ４の一端は第２のバイアス端子ＤＣ＋２に接続されている。抵抗Ｒ２の他端は、可変容量素子Ｃ１及びＣ２の接続点に接続されている。また、抵抗Ｒ４の他端は、可変容量素子Ｃ３及びＣ４の接続点に接続されている。

同様に、抵抗Ｒ６、Ｒ８及びＲ１０の一端は第２のグランド端子ＧＮＤ２に接続されている。抵抗Ｒ６の他端は、可変容量素子Ｃ１の信号用端子Signal1側の端子に接続されている。抵抗Ｒ８の他端は、可変容量素子Ｃ２及びＣ３の接続点に接続されている。抵抗Ｒ１０の他端は、可変容量素子Ｃ４のSignal2側の端子に接続されている。

また、抵抗Ｒ７及びＲ９の一端は第１のバイアス端子ＤＣ＋１に接続されている。抵抗Ｒ７の他端は、可変容量素子Ｃ１及びＣ２の接続点に接続されている。また、抵抗Ｒ９の他端は、可変容量素子Ｃ３及びＣ４の接続点に接続されている。

このように、接続関係においては、可変容量素子Ｃ１乃至Ｃ４を含むラインに対して左右対称となっている。すなわち、いずれの可変容量素子についても、その一端は２つの経路で抵抗を介してグランド端子に接続され、他端は２つの経路で抵抗を介してバイアス端子に接続される。

このような回路構成を採用すると、図４において矢印で示すようにバイアス電圧に基づく電流が流れることになる。すなわち、第１及び第２のバイアス端子ＤＣ＋１及びＤＣ＋２から抵抗Ｒ２及びＲ４並びにＲ７及びＲ９を介して可変容量素子Ｃ１乃至Ｃ４に電流が流れ、さらに可変容量素子Ｃ１乃至Ｃ４の各々について他端へ電流が流れる。そうすると、可変容量素子Ｃ１については抵抗Ｒ１及びＲ６を介して、第１及び第２のグランド端子ＧＮＤ１及びＧＮＤ２に電流が流れ、可変容量素子Ｃ２については抵抗Ｒ３及びＲ８を介して、第１及び第２のグランド端子ＧＮＤ１及びＧＮＤ２に電流が流れ、可変容量素子Ｃ３については抵抗Ｒ３及びＲ８を介して、第１及び第２のグランド端子ＧＮＤ１及びＧＮＤ２に電流が流れ、可変容量素子Ｃ４については抵抗Ｒ５及びＲ１０を介して、第１及び第２のグランド端子ＧＮＤ１及びＧＮＤ２に電流が流れる。

このような回路構成を採用して、例えば直方体状の可変容量デバイスに薄膜化して実装した場合、図５に示すような外部電極配置を採用できるようになる。すなわち、可変容量デバイスのある１つの外面１５０（例えば底面）に、信号用端子Signal1に接続される外部電極１０４と、信号用端子Signal2に接続される外部電極１０１と、第１のバイアス端子ＤＣ＋１に接続される外部電極１０３と、第２のグランド端子ＧＮＤ２に接続される外部電極１０２と、第１のグランド端子ＧＮＤ１に接続される外部電極１０５と、第２のバイアス端子ＤＣ＋２に接続される外部電極１０６とが形成される。

このようにすれば、この外面１５０の中心点１１０を中心として１８０°回転させても、外部端子の位置関係は変わらなくなる。すなわち、外部電極１０１乃至１０６は、１８０°の回転対称となるように配置されている。すなわち、１８０°回転させると、外部電極１０３は、外部電極１０６の位置に移動し、外部電極１０６は、外部電極１０３の位置に移動するが、同じバイアス端子であるから、問題は生じない。同様に、外部電極１０２は、外部電極１０５の位置に移動し、外部電極１０５は、外部電極１０２の位置に移動するが、同じグランド端末であるから、問題は生じない。

すなわち、実装時に、可変容量デバイスの方向間違えが発生しないような外部電極配置が可能となる。

また、このような回路構成を採用すると、図６に示すように、ＤＣ＋＝＋３Ｖであれば可変容量素子Ｃ１乃至Ｃ４の各々が、３３％容量が変化するので、全体としても３３％容量が変化する。従来構成を正接続で接続した場合には可変率は３３％であったので、同様の容量調整が可能となる。

次に、図７に、図３に示す回路構成の実装例に係る透視平面図を示す。最下層部分には、可変容量素子Ｃ１のための下部導体１０と、可変容量素子Ｃ２及びＣ３のための下部導体１１と、可変容量素子Ｃ４のための下部導体１２と、グランド配線のための下部導体１３と、グランド配線のための下部導体１４と、抵抗Ｒ１に対応する抵抗膜２１と、抵抗Ｒ３に対応する抵抗膜２２と、抵抗Ｒ５に対応する抵抗膜２３と、抵抗Ｒ６に対応する抵抗膜２４と、抵抗Ｒ８に対応する抵抗膜２５と、抵抗Ｒ１０に対応する抵抗膜２６とが形成される。

抵抗膜２１は、下部導体１３と下部導体１０とに接するように形成され、抵抗膜２２は、下部導体１３と下部導体１１とに接するように形成され、抵抗膜２３は、下部導体１３と下部導体１２とに接するように形成される。同様に、抵抗膜２４は、下部導体１４と下部導体１０とに接するように形成され、抵抗膜２５は、下部導体１４と下部導体１１とに接するように形成され、抵抗膜２６は、下部導体１４と下部導体１２とに接するように形成される。

下部導体１０の上部には、後に述べる誘電体層及び上部電極層６１とが形成され、下部導体１１の上部には、後に述べる誘電体層及び上部電極層６２と誘電体層及び上部電極層６３とが形成され、下部導体１２の上部には、後に述べる誘電体層及び上部電極層６４が形成される。

誘電体層及び上部電極層６１と誘電体層及び上部電極層６２の上部には、上部導体４２が形成され、誘電体層及び上部電極層６３と誘電体層及び上部電極層６４の上部には、上部導体４３が形成されている。これによって、可変容量素子Ｃ１乃至Ｃ４の直列接続が形成される。

また、上部導体４２及び４３を第２のバイアス端子ＤＣ＋２に対応するパッド５２に接続するための上部導体４５と、上部導体４２及び４３を第１のバイアス端子ＤＣ＋１に対応するパッド５５に接続するための上部導体４６とが形成される。上部導体４２と上部導体４５とは、導体が充填されたビア８２と抵抗膜３１と導体が充填されたビア８１とを介して接続される。上部導体４３と上部導体４５とは、導体が充填されたビア８４と抵抗膜３２と導体が充填されたビア８３とを介して接続される。同様に、上部導体４２と上部導体４６とは、導体が充填されたビア８５と抵抗膜３３と導体が充填されたビア８６とを介して接続される。上部導体４３と上部導体４６とは、導体が充填されたビア８７と抵抗膜３４と導体が充填されたビア８８とを介して接続される。パッド５２及び５５は、最上層に形成される。上部導体４５とパッド５２とは、導体が充填されたビア７２を介して接続される。さらに、上部導体４６とパッド５５とは、導体が充填されたビア７３を介して接続される。

なお、下部導体１０と、信号用の第１の端子に対応するパッド５３とは、導体が充填されたビア７５と、上部導体４１と、導体が充填されたビア７７とを介して接続される。同様に、下部導体１２と、信号用の第２の端子に対応するパッド５４とは、導体が充填されたビア７６と、上部導体４４と、導体が充填されたビア７８とを介して接続される。パッド５３及び５４は、最上層に形成される。

また、下部導体１３と、第１のグランド端子ＧＮＤ１に対応するパッド５１とは、導体が充填されたビア７１を介して接続される。さらに、下部導体１４と、第２のグランド端子ＧＮＤ２に対応するパッド５６とは、導体が充填されたビア７４を介して接続される。パッド５１及び５６も、最上層に形成される。

このような構成において、図７におけるＡＡ’断面における断面図を図８に示す。

支持基板１は、例えば厚み２００μｍのＳｉ基板であり、その上面には、例えば厚み１μｍの熱酸化膜（ＳｉＯ₂）が形成されている。但し、支持基板１は、石英、アルミナ、サファイア、ガラス等の絶縁性基板、又はＳｉ等の導電性基板（好ましくは高抵抗基板）上に絶縁層を成膜したものであってもよい。

支持基板１上には、例えば厚み１００ｎｍの絶縁層２が全面に形成される。絶縁層２は、例えばＡｌ₂Ｏ₃であるが、ＳｉＮ、Ｔａ₂Ｏ₅、ＳｒＴｉＯ₃等の単層又はそれらの組み合わせであってもよい。

絶縁層２上には、例えば厚み２５０ｎｍの下部導体１０、下部導体１３及び下部導体１４が形成される。下部導体１０、下部導体１３及び下部導体１４は、例えばＰｔである。Ｐｔの下部には、密着層としてＴｉ又はＴｉＯ₂を成膜してもよい。Ｐｔの代わりに、Ｉｒ、Ｒｕなどの貴金属、ＳｒＲｕＯ₃、ＲｕＯ₂、ＩｒＯ₂等の導電性酸化物などであってもよい。

また、絶縁層２上には、例えば厚み８０ｎｍの抵抗膜３１及び３３も形成される。抵抗膜３１及び３３は、例えばＴａＳｉＮである。但し、ＮｉＣｒ合金、ＦｅＣｒＡｌ合金などの高抵抗膜であってもよい。

下部導体１０上には、例えば厚み１００ｎｍの誘電体層３が形成される。誘電体層３は、例えばＭｎを微量添加したＢＳＴ（ＢａＳｒＴｉＯ₃）である。ＢＳＴの代わりに、ＰＺＴ（ＰｂＺｒＴｉＯ₃）その他のペロブスカイト構造酸化物などであってもよい。

さらに、誘電体層３上には、例えば厚み２５０ｎｍの上部電極層６１が形成される。上部電極層６１も、Ｐｔで形成されるが、下部導体１０と同様に、Ｉｒ、Ｒｕ等の貴金属、ＳｒＲｕＯ₃、ＲｕＯ₂、ＩｒＯ₂等の導電性酸化物などであってもよい。

下部導体１０と誘電体層３と上部電極層６１とで１つの可変容量素子が形成される。

また、例えば上部電極層６１等が形成された後、保護層として例えば厚み３μｍの絶縁層４が形成される。絶縁層４は、例えばポリイミド樹脂であるが、各種の無機絶縁膜（例えばＳｉＯ₂等）、各種の有機絶縁膜（ＢＣＢ（Benzocyclobutene）樹脂など）などであってもよい。

例えば絶縁層４を形成した後にプラズマエッチングなどで、上部電極層６１との接続部９、ビア８１及び８２、ビア８５及び８６等を形成して、上部導体４２、上部導体４５及び上部導体４６を形成する。上部導体４２、上部導体４５及び上部導体４６は、例えばＣｕ、Ａｌ等各種導電性材料で形成される。

なお、図示されていないが、上部導体４２等を形成する前に、シード層／導電性耐湿層が形成される場合もある。シード層／導電性耐湿層は、例えばＴａＮ（４０ｎｍ）／Ｔａ（３０ｎｍ）／Ｃｕ（１００ｎｍ）である。ＴａＮ／Ｔａの代わりに、ＴｉＮ、ＴｉＳｉＮ、ＴａＳｉＮその他の窒化物、ＳｒＲｕＯ₃、ＩｒＯ₂その他の酸化物などであってもよい。

上部導体４２等の上には、さらに保護層として例えば厚み３μｍの絶縁層５が形成される。絶縁層５は絶縁層４と同様の材料にて形成される。

さらに、例えば絶縁層５形成後に、ビア７３等を形成して、導体層７を形成する。導体層７は、上部導体４２等と同様の材料で形成される。なお、導体層７を形成する前に、上で述べたようなシード層／導電性耐湿層が形成される場合もある。

導体層７上にはパッド５５が形成される。パッド５５は、例えば厚み５μｍであり、ＳｎＡｇ、ＡｌＣｕ合金、Ａｕ又は半田材料などが用いられる。

また、図７におけるＢＢ’断面における断面図を図９に示す。

図８で説明したように、支持基板１上には、絶縁層２が全面に形成される。絶縁層２上には、下部導体１２乃至１４が形成されている。下部導体１２上には誘電体層８が形成され、当該誘電体層８上には上部電極層６４が形成されている。下部導体１２、誘電体層８及び上部電極層６４により、可変容量素子が１つ形成されている。

例えば上部電極層６４が形成された後、絶縁層４が形成され、プラズマエッチングなどにより上部電極層６４の接続部９１を形成して、上部導体４４及び４５が形成される。さらに上部導体４４及び４５などの上に絶縁層５が形成される。

例えば絶縁層５形成後に、ビア７２及び７４を形成して、導体層９３及び９２を形成する。導体層９３上には、第２のバイアス端子ＤＣ＋２に対応するパッド５２が形成される。また、導体層９２上には、第２のグランド端子ＧＮＤ２に対応するパッド５６が形成される。

このような層構成は一例であって、上で述べたような回路構成を実現するものであれば、どのようなものであってもよい。

上で述べた例では、可変容量素子を４つ直列に接続する回路構成を示したが、「４」は一例であって、可変容量素子を偶数個直列に接続する構成であれば同様の効果を奏する回路を構成できる。

例えば、図１０に示すように、６つの可変容量素子Ｃ１乃至Ｃ６を直列に接続するようにしてもよい。この回路構成では、図３よりも４つ多い１４個の抵抗Ｒ１１乃至Ｒ２４を用いる。但し、信号用端子Signal1及びSignal2に接続される抵抗Ｒ１１及びＲ１８並びにＲ１７及びＲ２４については第２のグランド端子ＧＮＤ２に接続されるが、可変容量素子の一端が２つの経路で抵抗を介してグランド端子に接続され、他端が２つの経路で抵抗を介してバイアス端子に接続される、という構成は、図３に示した回路と同様である。

また、図１１に示すように、８つの可変容量素子Ｃ１乃至Ｃ８を直列に接続するようにしてもよい。この回路構成では、図３よりも８つ多い１８個の抵抗Ｒ３１乃至Ｒ４８を用いる。但し、信号用端子Signal1及びSignal2に接続される抵抗Ｒ３１及びＲ４０並びにＲ３９及びＲ４８については第２のグランド端子ＧＮＤ２に接続されるが、可変容量素子の一端が２つの経路で抵抗を介してグランド端子に接続され、他端が２つの経路で抵抗を介してバイアス端子に接続される、という構成は、図３に示した回路と同様である。

なお、本実施の形態に係る可変容量デバイスを用いたアンテナ装置は例えば図１２に示すような構成を有する。アンテナ装置は、信号処理及び制御回路２００と、ＤＣカットのためのキャパシタＣ_DCcutと、可変容量デバイス１００と、アンテナとして用いられるコイルＬとを有する。信号処理及び制御回路２００は、コイルＬで受信される信号を適切に復調できるようにするため、可変容量デバイス１００に対して適切な電圧を印加するようになっている。

本実施の形態に係る可変容量デバイスを採用すれば、このようなアンテナ装置を製造する際に、可変容量デバイス１００の左右の向きを留意せずに実装できるようになる。

１００可変容量デバイス
Ｃ１乃至Ｃ８可変容量素子
Ｒ１乃至Ｒ４８抵抗

Claims

信号用の第１及び第２の端子と、
電圧印加用の第３及び第４の端子と、
接地用の第５及び第６の端子と、
前記第１の端子と前記第２の端子との間に直列に接続された複数の可変容量素子と、
前記第３又は第４の端子に接続される複数の第１の抵抗と、
前記第５又は第６の端子に接続される複数の第２の抵抗と、
を有し、
前記複数の可変容量素子の各々の一端は、前記第３の端子に接続される第１の抵抗と前記第４の端子に接続される第１の抵抗とに接続され、
前記複数の可変容量素子の各々の他端は、前記第５の端子に接続される第２の抵抗と前記第６の端子に接続される第２の抵抗とに接続される
可変容量デバイス。
前記第１乃至第６の端子のいずれかに接続される第１乃至第６の外部電極が、同一の外面において１８０度回転対称となる位置関係で配置された請求項１記載の可変容量デバイス。
請求項１又は２記載の可変容量デバイスを含むアンテナ装置。