JP2016034111A - 画像読取装置及びその制御方法、プログラム、記憶媒体 - Google Patents

Abstract

【課題】読取センサの接続異常を確実に検出できる画像読取装置を提供する。
【解決手段】画像の読み取りを行うための複数の画素を有する読取部と、読取部の複数の画素に対して駆動信号を出力する駆動部と、読取部を画像読取装置の本体に対して接続する接続部と、駆動部により、読取部の複数の画素のうちの外光に反応しない無効画素の特定の画素に識別信号を挿入し、特定の画素の信号レベルを調べることにより、読取部が接続部により正しく接続されているか否かを検出する。
【選択図】 図１

Description

本発明は、原稿を光学的に読み取る画像読取装置における、読取センサモジュールの接続異常を検出する技術に関するものである。

特許文献１には、画像読取装置における読取センサの異常検出に関する制御方法が開示されている。特許文献１では、原稿画像照明用の光源と原稿画像読取用のＣＣＤセンサのどちらに異常があるかを容易に判別することが可能な画像読取装置を提供することを目的としている。その解決手段として、光源や外光の影響を受けないでＣＣＤセンサの異常を検出するにあたり、ＣＣＤセンサの出力信号をサンプルホールドするサンプルホールド回路のサンプリングのタイミングを可変としている。そして、ＣＣＤセンサの検査に際してはＣＣＤセンサの出力信号にリセットノイズがある間にサンプリングを行う。ＣＣＤセンサが正常であればリセットノイズが検出され、異常であればリセットノイズが検出されないため、リセットノイズの有無を判別することでＣＣＤセンサの異常を検出することができる。

特開２００４−８８５６４号公報

しかしながら特許文献１の読取センサはＣＣＤセンサを前提としており、ＣＭＯＳセンサではリセットノイズがセンサ外部に出力されないため適用することができない。またリセットノイズは出力される電圧が安定せず時間的に変動する。そのためＣＣＤセンサのばらつきも含めてリセットノイズを安定してサンプリングすることは容易なことではない。

本発明は上述した課題に鑑みてなされたものであり、その目的は、読取センサの接続異常を確実に検出できる画像読取装置を提供することである。

本発明に係わる画像読取装置は、画像の読み取りを行うための複数の画素を有する読取手段と、前記読取手段の前記複数の画素に対して駆動信号を出力する駆動手段と、前記読取手段を画像読取装置の本体に対して接続する接続手段と、前記駆動手段により、前記読取手段の複数の画素のうちの外光に反応しない無効画素の特定の画素に識別信号を挿入し、前記特定の画素の信号レベルを調べることにより、前記読取手段が前記接続手段により正しく接続されているか否かを検出することを特徴とする。

本発明によれば、読取センサの接続異常を確実に検出できる画像読取装置を提供することが可能となる。

本発明の第１の実施形態に係わる画像読取装置全体の構成を示す図。 第１の実施形態における読取モジュールのタイミングチャート。 第１の実施形態における読取モジュールが正常に接続されている場合の正常波形を示す図。 第１の実施形態における読取モジュールでライン同期信号が断線している場合の異常波形を示す図。 第１の実施形態における読取モジュールの構成を示す図。 第１の実施形態における読取モジュールの内部信号のタイミングチャート。 第１の実施形態における読取モジュール内のセンサチップの構成図。 第１の実施形態におけるセンサチップ内部の識別信号埋め込み部の構成図。 第１の実施形態におけるセンサチップ内部の画素部、蓄積部の構成図。 第２の実施形態における読取モジュールの検出時のタイミングチャート。 第２の実施形態における読取モジュールのスキャン時のタイミングチャート。 第３の実施形態における読取モジュールの検出時のタイミングチャート。 第３の実施形態における読取モジュールのスキャン時のタイミングチャート。 第３の実施形態における読取モジュールの構成図。 画像読取装置の一例を示す図。 接続検出を説明するためのフローチャート。 接続検出を説明するためのフローチャート。

以下、本発明の実施形態について添付図面を参照して詳細に説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係わる画像読取装置全体の構成を示す図である。図１において、画像読取装置１００は、画像読取装置の本体のメイン基板１１０と読取モジュール１２０がＦＦＣ（フレキシブルフラットケーブル）１３０を介して接続されて構成されている。メイン基板１１０上には、読取モジュール１２０からのアナログ画像信号をＡ／Ｄ変換するＡＦＥ（アナログフロントエンド）１４０と読取装置全体の制御をおこなうＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｉｏｎ Ｃｉｒｃｕｉｔ）１４１が含まれる。ＡＳＩＣ１４１内部には、スキャナブロック１５０が含まれる。スキャナブロック１５０には、読取モジュール１２０内の読取センサを駆動する信号を生成するＴＧ（タイミングジェネレータ、タイミング発生器）１５２が配置されている。また、ＡＦＥ１４０からの信号を受信して画素値に変換するＰｉｘ Ｄａｔａ ＩＦ（画像インタフェース）１５４と、接続を検出する画像の範囲を切り出すＰｉｘｅｌ Ｒｅｇｉｏｎ（画像切り出し回路）１５８と、その範囲内での最大値・最小値を検出するＭａｘＭｉｎ（最大最小検出回路）１６０と、検出した最大値と最小値をそれぞれ保存するＭａｘＲｅｇ（最大値レジスタ）１６２とＭｉｎＲｅｇ（最小値レジスタ）１６４なども配置されている。ＡＳＩＣ１４１には、ＣＰＵ１４４、ＲＯＭ１４２、ＲＡＭ１４３が含まれる。

図１の下部に、読取モジュール１２０の１ラインの先頭付近の波形が記載されている。読取センサはクロック信号ＭＣＫとライン同期信号ＴＲにより駆動されアナログ画像信号ＯＳが出力される。ＯＳ信号の１ラインの先頭には有効画素が出力されるまでに１００画素前後の無効画素期間（Ｉｎａｃｔｉｖｅ）がある。

本実施形態ではこの無効画素期間に接続異常を検出するための識別信号Ｖｉｄを埋め込む。通常は外光に反応しない無効画素の出力電圧（信号レベル）が基準電圧Ｖｒｅｆとなるが、識別信号Ｖｉｄは基準電圧と比較した場合に区別できるように大きな電圧もしくは小さな電圧を出力するようにする。

読取モジュール１２０の出力画像信号をＡＦＥ１４０を介してＡＳＩＣ１４１に取り込み識別信号Ｖｉｄを含む無効画素の領域を切り出す。その範囲内での画素値の最大値（Ｍａｘ）と最小値（Ｍｉｎ）を検出しそれぞれレジスタに保存しておく。その２つをＣＰＵ１４４が読みだして差分Ｍａｘ−Ｍｉｎが閾値Ｔｈｒｅｓｈｏｌｄより大きい場合は正常に接続されていると判断し、小さい場合には異常と判断する。なお、読取モジュール１２０の接続異常が発生するケースとして、１つ目はＯＳ信号を適切に受信できないケースがある。この場合、読取モジュール１２０は、所定のタイミングで識別信号が埋め込まれた出力画像信号を出力するが、ＡＳＩＣ１４１が受信できないため、差分Ｍａｘ−Ｍｉｎが閾値Ｔｈｒｅｓｈｏｌｄより小さいと判定される。２つ目のケースは、ＴＲ信号を適切に送信できないケースである。後述するチップ７００は、ＴＲ信号を受けてから識別信号を埋め込む処理を実行するが、ＴＲ信号を受信できないことで識別信号を埋め込む処理を実行できない。その結果、差分Ｍａｘ−Ｍｉｎが閾値Ｔｈｒｅｓｈｏｌｄより小さいと判定される。３つ目のケースは、チップ７００がＭＣＫを適切に受信できないケースである。チップ７００は、ＣＬ信号を受けて動作をするためＭＣＫを受信できない場合、そもそも動作しない。その結果、識別信号を埋め込む処理が実行されないため、差分Ｍａｘ−Ｍｉｎが閾値Ｔｈｒｅｓｈｏｌｄより小さいと判定される。

図２は、本実施形態での読取モジュール１２０のアナログ出力信号ＯＳの１ライン分のタイミングチャートを示した図である。本実施形態では読取モジュール１２０にセンサチップが３チップ分直列に接続されているものとして記載されている。実際の読取モジュール１２０では、紙サイズＡ４幅で１２チップ程度接続されているものが一般的であるが、ここでは説明を簡単にするため３チップとして説明する。

読取モジュール１２０の１ラインのアナログ出力信号ＯＳはライン同期信号ＴＲを基準としてクロックＭＣＫのカウントに応じて先頭から順に無効画素１、有効画素、無効画素２の順に出力される。無効画素１の画素数はセンサチップで決まった画素数である。その次にチップ１からチップ３までの有効画素が出力される。すべての有効画素が出力された後は全チップ空まわしとなり無効画素２となる。

本実施形態では、出力画像信号における無効画素１の特定の画素位置に接続異常を検出するための識別信号Ｖｉｄが埋め込まれる。識別信号Ｖｉｄの画素位置はライン同期信号ＴＲから画素数をカウントすることで決定される位置となっている。

読取モジュール１２０の１ラインのアナログ出力信号ＯＳの出力電圧は無効画素１と無効画素２では、基準電圧をＶｒｅｆ、識別信号をＶｉｄとし、識別信号Ｖｉｄは接続検出できるようにＶｒｅｆから十分に大きいか小さい電圧とする。有効画素は画像の輝度に応じて電圧が変化し画像読取ができるようになっている。

図３と図４は、本実施形態でのそれぞれ接続が正常な場合と接続が異常な場合のアナログ出力ＯＳの波形と判別方法を示した図である。どちらも検出する領域は画素３〜画素１２として記載されている。

正常に出力されている場合の図３では、画素３〜画素１２内の画素６に識別信号Ｖｉｄがあり、この領域で最大最小を検出するとＭａｘ値がＶｒｅｆに相当する画素値、Ｍｉｎ値がＶｉｄに相当する画素値となる。両者の中央付近を閾値Ｔｈｒｅｓｈｏｌｄとして設定しておくと、正常時では、Ｍａｘ−Ｍｉｎ＞Ｔｈｒｅｓｈｏｌｄとなる。

ライン同期信号が断線し接続異常の場合の図４では画素３〜画素１２は読取モジュールが正常に駆動されず、センサチップすべてが空まわしの無効画素２となってしまう。そのため正常な時と同様に画素３〜画素１２内の領域で最大最小を検出してＭａｘ−Ｍｉｎを計算すると Ｍａｘ−Ｍｉｎ≦Ｔｈｒｅｓｈｏｌｄとなる。

以上のように、正常時と異常時の結果の違いから読取モジュール１２０の接続異常を検出することができる。

次に、読取モジュールのアナログ出力に識別信号を埋め込む方法について説明する。説明の順としては読取モジュールの回路構成を示す図５について説明し、次にその内部信号のタイミングチャートを示す図６について説明する。その後、センサチップ内部の構成と識別信号を埋め込む回路について説明する。

読取モジュール１２０の内部回路構成を図５に示す。前述した内容と同じ様にセンサチップは３チップとして記載している。内部はセンサチップ５１１−５１３で構成される。光源はそれぞれ赤ＬＥＤ（５２１）、緑ＬＥＤ（５２２）、青ＬＥＤ（５２３）で構成されカラーの画像を読み取ることが可能である。

センサチップのＴｉｎ／Ｔｏｕｔ端子はセンサチップを直列接続するために使用される。センサチップ１（５１１）のＴｉｎ１端子はＶＣＣに接続され、センサチップ１（５１１）のＴｏｕｔ１端子とセンサチップ２（５１２）のＴｉｎ２端子が接続されている。また、センサチップ２（５１２）のＴｏｕｔ２端子とセンサチップ３（５１３）のＴｉｎ３端子が接続されている。

センサチップのその他の端子としては、ＭＣＫがクロック信号入力、ＴＲがライン同期信号、ＶＲＥＦが基準電圧入力、ＶＣＣとＧＮＤが電源とグランドである。またＯＳがアナログ画像信号出力である。これらのＭＣＫ、ＴＲ、ＶＲＥＦ、ＯＳ端子は各センサチップに並列に接続されている。

読取モジュール１２０の内部回路のタイミングチャートを図６に示す。前述したように読取モジュール１２０の出力信号は無効画素１、有効画素（チップ１）、有効画素（チップ２）、有効画素（チップ３）、無効画素２の様に出力されるが、識別信号はセンサチップ１（５１１）によって埋め込まれる。

先頭のチップ１ではＴｉｎ端子がＶＣＣに接続されているのでライン同期信号ＴＲがアクティブ時点でＴｉｎがＨｉｇｈとなる。チップ２（５１２）、チップ３（５１３）ではＬｏｗとなる。これによってチップ１が先頭のチップであることを判別できる。チップ１はＴＲから画素をカウントしてあらかじめ決められた画素位置になった時に識別信号を出力する。識別信号を出力するためチップ１内部の出力イネーブル信号ＯｕｔＥｎｂ１はその時だけＨｉｇｈとなる。その後チップ１は、予め決められた数の無効画素の画素数をカウントしたあとから有効画素の出力を行う。有効画素を出力するため、この期間の出力イネーブル信号ＯｕｔＥｎｂ１はＨｉｇｈとなる。最後にチップ１はチップ２の出力のタイミングを通知するため有効画素を出力し終わった時点でＴｏｕｔ端子をアクティブにする。

チップ２（５１２）はチップ１からのＴｏｕｔ端子の信号を受けて有効画素の出力を開始する。これ以降はチップ１と同じように自分の有効画素分を出力する。チップ２が有効画素を出力するタイミングでは、内部の出力イネーブル信号ＯｕｔＥｎｂ２がアクティブとなる。チップ１と同じくチップ２は有効画素を出力し終わった時点でＴｏｕｔ端子をアクティブにする。以下チップ３もチップ２と同様の動作をしてチップ３の全画素を出力する。読取モジュール１２０の全画素を出力した後、出力は空回し期間である無効画素２となり全チップがＶｒｅｆでクランプされ基準電圧が出力される。

センサチップ５１１−５１３の内部構成７００を図７に示す。センサチップはタイミング信号生成部７０２、シフトレジスタ７０４、画素＆蓄積部７０６、画像信号出力部７０８、Ｓ／Ｈ回路７４０、出力イネーブルスイッチ７４２、Ｖｒｅｆクランプ回路７４４を備えて構成される。

タイミング信号生成部７０２はクロックＭＣＫとライン同期信号ＴＲと出力タイミング入力Ｔｉｎを受信してライン同期信号からの画素数をカウントしてセンサ内部の各種のタイミング信号を生成する。具体的にはシフトレジスタ７０４へのタイミング生成、画素＆蓄積部７０６へのタイミング信号の生成、識別信号を埋め込むためのタイミング信号の生成、センサチップの出力イネーブル信号の生成と次チップの出力タイミングＴｏｕｔの生成などを行う。なお、タイミング信号生成部７０２は、Ｔｉｎ信号とＴＲ信号を受け取った場合にＰｉｄ信号をアクティブにする。つまり、Ｔｉｎ信号を受け取ることができるのはチップ１のみであるため、チップ１のみＰｉｎ信号が発行され、識別信号を埋め込む処理が実行される。

シフトレジスタ７０４は有効画素を出力するタイミングを生成し、画素＆蓄積部に対して１つずつアクティブにして蓄積部に蓄えられた画像信号を出力する。出力部７０８はオペアンプ７１０、識別電圧生成部７２０、識別信号挿入スイッチ７２２、スイッチドキャパシタ回路７３０,７３２,７３４, ７３６,７３８（これ以降ＳＣと省略）から構成され、センサチップに出力電圧を生成する。

Ｓ／Ｈ回路７４０は出力部７０８の電圧をサンプル＆ホールドして出力電圧を安定させるものであるとともに、出力イネーブルスイッチ７４２はセンサチップの出力を制御するもので、実施形態のように複数のセンサチップが接続されている場合に必要である。Ｖｒｅｆクランプ回路７４４は無効画素の時にセンサモジュールの出力電圧がＶｒｅｆに安定するようにクランプするものである。

出力部７０８ではＳＣのコンデンサの容量の比率によって画素からの信号については増幅し、識別信号の挿入については加算、減算して電圧を出力する。識別信号挿入スイッチ７２２は識別信号を挿入するタイミングの時だけＯＮすることによって基準電圧Ｖｒｅｆに対して識別電圧を減算した出力をする。なお、本願では減算を例に説明をするが、加算であっても良い。

ＳＣはスイッチとコンデンサによって擬似的な抵抗を作り出すものである。コンデンサの容量によって抵抗値が決まる。画素入力のＳＣ７３０，７３２と、基準電圧と識別信号のＳＣ７３４，７３６と、オペアンプ帰還のＳＣ７３８がある。出力部の詳細構成は図８に示す。

構成と動作はここでは詳細に説明しないが識別信号を挿入する時にだけ識別信号挿入スイッチ７２２がＯＮとなりそれ以外はＯＦＦである。また画像信号を出力するときはシフトレジスタとそのスイッチがＯＮされ画素からの信号ＣＨＳ／ＣＨＮが有効となる。

識別信号が挿入されるときには、基準電圧ＶｒｅｆのＳＣ７３４と識別電圧ＶｘのＳＣ７３６とオペアンプの帰還のＳＣ７３８が有効となり、それぞれのＳＣのコンデンサ容量がＣ２＝Ｃ２’＝Ｃ２ですべて同じであることから増幅されず減算回路となる。よって識別信号の電圧出力はＶｉｄ＝Ｖｒｅｆ−Ｖｘとなる。ここでＡＳＩＣ１４１のＣＰＵ１４４は、識別信号Ｖｉｄと基準電圧Ｖｒｅｆに十分な電位差があれば読取モジュールの接続を検出し識別することが可能である。

識別電圧Ｖｉｄはセンサチップ内部で基準電圧との差動出力としている。理由としては差動出力だと出力アンプ７１０のオフセットとＳ／Ｈ回路７４０のオフセットを打ち消すことが可能でセンサチップの個体バラツキをなくすことができるからである。

図９に画素＆蓄積部７０６の構成を示す。奇数／偶数の２つの画素を１つの列アンプで構成するＣＭＯＳセンサの構成である。詳細な動作については特開２０１４−２２７７４号公報に記載されているため、ここでは説明を省略する。

これ以降に装置全体の構成と接続検検出を行う際のフローチャートを説明する。なお、本願のフローチャートは、ＣＰＵ１４４が、フローチャートに関係するプログラムを読み出して実行することで実現される。

図１３に装置の全体構成を示す。装置は複合機であり大きく分けて上側がスキャナ部１３０１、下側がプリンタ部１３０２で構成される。

スキャナ部１３０１はＣＩＳモジュール１３０３、原稿台ガラス１３０４、読取シャフト１３０５、読取モータ１３０６、基準白色板１３０７、ＦＦＣ１３０８、原稿圧板１３０９で構成される。読取モータ１３０６によってＣＩＳモジュール１３０３が原稿台ガラスの下側を移動して画像をスキャンする。

プリンタ部１０３２は給紙トレイ１３１０、ＬＦモータ１３１１、ＬＦシャフト１３１２、フラットケーブル１３１３、キャリッジ１３１４、排紙モータ１３１５、排紙シャフト１３１６、排紙トレイ１３１７で構成される。給紙トレイ上の記録紙がＬＦシャフトを介してキャリッジ上に送られことで印刷される。記録紙は印刷後には排紙シャフト１３１６を介して排紙トレイ１３１７に送られる。

図１４と図１５に接続検出を行う際のフローチャートを図示する。検出は電源ＯＮ直後に行う。まず、ＣＰＵ１４４は、電源がＯＮされると次にスキャナ系の電源をＯＮする（Ｓ１４０３）。ＣＰＵ１４４は、センサの駆動信号を出力するためセンサ駆動設定を行いセンサの接続を検出できる状態にする（Ｓ１４０５）。そのあとＣＰＵ１４４は、接続検出を行う（Ｓ１４０７）。Ｓ１４０７において接続検出結果が正常であれば、その後の正常起動動作に移行する。

図１５には実際に接続検出を行う際のフローを示す。ＣＰＵ１４４は、最大値最小値検出回路に対して検出範囲の設定を行い（Ｓ１５１３）、最大値最小値検出するため回路に対してトリガを発行する（Ｓ１５１５）。以上の処理により最大値最小値検出回路(１６０)は１ライン画素データの接続識別信号を含む無効画素の領域を切り出す。そして、その中での画素の最小値と最大値が、それぞれ最小値レジスタ(１６２)、最大値レジスタ(１６４)に格納され、ＣＰＵ(１４４)に対して割り込みを発行する。ＣＰＵ１４４は、検出終了割り込みを受けることで最大値と最小値を取得して（Ｓ１５１９）、最大値と最小値の差異と閾値とを比較する（Ｓ１５２１）。差異が閾値より大きい場合は正常に接続されていると判断しそのまま終了する。差異が閾値より小さい場合、ＣＰＵ１４４はスキャナ電源をＯＦＦして、その後センサの接続エラーをユーザに通知する。

（第２の実施形態）
図１０Ａ、図１０Ｂに、第２の実施形態での読取モジュールのセンサ出力タイミングチャートを示す。第１の実施形態との大きな違いはライン同期信号ＴＲのパルス幅を変えることによって識別信号を挿入するかしないかの動作を切り替えることである。

識別信号を挿入する場合はＴＲのパルス幅を広く、挿入しない場合はＴＲのパルス幅を狭く設定する。それによりセンサチップ内部で動作モードの切り替えを行う。実際の構成としては、センサチップの内部構成図の図７のタイミング信号生成回路７０２においてライン同期信号のパルス幅を検出して、識別信号を挿入するタイミングＰｉｄ信号をアクティブにするかしないかを切り替える。

本実施形態によれば識別信号の埋め込み処理が、適切に接続されているかを判定する場合にのみ実行されるため、処理の軽減化を図ることができる。

（第３の実施形態）
図１１Ａ、図１１Ｂに、第３の実施形態でのタイミングチャートを示す。第１の実施形態との違いは接続識別信号の出力の画素位置である。第１の実施形態ではライン同期信号の直後に識別信号を挿入しているが、第３の実施形態では画素出力を全画素数分出力した後に識別信号を挿入している。

図１１Ａは接続を検出する場合のタイミングチャート、図１１Ｂは画像をスキャンする場合のタイミングチャートである。接続を検出する際は識別信号の画素位置から１ラインの画素数を長く設定し、画像をスキャンするときは識別信号の画素位置より１ラインの画素数を短く設定することにより接続検出をするときだけ識別信号を挿入することができる。

この第３の実施形態では全画素数分を出力した後に識別信号を挿入するために、読取モジュールの構成も変更する必要がある。その構成を図１２に図示する。第１の実施形態との大きな違いは直列に接続された最後のセンサチップのＴｏｕｔ端子（ここでは３チップ構成であるためセンサチップ３（５１３）のＴｏｕｔ３に相当する）をセンサチップ１（５１１）のＴｉｎ信号（Ｔｉｎ１端子）に接続することである。この構成によってセンサの全画素数の出力を終了したあとにセンサチップ１で接続識別信号を挿入することができる。

またセンサチップ１のＴｉｎ１端子は識別信号の挿入のタイミングに使用するため、先頭チップとそれ以降のチップの切り分けのために各センサチップにＳＥＬ端子を追加している。ＳＥＬ＝Ｈｉｇｈ時は先頭チップ、ＳＥＬ＝Ｌｏｗではそれ以降のチップであること区別するための入力信号である。

第３の実施形態のタイミングチャート（図１１Ａ、図１１Ｂ）のように読取モジュールへの駆動信号で接続を検出する場合と画像をスキャンする場合のライン同期信号ＴＲの周期（画素周期）を変えてもかまわない。また図では記載されていないがクロックＭＣＫの周波数を変えることも可能である。これは第１の実施形態や第２の実施形態に対して適用してもかまわない。駆動信号を変える理由はいくつかあるが識別信号を挿入する／しないの切り替え動作と検出時間を高速化するためなどである。

（その他の実施形態）
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。

１１０：メイン基板、１２０：読取モジュール、１３０：ＦＦＣ、１４０：ＡＦＥ、１４１：ＡＳＩＣ、１５２：タイミング発生器（ＴＧ）、１５４：画像インターフェース（Ｐｉｘ Ｄａｔａ ＩＦ）、１５８：画像切り出し回路（Ｐｉｘｅｌ Ｒｅｇｉｏｎ）、１６０：最大最小検出回路（ＭａｘＭｉｎ）、１６２：最大値レジスタ（ＭａｘＲｅｇ）、１６４：最小値レジスタ（ＭｉｎＲｅｇ）

Claims (11)

1. 画像の読み取りを行うための複数の画素を有する読取手段と、
   前記読取手段の前記複数の画素に対して駆動信号を出力する駆動手段と、
   前記読取手段を画像読取装置の本体に対して接続する接続手段と、
   前記駆動手段により、前記読取手段の複数の画素のうちの外光に反応しない無効画素の特定の画素に識別信号を挿入し、前記特定の画素の信号レベルを調べることにより、前記読取手段が前記接続手段により正しく接続されているか否かを検出することを特徴とする画像読取装置。
2. 前記特定の画素の信号レベルを予め決められた閾値と比較することによって、前記読取手段が前記接続手段により正しく接続されているか否かを検出することを特徴とする請求項１に記載の画像読取装置。
3. 前記特定の画素の信号レベルと通常の画素の信号レベルとの差分を予め決められた閾値と比較することによって、前記読取手段が前記接続手段により正しく接続されているか否かを検出することを特徴とする請求項１に記載の画像読取装置。
4. 前記読取手段の有効画素よりも前に読み出される前記無効画素の特定の画素に前記識別信号を挿入することを特徴とする請求項１乃至３のいずれか１項に記載の画像読取装置。
5. 前記読取手段の有効画素よりも後に読み出される前記無効画素の特定の画素に前記識別信号を挿入することを特徴とする請求項１乃至３のいずれか１項に記載の画像読取装置。
6. 前記駆動手段におけるタイミング発生器の信号を判別して、前記特定の画素に前記識別信号を挿入するか否かを切り替えることを特徴とする請求項１乃至５のいずれか１項に記載の画像読取装置。
7. 前記駆動手段におけるタイミング発生器において、前記読取手段の接続を検出する場合と画像を読み取る場合とで異なる信号を生成することを特徴とする請求項１乃至６のいずれか１項に記載の画像読取装置。
8. 前記駆動手段におけるタイミング発生器において、前記読取手段の接続を検出する場合と画像を読み取る場合とで１ラインの画素周期が異なることを特徴とする請求項７に記載の画像読取装置。
9. 画像の読み取りを行うための複数の画素を有する読取手段と、前記読取手段の前記複数の画素に対して駆動信号を出力する駆動手段と、前記読取手段を画像読取装置の本体に対して接続する接続手段とを備える画像読取装置を制御する方法であって、
   前記駆動手段により、前記読取手段の複数の画素のうちの外光に反応しない無効画素の特定の画素に識別信号を挿入させ、前記特定の画素の信号レベルを調べることにより、前記読取手段が前記接続手段により正しく接続されているか否かを検出することを特徴とする画像読取装置の制御方法。
10. 請求項９に記載の制御方法の各工程をコンピュータに実行させるためのプログラム。
11. 請求項９に記載の制御方法の各工程をコンピュータに実行させるためのプログラムを記憶したコンピュータが読み取り可能な記憶媒体。

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