JP2016033965A - 電界効果トランジスタ - Google Patents

Abstract

【課題】半導体層の端面の破壊を抑制した電界効果トランジスタを提供する。【解決手段】電界効果トランジスタは、活性領域を有する半導体層と、半導体層の活性領域上に配置されるソース電極、ドレイン電極およびゲート電極と、半導体層の上方からみて活性領域の外側に位置するように半導体層上に配置されると共に、ドレイン電極に電気的に接続され、ドレイン電極への電圧の印加の起点となるドレイン接続部と、ソース電極に電気的に接続されるソース電極延在部とを備え、半導体層の上方からみて、ドレイン接続部の第１端と活性領域の第１端とは、対向し、かつ、半導体層の端面に近接して設けられており、半導体層の端面は、少なくとも、ドレイン接続部の第１端に最も近い位置から活性領域の第１端に最も近い位置にかけて、ソース電極延在部により覆われている。【選択図】図１

Description

本発明の実施形態は、電界効果トランジスタに関する。

従来、電界効果トランジスタとしては、特開２０１０−２４５３４９号公報（特許文献１）に記載されたものがある。この電界効果トランジスタは、基板と、基板上に配置された半導体層と、半導体層上に配置されたソース電極、ドレイン電極およびゲート電極と、半導体層上に配置され、ドレイン電極に電気的に接続されたドレイン接続部とを備える。

半導体層は、活性領域を有する。活性領域は、２次元電子ガス層を有する領域である。ソース電極、ドレイン電極およびゲート電極は、半導体層の活性領域上に配置される。ソース電極およびドレイン電極は、ゲート電極を挟む位置に設けられている。ドレイン接続部は、半導体層の上方からみて活性領域に対向するように、半導体層上に配置される。ドレイン接続部は、ワイヤボンディング等が接続される部分であり、ドレイン電極への電圧の印加の起点となる。

特開２０１０−２４５３４９号公報

ところで、電界効果トランジスタでは、ソース電極よりもドレイン電極に高い電圧を印加する場合があり、例えば、ソース電極は０Ｖとし、ドレイン電極には数百Ｖの高電圧を印加する。従来の電界効果トランジスタでは、ドレイン接続部に高い電圧を印加すると、破壊されることがあった。本願発明者は、これらの破壊された電界効果トランジスタを精査したところ、半導体層の端面で破壊される電界効果トランジスタが多いことを見出した。

そこで、本発明の実施形態に係る課題は、半導体層の端面の破壊を抑制した電界効果トランジスタを提供することにある。

本発明の実施形態に係る電界効果トランジスタは、
活性領域を有する半導体層と、
前記半導体層の前記活性領域上に配置されるソース電極、ドレイン電極およびゲート電極と、
前記半導体層の上方からみて前記活性領域の外側に位置するように前記半導体層上に配置されると共に、前記ドレイン電極に電気的に接続され、前記ドレイン電極への電圧の印加の起点となるドレイン接続部と、
前記ソース電極に電気的に接続されるソース電極延在部と
を備え、
前記半導体層の上方からみて、前記ドレイン接続部の第１端と前記活性領域の第１端とは、対向し、かつ、前記半導体層の端面に近接して設けられており、
前記半導体層の端面は、少なくとも、前記ドレイン接続部の第１端に最も近い位置から前記活性領域の第１端に最も近い位置にかけて、前記ソース電極延在部により覆われている。

本発明の実施形態に係る電界効果トランジスタによれば、半導体層の端面の破壊を抑制できる。

本発明の一実施形態に係る電界効果トランジスタを示す模式的な平面図である。 図１のＡ−Ａ断面図である。 図１のＢ−Ｂ断面図である。 図１のＣ−Ｃ断面図である。 半導体層の端面をソース電極延在部で覆った場合（実施例）と半導体層の端面をソース電極延在部で覆っていない場合（比較例）とにおける、オフ時のドレイン電圧に対するリーク電流を示すグラフである。 半導体層の端面をソース電極延在部で覆った場合（実施例）と半導体層の端面をソース電極延在部で覆っていない場合（比較例）とにおける、１００Ｖ時のリーク電流を破壊電圧ごとにプロットしたグラフである。 半導体層の端面をソース電極延在部で覆った場合（実施例）と半導体層の端面をソース電極延在部で覆っていない場合（比較例）とにおける、６００Ｖ時のリーク電流を破壊電圧ごとにプロットしたグラフである。

以下、本発明を図示の実施の形態により詳細に説明する。

図１は、本発明の一実施形態に係る電界効果トランジスタを示す模式的な平面図である。図２は、図１のＡ−Ａ断面図である。図３は、図１のＢ−Ｂ断面図である。図４は、図１のＣ−Ｃ断面図である。

図１から図４に示すように、電界効果トランジスタ１は、例えば、高電子移動度トランジスタ（ＨＥＭＴ（High Electron Mobility Transistor））である。電界効果トランジスタ１は、基板１０と、基板１０上に配置される半導体層１１と、半導体層１１上に配置されるソース電極２１、ドレイン電極２２およびゲート電極２３と、半導体層１１上に配置され、ドレイン電極２２に電気的に接続されるドレイン接続部４２と、ソース電極２１に電気的に接続されるソース電極延在部５１とを有する。なお、図１では、分かりやすくするために、電極部分を、ハッチングにて示している。

半導体層１１は、図１の一点鎖線に示すように、活性領域３０を有する。活性領域３０は、トランジスタとして機能させる領域であり、例えば、ソース電極２１とドレイン電極２２の間において、後述する２次元電子ガス層３１（図４参照）を電子の通路として電流が流れる領域である。活性領域３０は、半導体層１１の上方からみて、例えば、矩形状に形成されている。

ソース電極２１、ドレイン電極２２およびゲート電極２３は、半導体層１１の活性領域３０上に配置される。ゲート電極２３は、ソース電極２１とドレイン電極２２の間に設けられている。

ドレイン接続部４２は、半導体層１１の上方からみて活性領域３０の外側に位置するように、半導体層１１上に配置される。ドレイン接続部４２は、ドレイン電極２２に電気的に接続されており、金属のワイヤ等が接続される部分であり、ドレイン電極２２への電圧の印加の起点となる。ドレイン接続部４２は、半導体層１１の上方からみて、例えば、矩形状に形成されている。

半導体層１１の上方からみて、ドレイン接続部４２の一辺４２０と活性領域３０の一辺３００とは、対向している。ドレイン接続部４２の一辺４２０と、活性領域３０の一辺３００とは、直線であってもよく、または、曲線であってもよい。活性領域３０およびドレイン接続部４２がそれぞれ矩形であれば、通常、ドレイン接続部４２の一辺４２０と活性領域３０の一辺３００は平行に配置されるが、非平行に配置することもできる。

ドレイン接続部４２の一辺４２０の両端は、第１端４２１と第２端４２２とである。活性領域３０の一辺３００の両端は、第１端３０１と第２端３０２とである。ドレイン接続部４２の第１端４２１は、活性領域３０の第１端３０１と同じ側に位置する。ドレイン接続部４２の第２端４２２は、活性領域３０の第２端３０２と同じ側に位置する。

半導体層１１の上方からみて、ドレイン接続部４２の第１端４２１と活性領域３０の第１端３０１とは、対向し、かつ、半導体層１１の端面１１０に近接して設けられている。また、半導体層１１の上方からみて、ドレイン接続部４２の第２端４２２と活性領域３０の第２端３０２とは、対向し、かつ、半導体層１１の端面１１０に近接して設けられている。

半導体層１１の端面１１０は、半導体層１１の上方からみて、図１中の左側に、ドレイン接続部４２の第１端４２１に最も近い位置Ｐ１と活性領域３０の第１端３０１に最も近い位置Ｐ２との間の第１領域Ｚ１を有する。半導体層１１の端面１１０は、半導体層１１の上方からみて、図１中の右側に、ドレイン接続部４２の第２端４２２に最も近い位置Ｐ３と活性領域３０の第２端３０２に最も近い位置Ｐ４との間の第２領域Ｚ２を有する。

ソース電極延在部５１は、半導体層１１の上方からみて、半導体層１１の端面１１０のうちの第１領域Ｚ１を、少なくとも覆う。つまり、ソース電極延在部５１は、必ず、第１領域Ｚ１を覆う。好ましくは、ソース電極延在部５１は、第１領域Ｚ１および第２領域Ｚ２を覆う。さらに好ましくは、ソース電極延在部５１は、第１領域Ｚ１および第２領域Ｚ２を含む半導体層１１の端面１１０の全周を覆う。このとき、端面１１０の上下方向においては一部のみを覆う形態（例えばチャネル層１２のみを覆う形態）でもよいが、好ましくは後述するように上下方向の全領域を覆う。また、ソース電極延在部５１は、例えば、半導体層１１の端面１１０の１％以上を覆うことができる。好ましくは、端面１１０の５０％以上を覆い、さらに好ましくは、端面１１０の１００％を覆う。

なお、この実施形態では、便宜的に、ドレイン接続部４２の第１端４２１、活性領域３０の第１端３０１、および、第１領域Ｚ１を、図１中の左側とし、ドレイン接続部４２の第２端４２２、活性領域３０の第２端３０２、および、第２領域Ｚ２を、図１中の右側としたが、左右反対であってもよい。要するに、本発明では、半導体層１１の端面１１０は、少なくとも、ドレイン接続部４２の第１端４２１に最も近い位置Ｐ１から活性領域３０の第１端３０１に最も近い位置Ｐ２にかけて（つまり第１領域Ｚ１）、ソース電極延在部５１により覆われている。好ましくは、半導体層１１の端面１１０は、さらに、ドレイン接続部４２の第２端４２２に最も近い位置Ｐ３から活性領域３０の第２端３０２に最も近い位置Ｐ４にかけて（つまり第２領域Ｚ２）、ソース電極延在部５１により覆われている。

前記構成の電界効果トランジスタ１によれば、ドレイン接続部４２に、高い電圧を印加したとき、半導体層１１の上方からみて、半導体層１１の端面１１０のうちの第１領域Ｚ１と第２領域Ｚ２の少なくとも一方の領域が破壊されやすくなるが、その少なくとも一方の領域にソース電極延在部５１を設けることで、半導体層１１の端面１１０の破壊を抑制できる。

具体的に説明すると、半導体層１１の端面１１０のうちの第１領域Ｚ１と第２領域Ｚ２の少なくとも一方の領域に、ソース電極延在部５１を設けることで、ドレイン接続部４２に電圧を印加しても、半導体層１１の端面１１０のうちのソース電極延在部５１を設けた領域を、ソース電極２１の電位に固定することができると考えられる。ソース電極２１の電位は、ドレイン電極２２よりも低い電位に設定する傾向にあり、例えばゼロに設定する。このように、半導体層１１の端面１１０のうちのソース電極延在部５１を設けた領域の電位を安定化させることで、半導体層１１の端面１１０のうちのソース電極延在部５１を設けた領域の破壊を抑制することができると考えられる。

本願発明者は、ドレイン接続部に高い電圧を印加したときに破壊された電界効果トランジスタを精査したところ、半導体層の端面で破壊される電界効果トランジスタが多いことを見出した。さらに精査を進めると、本願発明者は、半導体層の端面のうちの第１領域と第２領域の少なくとも一方の領域が、破壊される傾向にあることを見出した。本願発明者は、半導体層の端面のうちの第１、第２領域の電位がドレイン接続部の電位と同電位となることが、破壊につながると考え、第１、第２領域の電位をドレイン接続部の電位よりも低い電位とすることで、破壊を抑制することができた。

好ましくは、ソース電極延在部５１は、半導体層１１の端面１１０のうちの第１領域Ｚ１と第２領域Ｚ２を覆う。これにより、半導体層１１の端面１１０の破壊されやすい第１、第２領域Ｚ１，Ｚ２をソース電極延在部５１により覆うことができ、半導体層１１の端面１１０の破壊を抑制できる。

好ましくは、ソース電極延在部５１は、半導体層１１の端面１１０の全周を覆う。これにより、半導体層１１の端面１１０の全周の破壊を抑制できる。

また、好ましくは、ソース電極延在部５１は、半導体層１１の端面１１０の上下方向の全領域を覆う。例えば、第１領域Ｚ１において、ソース電極延在部５１は、半導体層１１の下端から上端までを覆う。さらには、半導体層１１の端面１１０の全周において、ソース電極延在部５１が半導体層１１の下端から上端までを覆うことが好ましい。これにより、半導体層１１の端面１１０の全周の破壊をより効果的に抑制できる。通常、半導体層１１の性質は、上下方向に一様でなく、組成の分布や結晶性の偏りが生じるので、このような半導体層１１には、破壊に強い部分と弱い部分が混在している。ソース電極延在部５１が半導体層１１の端面１１０の上下方向の一部の領域のみを覆っている場合には、ドレイン電極２２に電圧を印加すると、ソース電極延在部５１に覆われていない領域のうちの弱い箇所が、破壊されることがある。このため、ソース電極延在部５１により半導体層１１の端面１１０の上下方向の全領域を覆うことで、このような破壊を防止できる。

好ましくは、半導体層１１上に、ソース接続部４１を設けてもよい。ソース接続部４１は、ソース電極２１に電気的に接続される。ソース接続部４１は、金属のワイヤ等が接続される部分であり、ソース電極２１への電圧の印加の起点となる。本実施形態では、ソース接続部４１は、ソース接続部４１とドレイン接続部４２との間に活性領域３０を挟むように、配置される。ソース電極２１は、ソース接続部４１からドレイン接続部４２に向かって、複数延在し、ドレイン電極２２は、ドレイン接続部４２からソース接続部４１に向かって、複数延在している。このような、ソース電極２１、ドレイン電極２２およびゲート電極２３の組が複数組ある電界効果トランジスタでは、より高電圧を印加するが、この場合に、半導体層１１の端面１１０にソース電極延在部５１を設けることで、高電圧印加による半導体層１１の端面１１０の破壊を抑制することができる。

好ましくは、基板１０は、絶縁性基板であり、基板１０の上面は、半導体層１１の上方からみて、半導体層１１の端面１１０の外側において、露出している。これにより、半導体層１１の端面１１０から電界効果トランジスタ１の端面までの距離を大きくできる。したがって、半導体層１１の端面１１０から電界効果トランジスタの外部に向かって電流がリークする部分を排除して、半導体層１１の端面１１０の破壊を一層確実に抑制できる。このとき、ソース電極延在部５１は、半導体層１１の端面１１０だけでなく、半導体層１１から露出した基板１０の上面にまで連続して設けられていることが好ましい。

好ましくは、半導体層１１上に、ゲート電極延在部５３を設けてもよい。ゲート電極延在部５３は、ゲート電極２３に電気的に接続される。ゲート電極延在部５３は、少なくとも、ソース電極延在部５１とドレイン電極２２との間に位置する。特に、ドレイン電極２２のうち半導体層１１に接している部分からソース電極延在部５１に至る経路を遮る位置に、ゲート電極延在部５３を設けることが好ましい。ドレイン電極２２のうち半導体層１１に接している部分とは、典型的には、活性領域３０のドレイン電極２２である。

ここで、ソース電極延在部５１は、ソース電極２１と電気的に接続されているため、ソース電極延在部５１が、半導体層１１と直接接触している場合、ソース電極延在部５１は、ソース電極２１と同様の機能を有する。活性領域３０内と同様に、ソース電極延在部５１とドレイン電極２２の間に、ゲート電極延在部５３を設けているため、ゲート電極延在部５３は、ゲート電極２３と同様の機能を有する。したがって、活性領域３０内と同様に、ゲート電極延在部５３によって、ソース電極延在部５１とドレイン電極２２との間の（図４に示すチャネル層１２を流れる）電流の流れを制御することができる。この結果、ソース電極延在部５１とドレイン電極２２との間のリーク電流を抑えることができる。ゲート電極延在部５３は、半導体層１１の上方からみて、活性領域３０の全周を囲む位置に設けることが好ましい。これにより、より確実にリーク電流を抑えることができる。

以下、本実施の形態に係る電界効果トランジスタの構成部材について説明する。

（基板１０）
基板１０は、省略することもできるが、好ましくは半導体層１１の下に配置する。基板１０は、絶縁性を有し、例えば、サファイアから構成される。基板１０の上面は、半導体層１１の上方からみて、半導体層１１から露出していることが好ましく、これにより、基板１０の端面は、半導体層１１の端面１１０との間に一定以上の間隔を確保することができる。

（半導体層１１）
半導体層１１は、ＩＩＩ族窒化物半導体から構成されることが好ましい。また、半導体層１１は、基板１０上に設けられたチャネル層１２と、チャネル層１２上に設けられたバリア層１３とを有する。チャネル層１２は、例えば、ＧａＮから構成される。バリア層１３は、例えば、下から順に積層されたＡｌＮとＡｌＧａＮとから構成される。バリア層１３のバンドギャップが、チャネル層１２のバンドギャップよりも大きければ、チャネル層１２およびバリア層１３は、いかなる半導体から構成されていてもよい。チャネル層１２には、バリア層１３との界面近傍に、２次元電子ガス層３１が形成される。

（ソース接続部４１）
ソース接続部４１は、ソース電極２１と電気的に接続された導電性の部材からなり、例えば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕから構成される。ソース接続部４１は、金属のワイヤ等によって外部電源と接続される部分であり、ソース電極２１への電圧の印加の起点となる。本実施形態では、ソース接続部４１は、半導体層１１の上方からみて、略矩形状に形成されている。本実施形態では、ソース接続部４１は、半導体層１１の上方からみて、ドレイン接続部４２とともに活性領域３０を挟む位置にあり、活性領域３０から離隔して半導体層１１上に設けられる。ソース接続部４１は、ソース電極２１と別の部材でもよく、一体でもよい。

（ドレイン接続部４２）
ドレイン接続部４２は、ドレイン電極２２と電気的に接続された導電性の部材からなり、例えば、Ｔｉ／Ａｌ／Ｎｉ／Ａｕから構成される。ドレイン接続部４２は、金属のワイヤ等によって外部電源と接続される部分であり、ドレイン電極２２への電圧の印加の起点となる。本実施形態では、ドレイン接続部４２は、半導体層１１の上方からみて、略矩形状に形成されている。また、ドレイン接続部４２は、半導体層１１の上方からみて、活性領域３０から離隔して半導体層１１上に設けられる。ドレイン接続部４２は、ドレイン電極２２と別の部材でもよく、一体でもよい。

（ゲート接続部４３）
ゲート接続部４３は、ゲート電極２３と電気的に接続された導電性の部材からなり、例えば、Ｎｉ／Ａｕ／Ｐｔ／Ｎｉ／Ａｕから構成される。ゲート接続部４３は、金属のワイヤ等によって外部電源と接続される部分であり、ゲート電極２３への電圧の印加の起点となる。本実施形態では、ゲート接続部４３は、半導体層１１の上方からみて、略矩形状に形成されている。本実施形態では、ゲート接続部４３は、半導体層１１の上方からみて、活性領域３０に対してソース接続部４１と同じ側に位置している。ゲート接続部４３は、ゲート電極２３と別の部材でもよく、一体でもよい。

（ソース電極２１）
ソース電極２１は、例えば、ＴｉおよびＡｌから構成される。本実施形態では、複数のソース電極２１は、ソース接続部４１から同一方向に延在し、互いに平行に配列されている。つまり、ソース接続部４１およびそれに接続された複数のソース電極２１は、くし形に形成されている。

ソース電極２１は、図４に示すように、半導体層１１に溝部を設け、その溝部内に配置することが好ましい。この場合、ソース電極２１の上部は、バリア層１３の上面から突出していてもよく、ソース電極２１の一部がバリア層１３の上面に設けられていてもよい。また、ソース電極２１の下部は、２次元電子ガス層３１に接触している。

（ドレイン電極２２）
ドレイン電極２２は、例えば、ＴｉおよびＡｌから構成される。本実施形態では、複数のドレイン電極２２は、ドレイン接続部４２から同一方向に延在し、互いに平行に配列されている。つまり、ドレイン接続部４２およびそれに接続された複数のドレイン電極２２は、くし形に形成されている。各ドレイン電極２２は、隣り合う２つのソース電極２１の間に、配置される。

ドレイン電極２２は、図４に示すように、半導体層１１に溝部を設け、その溝部内に配置することが好ましい。この場合、ドレイン電極２２の上部は、バリア層１３の上面から突出していてもよく、ドレイン電極２２の一部がバリア層１３の上面に設けられていてもよい。また、ドレイン電極２２の下部は、２次元電子ガス層３１に接触している。

（ゲート電極２３）
ゲート電極２３は、例えば、Ｎｉ／Ａｕ／Ｐｔから構成される。ゲート電極２３は、本実施形態では、ゲート接続部４３に接続され、ソース電極２１とドレイン電極２２との間に位置するように形成されている。本実施形態では、ゲート電極２３は、ｐ型ＧａＮ層等のｐ型層１４を介して、半導体層１１のバリア層１３上に設けられている。ｐ型層１４は省略することもできる。図１に示す例では、１本のゲート電極２３をソース電極２１とドレイン電極２２との間に位置するように蛇行状に形成したが、これに限らず、ソース電極２１やドレイン電極２２のようにゲート電極２３を複数本設けることもできる。

（ソース電極延在部５１）
ソース電極延在部５１は、ソース電極２１と電気的に接続された導電性の部材からなり、例えば、ＴｉおよびＡｌから構成される。ソース電極延在部５１は、例えば、半導体層１１の端面１１０の全周を覆い、かつ、半導体層１１の端面１１０の上下方向の全領域を覆う。この場合、ソース電極延在部５１は、半導体層１１の上方からみて、環状に形成される。ソース電極延在部５１は、導電性の部材からなる連結部６１を介して、ソース接続部４１に電気的に接続することができる。

（ゲート電極延在部５３）
ゲート電極延在部５３は、ゲート電極２３と電気的に接続された導電性の部材からなり、例えば、Ｎｉ／Ａｕ／Ｐｔから構成される。ゲート電極２３と一体で形成してもよい。本実施形態では、ゲート電極延在部５３は、ｐ型層１４を介して、半導体層１１のバリア層１３上に設けられている。ｐ型層１４は省略することもできる。本実施形態では、ゲート電極延在部５３は、半導体層１１の上方からみて、環状に形成され、環状に形成されたソース電極延在部５１の内側であって活性領域２０を囲む位置に配置される。ゲート電極延在部５３は、ゲート接続部４３に電気的に接続される。ゲート電極延在部５３は、連結部６１の下側を通過して設けることができる。この場合、ゲート電極延在部５３は、連結部６１の下側において、絶縁体６２に覆われている。ゲート電極延在部５３は、絶縁体６２により、連結部６１と短絡しない。絶縁体６２は、例えば、ＳｉＯ_２から構成される。ゲート電極延在部５３と連結部６１の上下の位置関係は逆でもよい。

（電界効果トランジスタ１の動作）
ドレイン電極２２の電位がソース電極２１の電位よりも高くなるように、ソース接続部４１とドレイン接続部４２の少なくとも一方に電圧を印加する。すると、ソース接続部４１からソース電極２２に流れる電子は、２次元電子ガス層３１を介して、ドレイン電極２３に到達する。なお、ソース電極２１とドレイン電極２２との間を流れる電流は、ゲート電極２１に印加される電圧に基づいて、オンオフ制御される。

このとき、前述したように、ドレイン接続部４２に、高い電圧を印加しても、ソース電極延在部５１が、半導体層１１の端面１１０を覆っているので、半導体層１１の端面１１０の破壊を抑制できる。

（実験例）
図５は、半導体層の端面の全周をソース電極延在部で覆った場合（以下、実施例という）のオフ時のリーク電流を示すと共に、半導体層の端面をソース電極延在部で覆っていない場合（以下、比較例という）のオフ時のリーク電流を示す。実施例を実線で示し、比較例を点線で示す。これらは、実施例および比較例のそれぞれについて、１つウェハ内における複数の測定点で測定したものである。図５のグラフは、横軸に、ドレイン電極（ドレイン接続部）に印加する電圧Ｖ_ｄ［Ｖ］を示し、縦軸に、オフ時のリーク電流（ドレイン電流）Ｉ_ｄ［Ａ］を示す。

図５に示すように、実施例では、ドレイン電極（ドレイン接続部）への印加電圧Ｖ_ｄが、６５０Ｖ付近および７５０Ｖ付近となったときにそれぞれ、リーク電流Ｉ_ｄが急激に上昇した試料があり、このときに、これらの試料において破壊が発生したことがわかる。一方、比較例では、ドレイン電極（ドレイン接続部）への印加電圧Ｖ_ｄが、３５０Ｖ付近および４５０Ｖ付近となったときに、リーク電流Ｉ_ｄが急激に上昇した試料があり、このときに、これらの試料において破壊が発生したことがわかる。このように、実施例は、比較例と比べて、破壊電圧が高くなっている、つまり、耐圧が高くなっていることがわかる。

図６は、図５に用いた試料について、１００Ｖ時のリーク電流を破壊電圧ごとにプロットしたグラフである。実施例を丸のドットで示し、比較例を四角のドットで示す。横軸に、破壊電圧Ｖ_ＢＤ［Ｖ］を示し、縦軸に、１００Ｖ時のリーク電流（ドレイン電流）Ｉ_ＤＳＳ［Ａ］を示す。

図６に示すように、実施例は、比較例と比べて、破壊電圧が高い傾向にあり、かつ、１００Ｖ時のリーク電流は比較例と同程度か、もしくは少なくなっていることがわかる。このように、実施例は、比較例と比べて、耐圧が高く、かつ、リーク電流は増加していないことがわかる。

図７は、図５に用いた試料について、６００Ｖ時のリーク電流を破壊電圧ごとにプロットしている。図６と同様に、実施例を丸のドットで示し、比較例を四角のドットで示す。横軸に、破壊電圧Ｖ_ＢＤ［Ｖ］を示し、縦軸に、６００Ｖ時のリーク電流Ｉ_ＤＳＳ［Ａ］を示す。

図７に示すように、比較例を示すはずの四角のドットが存在しないことがわかる。これは、図５に示すように、比較例の試料はすべて、６００Ｖより手前で破壊されたため、６００Ｖ時のリーク電流のデータが存在しないためである。したがって、実施例は、比較例と比べて、破壊電圧が高くなっている、つまり耐圧が高くなっていることがわかる。

なお、本発明は上述の実施形態に限定されず、本発明の要旨を逸脱しない範囲で設計変更可能である。

１ 電界効果トランジスタ
１０ 基板
１１ 半導体層
１１０ 端面
１２ チャネル層
１３ バリア層
１４ ｐ型層
２１ ソース電極
２２ ドレイン電極
２３ ゲート電極
３０ 活性領域
３００ 活性領域の一辺
３０１ 活性領域の第１端
３０２ 活性領域の第２端
３１ ２次元電子ガス層
４１ ソース接続部
４２ ドレイン接続部
４２０ ドレイン接続部の一辺
４２１ ドレイン接続部の第１端
４２２ ドレイン接続部の第２端
４３ ゲート接続部
５１ ソース電極延在部
５３ ゲート電極延在部
６１ 連結部
６２ 絶縁体
Ｚ１ 半導体層の端面の第１領域
Ｚ２ 半導体層の端面の第２領域

Claims (8)

1. 活性領域を有する半導体層と、
   前記半導体層の前記活性領域上に配置されるソース電極、ドレイン電極およびゲート電極と、
   前記半導体層の上方からみて前記活性領域の外側に位置するように前記半導体層上に配置されると共に、前記ドレイン電極に電気的に接続され、前記ドレイン電極への電圧の印加の起点となるドレイン接続部と、
   前記ソース電極に電気的に接続されるソース電極延在部と
   を備え、
   前記半導体層の上方からみて、前記ドレイン接続部の第１端と前記活性領域の第１端とは、対向し、かつ、前記半導体層の端面に近接して設けられており、
   前記半導体層の端面は、少なくとも、前記ドレイン接続部の第１端に最も近い位置から前記活性領域の第１端に最も近い位置にかけて、前記ソース電極延在部により覆われていることを特徴とする電界効果トランジスタ。
2. 前記半導体層の上方からみて、前記ドレイン接続部の第２端と前記活性領域の第２端とは、対向し、かつ、前記半導体層の端面に近接して設けられており、
   前記半導体層の端面は、さらに、前記ドレイン接続部の第２端に最も近い位置から前記活性領域の第２端に最も近い位置にかけて、前記ソース電極延在部により覆われている、請求項１に記載の電界効果トランジスタ。
3. 前記ソース電極延在部は、前記半導体層の端面の全周を覆う、請求項１または２に記載の電界効果トランジスタ。
4. 前記ソース電極延在部は、前記半導体層の端面の上下方向の全領域を覆う、請求項１から３の何れか一つに記載の電界効果トランジスタ。
5. 前記半導体層上に配置されると共に、前記ソース電極に電気的に接続され、前記ソース電極への電圧の印加の起点となるソース接続部を備え、
   前記ソース接続部は、前記ソース接続部と前記ドレイン接続部との間に前記活性領域を挟むように、配置され、
   前記ソース電極は、前記ソース接続部から前記ドレイン接続部に向かって、複数延在し、
   前記ドレイン電極は、前記ドレイン接続部から前記ソース接続部に向かって、複数延在している、請求項１から４の何れか一つに記載の電界効果トランジスタ。
6. 前記半導体層の下に配置される絶縁性の基板を有し、
   前記基板の上面は、前記半導体層の上方からみて、前記半導体層の端面の外側において、露出している、請求項１から５の何れか一つに記載の電界効果トランジスタ。
7. 前記半導体層上に配置され、前記ゲート電極に電気的に接続されるゲート電極延在部を備え、
   前記ゲート電極延在部は、少なくとも、前記ソース電極延在部と前記ドレイン電極との間に位置する、請求項１から６の何れか一つに記載の電界効果トランジスタ。
8. 前記ゲート電極延在部は、前記半導体層の上方からみて、前記活性領域の全周を囲む位置に設けられる、請求項７に記載の電界効果トランジスタ。

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