JP2016031304A - 電流検出装置 - Google Patents

Abstract

【課題】ノイズ性能に優れ、はんだ付け性を向上させた電流検出装置を提供する。【解決手段】電流が流れることにより周囲に磁束を発生させる導体１０の付近に配置された基板２０と、所定ピッチＰで配列された複数のリードを有し、リード（３１ａ、３１ｂ、３１ｃ）が基板２０のリード穴（２１ａ、２１ｂ、２１ｃ）に挿入されて実装されるＳＩＰ型の磁気検出素子３０と、を有し、磁気検出素子３０のリードは、所定ピッチＰを配列方向に広げずにフォーミングされて基板２０に挿入実装して電流検出装置を構成する。【選択図】図１

Description

本発明は、電流検出装置に関し、特に、磁気検出素子を備えて電流検出を行なう電流検出装置に関する。

従来、電流測定を行なう導体の付近に配置されて、その導体に流れる電流により発生する磁束を検出することにより、導体に流れる電流を測定する電流センサがある。このような電流センサは、ギャップを有するコアと、このコアのギャップ内に配置される磁電変換素子とをケース内の部品収容室に収容し、部品収容室内をモールド剤で充填して構成されている（例えば、特許文献１参照）。磁電変換素子であるホールＩＣは、そのリードが基板のリード穴に挿入されて、基板の裏面ではんだ付けされて実装されている。

ＩＣのリードピッチは狭ピッチ化する一方で、はんだ接続におけるショート不良を低減するため、適切にピン間ピッチをとる必要がある。しかし、ピン間ピッチを確保するためにリードフレームを広げると、磁束が交差する面積が増え、電流検出装置のノイズ性能が低下するという問題があった。

特開２００６−７８２５５公報

従って、本発明の目的は、ノイズ性能に優れ、はんだ付け性を向上させた電流検出装置を提供することにある。

［１］本発明は、上記目的を達成するために、電流が流れることにより周囲に磁束を発生させる導体の付近に配置された基板と、所定ピッチで配列された複数のリードを有し、前記リードが前記基板に挿入されて実装されるＳＩＰ型の磁気検出素子と、を有し、前記磁気検出素子の前記リードは、前記所定ピッチを前記配列方向に広げずにフォーミングされて前記基板に挿入実装されていることを特徴とする電流検出装置を提供する。

［２］前記磁気検出素子は、前記リードが前記配列方向と交差する方向にフォーミングされていることを特徴とする上記［１］に記載の電流検出装置であってもよい。

［３］また、前記磁気検出素子は、前記リードの先端側が前記基板のリード穴に対応してフォーミングされていることを特徴とする上記［１］に記載の電流検出装置であってもよい。

［４］また、前記磁気検出素子は、前記リード又は前記リード間と前記磁束が鎖交する面積が増加しないようにフォーミングされて実装されていることを特徴とする上記［１］から［３］のいずれか１に記載の電流検出装置であってもよい。

本発明によると、ノイズ性能に優れ、はんだ付け性を向上させることが可能となる。

図１は、本願発明の実施の形態に係る電流検出装置を説明するための全体斜視図である。 図２は、図１のＡ方向から見た電流検出装置の上平面図である。 図３（ａ）は、３本リードを備えフォーミングされた状態のＳＩＰ型磁気検出素子の正面図、図３（ｂ）は、（ａ）のＣ方向から見た右側面図、図３（ｃ）は、（ｂ）のＤ方向から見た下平面図である。 図４（ａ）は、４本リードを備えたＳＩＰ型磁気検出素子の正面図、図４（ｂ）は、フォーミングされた状態のＳＩＰ型磁気検出素子の正面図である。 図５（ａ）は、３本リードを備えフォーミングされた状態のＳＩＰ型磁気検出素子のリード又はリード間と磁束Ｂが鎖交する面積Ｓ_１を示す正面図であり、図５（ｂ）は、４本リードを備えフォーミングされた状態のＳＩＰ型磁気検出素子のリード又はリード間と磁束Ｂが鎖交する面積Ｓ_２を示す正面図である。 図６は、面積×磁束と過渡特性ノイズピーク値との関係を示す関係図である。 図７は、入力電流とこの入力電流により発生する磁束を検出した磁気検出素子の出力電圧との対応関係を示す波形図である。

［本発明の実施の形態］
（電流検出装置の構成）
図１は、本願発明の実施の形態に係る電流検出装置を説明するための全体斜視図である。図２は、図１のＡ方向から見た電流検出装置の上平面図である。

本発明の実施の形態に係る電流検出装置１は、電流が流れることにより周囲に磁束を発生させる導体１０の付近に配置された基板２０と、所定ピッチＰで配列された複数のリードを有し、リード（３１ａ、３１ｂ、３１ｃ）が基板２０のリード穴（２１ａ、２１ｂ、２１ｃ）に挿入されて実装されるＳＩＰ型の磁気検出素子３０と、を有し、磁気検出素子３０のリードは、所定ピッチＰを配列方向に広げずにフォーミングされて基板２０に挿入実装されて構成される。ここで、所定ピッチＰとは、ＳＩＰ型ＩＣがフォーミング前に配列されていたＩＣリードピッチＰである。

導体１０は、例えば、バスバーであって、電流が流れることにより周囲に磁束を発生させるものである。

基板２０は、エポキシ、ガラスエポキシ等のプリント配線基板（ＰＣＢ）である。基板２０には、表面及び裏面に必要な配線パターンが形成され、また、磁気検出素子３０等の電子部品等のリードを挿入してハンダ付けにより固定するためのリード穴が形成されている。このリード穴は、表面及び裏面の配線パターンを電気的に接続するスルーホールとして形成される場合は、任意の間隔で形成されるが、ＳＩＰ型の電子部品のリードが挿入されるリード穴としては、所定ピッチで形成されている。通常は、ＳＩＰ型の電子部品のリード間隔として所定ピッチＰが、２．５４ｍｍ（公称値）の間隔に設定されている場合が多い。したがって、電子部品のリードがフォーミングなしで使用される場合は、基板２０に形成されるリード穴ピッチは、２．５４ｍｍの間隔で形成されることになる。

磁気検出素子３０は、内部に磁気電気変換部（磁気センサチップ）、信号増幅部、及びリードフレーム等を有して樹脂あるいはセラミック等でモールドされてパッケージ化されたものであり、基板等に挿入されるリードをパッケージの外に露出した状態で一体化されている。本実施の形態では、パッケージの外に露出した複数のリードが所定ピッチで一列に配置されたＳＩＰ（Ｓｉｎｇｌｅ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ）型の磁気検出素子である。この複数のリードは、例えば所定ピッチＰ、２．５４ｍｍ（公称値）の間隔に設定されている。なお、磁気電気変換部としては、磁束密度に基づいて出力値を出力するホール素子、また、磁束密度の方向の変化に基づいて出力値を出力する磁気抵抗素子（ＭＲ素子）等を使用することができる。本実施の形態では、ホール素子を使用する。

（電流検出装置の配置）
図１、２に示すように、導体１０は、流れる電流Ｉにより、導体１０の回りにアンペールの右ねじの法則に従って磁束（磁束密度）Ｂを発生させる。なお、磁束は導体１０の周囲に同心円状に発生するが、図では代表して１本の磁束を図示している。

電流検出装置１は、この磁界の磁束（磁束密度）Ｂを検出することにより導体１０に流れる電流Ｉを測定する。磁気検出素子３０は、基板２０にリード３１ａ、３１ｂ、３１ｃが挿入されて実装された状態で、磁束（磁束密度）Ｂと交差するように配置されている。したがって、電流検出装置１は、内部にある磁気電気変換部が磁束（磁束密度）Ｂに比例した検出値を出力する、また、リード３１ａ、３１ｂ、３１ｃ又はリード間と磁束が鎖交する面積及び磁束（磁束密度）Ｂの値に応じて、電流Ｉにより発生するノイズの影響を受けることになる。

（リードフォーミング）
図３（ａ）は、３本リードを備えフォーミングされた状態のＳＩＰ型磁気検出素子の正面図、図３（ｂ）は、（ａ）のＣ方向から見た右側面図、図３（ｃ）は、（ｂ）のＤ方向から見た下平面図である。

磁気検出素子３０は、各リード（３１ａ、３１ｂ、３１ｃ）が一列に、各リード間のピッチが一定値Ｐとして３本配列されている。図３（ｂ）に示すように、真ん中のリード３１ｂを配列方向には広げずに、配列方向と略直交する方向に屈曲させてフォーミングしている。これにより、リードの先端側を基板２０のリード穴２１ａ、２１ｂ、２１ｃに対応してフォーミングすることができる。

図３（ｃ）に示すように、真ん中のリード３１ｂを配列方向と略直交する方向にフォーミングさせることで、リード間隔はＬに拡大される。フォーミングされたリード間隔Ｌ＞所定ピッチＰである。これによりリード間隔が拡大することから、はんだ付け作業におけるショート不良が低減できる。

図４（ａ）は、４本リードを備えたＳＩＰ型磁気検出素子の正面図、図４（ｂ）は、フォーミングされた状態のＳＩＰ型磁気検出素子の正面図である。

磁気検出素子３５は、各リードが一列に、各リード間のピッチが一定値Ｐとして４本配列されている。図４（ａ）において、リード３５ｃは例えばテスト用ピンであって、基板に実装されて使用されるのがリード３５ａ、３５ｂ、３５ｄの３本である場合、リード３５ｃの先端側を切除し、リード３５ｂの先端側３５ｅをリード３５ｃ側にクランク状に屈曲させてフォーミングしている。これにより、リードの先端側を基板２０のリード穴２２ａ、２２ｂ、２２ｄに対応してフォーミングすることができる。

図４（ｂ）に示すように、リードの所定ピッチＰを配列方向に広げずに、リードの先端側を配列方向に屈曲させてフォーミングしている。このフォーミングされた状態では、リード３５ａとリード３５ｂの間隔はＰ、リード３５ｂとリード３５ｄの間隔はＬである。フォーミングされたリード間隔Ｌ＞所定ピッチＰである。ここで、３Ｐ＞２Ｌであれば、磁束が鎖交する面積は増加しない。

図５（ａ）は、３本リードを備えフォーミングされた状態のＳＩＰ型磁気検出素子のリード又はリード間と磁束Ｂが鎖交する面積Ｓ_１を示す正面図であり、図５（ｂ）は、４本リードを備えフォーミングされた状態のＳＩＰ型磁気検出素子のリード又はリード間と磁束Ｂが鎖交する面積Ｓ_２を示す正面図である。

図５（ａ）で示すように、図３（ａ）で示したフォーミングされた状態の３本リードを備えたＳＩＰ型磁気検出素子３０が、各リードが基板２０のリード穴２１ａ、２１ｂ、２１ｃに挿入されてはんだ４０で固定されている。図１、２で示した磁束Ｂと鎖交する位置に配置された場合、図５（ａ）のハッチングで示す領域が、リード又はリード間と磁束Ｂが鎖交する面積Ｓ_１となる。フォーミングは、所定ピッチを配列方向に広げずに、配列方向と略直交する方向にフォーミングしているので、鎖交する面積Ｓ_１は、フォーミングしない場合と同じである。すなわち、リード又はリード間と磁束が交差する面積が増えないので、ノイズ性能が低下することはない。

また、図５（ｂ）で示すように、図４（ｂ）で示したフォーミングされた状態の４本リードを備えたＳＩＰ型磁気検出素子３５が、各リードが基板２０のリード穴２２ａ、２２ｂ、２２ｄに挿入されてはんだ４０で固定されている。図１、２で示した磁束Ｂと鎖交する位置に配置された場合、図５（ｂ）のハッチングで示す領域が、リード又はリード間と磁束Ｂが鎖交する面積Ｓ_２となる。フォーミングは、所定ピッチを配列方向に広げずに、リード３５ｂの先端側をリード３５ｃ側に屈曲させてフォーミングしているので、鎖交する面積Ｓ_２は、フォーミングしない場合と同じである。すなわち、リード又はリード間と磁束が交差する面積が増えないので、ノイズ性能が低下することはない。

図６は、面積×磁束と過渡特性ノイズピーク値との関係を示す関係図である。また、図７は、入力電流とこの入力電流により発生する磁束を検出した磁気検出素子の出力電圧との対応関係を示す波形図である。

図６で示すように、鎖交する面積×磁束（磁束密度）と過渡特性ノイズピーク値とは、ほぼ比例関係にある。鎖交する面積×磁束、及び過渡特性ノイズピーク値は、共に、ある値を１として規格化したものである。本実施の形態では、図６で示すように、鎖交する面積×磁束を５種類とり、それぞれに対して過渡特性におけるノイズピーク値を測定してプロットした結果である。これにより、導体１０と磁気検出素子との位置関係が一定であれば、リード又はリード間と磁束Ｂが鎖交する面積、と過渡特性におけるノイズピーク値とは比例する。したがって、本実施の形態のように、リードを配列方向に広げないフォーミングであればノイズ性能を劣化させることがない。

図７は、Δｔ（１μｓ）以内で１００Ａの電流が立上った場合の電流波形と、この電流を磁界の変化に基づく電圧変化として検出する電流検出装置１の出力電圧を示す。過渡特性におけるノイズ性能は、ｄＩ／ｄｔによるΔＶｈ／Ｖｈで示される。

図６で示した磁束（磁束密度）は、ｄＩ／ｄｔによるΔＶｈ／Ｖｈに比例する。この磁束（磁束密度）は測定対象に依存するので、電流検出装置１としてｄＩ／ｄｔによるノイズ性能を低下させないためには、鎖交する面積を増加させないことが必要である。

（本発明の実施の形態の効果）
以上から、本発明の実施の形態に係る電流検出装置１は、以下のような効果を有する。
（１）本実施の形態に係る電流検出装置１は、ＳＩＰ型ＩＣ（ＳＩＰ型磁気検出素子）の所定ピッチＰを配列方向に広げずに、リードのフォーミングを行なっている。これにより、リード又はリード間と導体１０を流れる電流に基づく磁束が鎖交する面積は増加せず、ノイズ性能が低下することはない。
（２）複数のリードを切除等せずにフォーミングする場合は、リードを配列方向には広げずに、配列方向と略直交する方向に屈曲させてフォーミングする。これにより、磁束が鎖交する面積を増加させずに、リード間隔を拡大することができ、はんだ付け作業におけるショート不良が低減できる。
（３）複数のリードの一部のリードを切除可能な場合は、リードの先端側を切除したリード側に屈曲（例えば、クランク状に屈曲）させてフォーミングする。これにより、磁束が鎖交する面積を増加させずに、リード間隔を拡大することができ、はんだ付け作業におけるショート不良が低減できる。
（４）一般にＳＩＰ型ＩＣ（ＳＩＰ型磁気検出素子）の所定ピッチＰは、例えば、２．５４ｍｍ（１／１０インチ）とされている。一方、社内基準として、はんだ付け作業におけるショート防止のために、基板のリード穴間隔が規定されている場合がある。このような場合でも、本実施の形態によれば、ショート不良を低減すると共に、ノイズ性能を維持することが可能となる。

１…電流検出装置
１０…導体
２０…基板
２１ａ、２１ｂ、２１ｃ…リード穴
２２ａ、２２ｂ、２２ｄ…リード穴
３０…磁気検出素子
３１ａ、３１ｂ、３１ｃ…リード
３５ａ、３５ｂ、３５ｃ、３５ｄ…リード
Ｂ…磁束
Ｉ…電流
Ｓ_１、Ｓ_２…鎖交面積

Claims (4)

1. 電流が流れることにより周囲に磁束を発生させる導体の付近に配置された基板と、
   所定ピッチで配列された複数のリードを有し、前記リードが前記基板に挿入されて実装されるＳＩＰ型の磁気検出素子と、を有し、
   前記磁気検出素子の前記リードは、前記所定ピッチを前記配列方向に広げずにフォーミングされて前記基板に挿入実装されていることを特徴とする電流検出装置。
2. 前記磁気検出素子は、前記リードが前記配列方向と交差する方向にフォーミングされていることを特徴とする請求項１に記載の電流検出装置。
3. 前記磁気検出素子は、前記リードの先端側が前記基板のリード穴に対応してフォーミングされていることを特徴とする請求項１に記載の電流検出装置。
4. 前記磁気検出素子は、前記リード又は前記リード間と前記磁束が鎖交する面積が増加しないようにフォーミングされて実装されていることを特徴とする請求項１から３のいずれか１項に記載の電流検出装置。

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