JP2016018842A - Semiconductor device - Google Patents
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Abstract
Description
この発明は、パワー半導体素子を搭載した半導体装置に関する。 The present invention relates to a semiconductor device equipped with a power semiconductor element.
インバータ装置、無停電電源装置、工作機械、産業用ロボット等では、その本体装置とは独立して半導体装置（パワー半導体モジュール）が使用されている。 In an inverter device, an uninterruptible power supply device, a machine tool, an industrial robot, and the like, a semiconductor device (power semiconductor module) is used independently of the main body device.
従来の半導体装置としては、例えば図１０に示すものが提案されている（特許文献１）。この半導体装置５００は、絶縁基板１０２と、スイッチング素子１０１と、プリント基板１２３と、導電ポスト１２１と、受動素子１２０と、樹脂１２２と、外部端子１１０で構成されている。 As a conventional semiconductor device, for example, one shown in FIG. 10 has been proposed (Patent Document 1). The semiconductor device 500 includes an insulating substrate 102, a switching element 101, a printed board 123, a conductive post 121, a passive element 120, a resin 122, and an external terminal 110.
絶縁基板１０２は、回路板１０３と、セラミック板１０４と、金属板１０５が積層されて構成されている。そして絶縁基板１０２の回路板１０３上には、パワー半導体素子であるスイッチング素子１０１が配置されている。 The insulating substrate 102 is configured by laminating a circuit board 103, a ceramic plate 104, and a metal plate 105. A switching element 101 that is a power semiconductor element is disposed on the circuit board 103 of the insulating substrate 102.
プリント基板１２３は、配線層１２４と絶縁板１２５で構成され、絶縁基板１０２に対向して配置されている。そしてプリント基板１２３には、柱形状である導電ポスト１２１の一端が図示しないスルーホールに挿入されるなどして固定され、配線層１２４と電気的に接続されている。また、導電ポスト１２１の他端は、スイッチング素子のおもて面電極や回路板１０３に電気的かつ機械的に接続されている。 The printed circuit board 123 includes a wiring layer 124 and an insulating plate 125 and is disposed to face the insulating substrate 102. Then, one end of a columnar conductive post 121 is fixed to the printed circuit board 123 by being inserted into a through hole (not shown) and is electrically connected to the wiring layer 124. The other end of the conductive post 121 is electrically and mechanically connected to the front electrode of the switching element and the circuit board 103.
そして、絶縁基板１０２の表面に受動素子１２０が搭載され、それらの内部部材が熱硬化性の樹脂１２２で封止されている。 Passive elements 120 are mounted on the surface of the insulating substrate 102, and their internal members are sealed with a thermosetting resin 122.
図１０に記載された半導体装置５００では、絶縁基板１０２の表面に受動素子１２０が搭載された状態で内部部材が金型内に固定され、熱硬化性の樹脂１２２を注入してモールド成型される。しかしながら、絶縁基板１０２とプリント基板１２３の間隔は狭く、さらにそれらの間の空間には受動素子１２０の他、導電ポスト１２１や外部端子１１０なども配置されている。そのため、絶縁基板１０２とプリント基板１２３との間の空間でモールド成型時の樹脂１２２の流動が阻害される。そのため、絶縁基板１０２とプリント基板１２３との間の空間に樹脂１２２が未充填の箇所が発生してしまう。 In the semiconductor device 500 illustrated in FIG. 10, the internal member is fixed in the mold with the passive element 120 mounted on the surface of the insulating substrate 102, and is molded by injecting a thermosetting resin 122. . However, the distance between the insulating substrate 102 and the printed circuit board 123 is narrow, and in addition to the passive elements 120, conductive posts 121, external terminals 110, and the like are also arranged in the space between them. Therefore, the flow of the resin 122 during molding is hindered in the space between the insulating substrate 102 and the printed circuit board 123. Therefore, a portion where the resin 122 is not filled is generated in the space between the insulating substrate 102 and the printed circuit board 123.
そして、このような未充填箇所が発生した半導体装置を動作させた場合、スイッチング素子１０１から発生する熱応力により、未充填の箇所から樹脂１２２などに亀裂が発生し、半導体装置の信頼性が低下してしまう。 When a semiconductor device in which such an unfilled portion is generated is operated, a crack occurs in the resin 122 or the like from the unfilled portion due to the thermal stress generated from the switching element 101, and the reliability of the semiconductor device is reduced. Resulting in.
この発明の目的は、上記課題に着目してなされたものであり、受動素子が搭載された樹脂封止型半導体装置において、良好な信頼性を有する半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device having good reliability in a resin-encapsulated semiconductor device in which passive elements are mounted.
前記の目的を達成するために、この発明の一態様では、半導体装置は、セラミック板と、前記セラミック板の主面に固定された回路板を有する絶縁基板と、前記回路板に固定されたスイッチング素子と、２つの配線層と、２つの前記配線層の間に配置された１つの貫通孔を有し、前記絶縁基板のセラミック板の主面に対向するプリント基板と、前記絶縁基板と前記プリント基板の間に配置された導電ポストと、２つの外部電極を有し、前記貫通孔に挿入されて固定され、２つの前記外部電極が２つの前記配線層にそれぞれ電気的に接続された受動素子と、前記スイッチング素子、前記プリント基板、前記導電ポストおよび前記受動素子を覆う熱硬化性の樹脂を備えた構成とする。 In order to achieve the above object, according to one aspect of the present invention, a semiconductor device includes a ceramic plate, an insulating substrate having a circuit board fixed to a main surface of the ceramic plate, and a switching fixed to the circuit board. A printed circuit board having an element, two wiring layers, one through-hole disposed between the two wiring layers, and opposed to a main surface of a ceramic plate of the insulating board; and the insulating board and the print A passive element having a conductive post disposed between substrates and two external electrodes, inserted into the through hole and fixed, and the two external electrodes electrically connected to the two wiring layers, respectively. And a thermosetting resin that covers the switching element, the printed circuit board, the conductive post, and the passive element.
この発明によれば、受動素子が搭載された樹脂封止型半導体装置において、良好な信頼性を有する半導体装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor device having good reliability in a resin-encapsulated semiconductor device on which a passive element is mounted.
実施の形態を以下の実施例で説明する。 Embodiments will be described in the following examples.
なお、本出願の明細書および特許請求の範囲に用いられている「電気的かつ機械的に接続されている」という用語は、対象物同士が直接接合により接続されている場合に限られず、ハンダや金属焼結材などの導電性の接合材を介して対象物同士が接続されている場合も含むものとする。 Note that the term “electrically and mechanically connected” used in the specification and claims of the present application is not limited to the case where the objects are directly connected to each other by soldering. In addition, a case where objects are connected to each other through a conductive bonding material such as a metal sintered material is also included.
＜参考例＞
図１は、参考例の半導体装置６００の要部断面図である。半導体装置６００は、受動素子１２０の搭載位置を絶縁基板１０２の表面から、プリント基板１２３の表面に変更した以外は、従来例の半導体装置５００と同じ構成である。
<Reference example>
FIG. 1 is a cross-sectional view of a main part of a semiconductor device 600 of a reference example. The semiconductor device 600 has the same configuration as that of the conventional semiconductor device 500 except that the mounting position of the passive element 120 is changed from the surface of the insulating substrate 102 to the surface of the printed circuit board 123.
図１に記載された半導体装置６００は、半導体装置５００と同様、内部部材が金型内に固定され、熱硬化性の樹脂１２２を注入してモールド成型される。そして、半導体装置５００と異なり、絶縁基板１０２とプリント基板１２３の間の空間の樹脂１２２の流動が、受動素子１２０により阻害されることは無い。 Similar to the semiconductor device 500, the semiconductor device 600 illustrated in FIG. 1 is molded by injecting a thermosetting resin 122 with an internal member fixed in a mold. Unlike the semiconductor device 500, the flow of the resin 122 in the space between the insulating substrate 102 and the printed board 123 is not hindered by the passive element 120.
しかしながら、受動素子１２０は比較的高さがあるため、受動素子１２０がプリント基板１２３の表面においてモールド成型時の樹脂１２２の流動を阻害する。そのため、受動素子１２０付近に樹脂１２２が未充填の箇所が発生してしまうという新たな課題が明らかとなった。図２にその状態を示す。 However, since the passive element 120 is relatively high, the passive element 120 hinders the flow of the resin 122 during molding on the surface of the printed circuit board 123. For this reason, a new problem has been clarified that a portion not filled with the resin 122 is generated in the vicinity of the passive element 120. FIG. 2 shows the state.
図２（ａ）は半導体装置６００の断面写真であり、図２（ｂ）は図２（ａ）中の破線部分を拡大した断面写真である。図２（ｂ）から、プリント基板１２３と樹脂１２２の間に、樹脂の未充填箇所１３０が発生していることがわかる。 2A is a cross-sectional photograph of the semiconductor device 600, and FIG. 2B is a cross-sectional photograph in which a broken line portion in FIG. 2A is enlarged. From FIG. 2B, it can be seen that an unfilled portion 130 of the resin is generated between the printed circuit board 123 and the resin 122.
そして、このような未充填箇所が発生した半導体装置を動作させた場合、スイッチング素子１０１から発生する熱応力により受動素子１２０近傍の接合部が破壊され、半導体装置の信頼性が低下してしまう。 When the semiconductor device in which such an unfilled portion is generated is operated, the junction near the passive element 120 is destroyed by the thermal stress generated from the switching element 101, and the reliability of the semiconductor device is lowered.
＜実施例１＞
図３は、この発明に係る実施例１の半導体装置１００の要部断面図である。半導体装置１００は、絶縁基板２と、スイッチング素子１と、プリント基板１３と、導電ポスト６と、受動素子２０と、これらの内部部材を覆っている熱硬化性の樹脂１１を備える。さらに、絶縁基板２に固定された外部端子１０を備える。
<Example 1>
FIG. 3 is a cross-sectional view of the main part of the semiconductor device 100 according to the first embodiment of the present invention. The semiconductor device 100 includes an insulating substrate 2, a switching element 1, a printed circuit board 13, a conductive post 6, a passive element 20, and a thermosetting resin 11 covering these internal members. Furthermore, an external terminal 10 fixed to the insulating substrate 2 is provided.
絶縁基板２は、回路板３と、セラミック板４と、金属板５で構成されている。セラミック板４の主面に回路板３が固定され、セラミック板４の主面と反対側の面に金属板５が固定されている。 The insulating substrate 2 includes a circuit board 3, a ceramic plate 4, and a metal plate 5. The circuit board 3 is fixed to the main surface of the ceramic plate 4, and the metal plate 5 is fixed to the surface opposite to the main surface of the ceramic plate 4.
スイッチング素子１は、パワーＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などの、縦型のパワー半導体素子である。本実施例では、スイッチング素子１がパワーＭＯＳＦＥＴである場合について説明する。スイッチング素子１はおもて面にゲート電極とソース電極を有し、裏面にドレイン電極を有する（いずれも図示せず）。そしてドレイン電極は、絶縁基板２の回路板３に電気的かつ機械的に接続されている。 The switching element 1 is a vertical power semiconductor element such as a power MOSFET or IGBT (insulated gate bipolar transistor). In the present embodiment, a case where the switching element 1 is a power MOSFET will be described. The switching element 1 has a gate electrode and a source electrode on the front surface, and a drain electrode on the back surface (both not shown). The drain electrode is electrically and mechanically connected to the circuit board 3 of the insulating substrate 2.
プリント基板１３は、絶縁基板２の回路板３側の面と対向して配置されている。プリント基板１３は、樹脂などで構成される絶縁板１４と、配線層１５を有している。配線層１５は、銅などの金属で構成されている。また、プリント基板１３には、スルーホールに挿入されるなどして、導電ポスト６が固定されている。 The printed circuit board 13 is disposed to face the surface of the insulating substrate 2 on the circuit board 3 side. The printed circuit board 13 includes an insulating plate 14 made of resin or the like and a wiring layer 15. The wiring layer 15 is made of a metal such as copper. Further, the conductive post 6 is fixed to the printed board 13 by being inserted into the through hole.
円柱形状である導電ポスト６の一端は、配線層１５と電気的かつ機械的に接続されている。また導電ポスト６の他端は、スイッチング素子１のゲート電極やソース電極、回路板３と電気的かつ機械的に接続されている。すなわち、本実施例の半導体装置１００においては、絶縁基板２上のスイッチング素子１や回路板３と、外部端子１０などとの電気配線を、導電ポスト６及びプリント基板１３を用いて行っている。 One end of the conductive post 6 having a cylindrical shape is electrically and mechanically connected to the wiring layer 15. The other end of the conductive post 6 is electrically and mechanically connected to the gate electrode and source electrode of the switching element 1 and the circuit board 3. That is, in the semiconductor device 100 of the present embodiment, electrical wiring between the switching element 1 and the circuit board 3 on the insulating substrate 2 and the external terminals 10 is performed using the conductive posts 6 and the printed circuit board 13.
受動素子２０は、例えば直方体形状のチップキャパシタやチップ抵抗器であり、２つ（一対）の外部電極２０ａを有する。 The passive element 20 is a rectangular parallelepiped chip capacitor or chip resistor, for example, and has two (a pair) of external electrodes 20a.
熱硬化性の樹脂１１は、例えばエポキシ樹脂やポリイミド樹脂などの高耐熱、高耐圧の樹脂で構成される。樹脂１１は半導体装置１００の各種素子や内部配線を外部から守っており、さらに半導体装置１００の筐体としても機能している。また樹脂１１からは、外部端子１０の一端が突出しているとともに、絶縁基板２の金属板５の裏面が露出している。 The thermosetting resin 11 is made of a high heat resistance and high pressure resistant resin such as an epoxy resin or a polyimide resin. The resin 11 protects various elements and internal wiring of the semiconductor device 100 from the outside, and further functions as a housing of the semiconductor device 100. Further, one end of the external terminal 10 protrudes from the resin 11 and the back surface of the metal plate 5 of the insulating substrate 2 is exposed.
そして本実施例においては、プリント基板１３の２つの配線層１５がそれぞれ隣接する所定の位置に貫通孔２２が設けられている。そして、受動素子２０が、貫通孔２２に挿入されて固定されている。さらに受動素子２０の２つの外部電極２０ａが、プリント基板１３の２つの配線層１５にそれぞれ電気的に接続されている。図４に拡大図を示す。 In this embodiment, a through hole 22 is provided at a predetermined position where the two wiring layers 15 of the printed board 13 are adjacent to each other. The passive element 20 is inserted into the through hole 22 and fixed. Further, the two external electrodes 20 a of the passive element 20 are electrically connected to the two wiring layers 15 of the printed board 13, respectively. FIG. 4 shows an enlarged view.
図４（ａ）は受動素子２０近傍の拡大断面図、図４（ｂ）は受動素子２０近傍の平面図である。なお、図４は、絶縁板１４の両面に配線層１５が配置されている場合について示している。 FIG. 4A is an enlarged cross-sectional view in the vicinity of the passive element 20, and FIG. 4B is a plan view in the vicinity of the passive element 20. FIG. 4 shows a case where the wiring layers 15 are arranged on both surfaces of the insulating plate 14.
プリント基板１３の２つの配線層１５が近接する絶縁板１４の所定の位置に、貫通孔２２が設けられている。そして、キャパシタなどの受動素子２０が貫通孔２２に挿入され、貫通孔２２がすべて埋まるように配置されている。さらに、はんだ等の導電性の接合材２３を用いて、受動素子２０にある２つの外部電極２０ａが、それぞれ２つの配線層１５に電気的かつ機械的に接続されている。これにより、２つの配線層１５の間を受動素子２０で電気的に接続しながら、受動素子２０をプリント基板１３に固定することができる。 A through hole 22 is provided at a predetermined position of the insulating plate 14 where the two wiring layers 15 of the printed board 13 are close to each other. A passive element 20 such as a capacitor is inserted into the through hole 22 so that the entire through hole 22 is filled. Furthermore, the two external electrodes 20 a in the passive element 20 are electrically and mechanically connected to the two wiring layers 15 using a conductive bonding material 23 such as solder. Thus, the passive element 20 can be fixed to the printed circuit board 13 while the two wiring layers 15 are electrically connected by the passive element 20.
本実施例により、プリント基板の表面からの受動素子の突出高さを、プリント基板の表面に受動素子を搭載する場合に比べ、大幅に抑制することができる。そのため、プリント基板の表面における樹脂の流動の阻害を低減できることから、参考例で発生していた前述の樹脂の未充填が抑制できる。 According to the present embodiment, the protruding height of the passive element from the surface of the printed circuit board can be significantly suppressed as compared with the case where the passive element is mounted on the surface of the printed circuit board. Therefore, since inhibition of resin flow on the surface of the printed circuit board can be reduced, unfilling of the aforementioned resin that occurred in the reference example can be suppressed.
また同様に、絶縁基板とプリント基板の間の空間における受動素子の突出高さも、絶縁基板の表面に受動素子を搭載する場合に比べ大幅に抑制することができる。そのため、絶縁基板とプリント基板の間の空間の樹脂の流動の阻害を低減できることから、従来例で発生していた前述の樹脂の未充填を抑制できる。このことから、従来例や参考例に比べ半導体装置の信頼性を向上させることができる。 Similarly, the protruding height of the passive element in the space between the insulating substrate and the printed circuit board can be significantly suppressed as compared with the case where the passive element is mounted on the surface of the insulating substrate. Therefore, since the inhibition of the resin flow in the space between the insulating substrate and the printed circuit board can be reduced, it is possible to suppress the unfilling of the resin that has occurred in the conventional example. Therefore, the reliability of the semiconductor device can be improved as compared with the conventional example and the reference example.
またさらに、同じ寸法の受動素子を用いた場合でもプリント板上に必要な高さが抑制できるため、参考例に比べ半導体装置の小型化も可能となる。 Furthermore, even when passive elements having the same dimensions are used, the required height on the printed board can be suppressed, so that the semiconductor device can be downsized as compared with the reference example.
受動素子２０は図４（ａ）に示す通り、プリント基板１３のおもて面と裏面からの突出高さが略均等になるように配置するのが良い。なぜなら、プリント基板１３のおもて面および裏面での受動素子２０の突出高さのバランスが取れるため、プリント基板の両面において樹脂の流動が阻害されにくくなるからである。 As shown in FIG. 4A, the passive element 20 is preferably arranged so that the protruding heights from the front surface and the back surface of the printed circuit board 13 are substantially equal. This is because the protrusion height of the passive element 20 on the front surface and the back surface of the printed circuit board 13 is balanced, and the resin flow is less likely to be inhibited on both surfaces of the printed circuit board.
図５に本実施例のプリント基板１３に設けられた貫通孔２２について示す。なお、受動素子２０が直方体の場合の貫通孔について示している。 FIG. 5 shows the through hole 22 provided in the printed circuit board 13 of this embodiment. In addition, it has shown about the through-hole in case the passive element 20 is a rectangular parallelepiped.
図５（ａ）は受動素子２０の形状に合わせた矩形状の貫通孔２２ａである。貫通孔２２ａは接合の際に受動素子２０を容易に拘束できるため、追加の拘束治具等が不要となり、製造コストを低減することができる。 FIG. 5A shows a rectangular through hole 22 a that matches the shape of the passive element 20. Since the through-hole 22a can easily restrain the passive element 20 at the time of joining, an additional restraining jig or the like is not necessary, and the manufacturing cost can be reduced.
図５（ｂ）は受動素子２０の形状と比較して、配線層１５に隣接する部分で拡大した貫通孔２２ｂである。ここでは受動素子２０が直方体であるため、貫通孔２２ｂは糸巻形状になっている。貫通孔２２ｂでは、受動素子２０を挿入した際に、拡大した部分に隙間ができる。そしてモールド成型時に、その拡大部分に樹脂１１が流動し、貫通孔２２ｂの内部が充填される。その結果、流動が阻害されることにより発生する受動素子２０付近の樹脂の未充填が、より効果的に抑制できる。このため、半導体装置１００の信頼性がさらに向上する。 FIG. 5B shows a through hole 22 b that is enlarged in a portion adjacent to the wiring layer 15 as compared with the shape of the passive element 20. Here, since the passive element 20 is a rectangular parallelepiped, the through hole 22b has a pincushion shape. In the through hole 22b, when the passive element 20 is inserted, a gap is formed in the enlarged portion. At the time of molding, the resin 11 flows in the enlarged portion, and the inside of the through hole 22b is filled. As a result, the unfilling of the resin in the vicinity of the passive element 20 that occurs when the flow is inhibited can be more effectively suppressed. For this reason, the reliability of the semiconductor device 100 is further improved.
なお、貫通孔２２、２２ａ、２２ｂは、レーザー加工やプレス加工等で形成することができる。 The through holes 22, 22a, 22b can be formed by laser processing, press processing, or the like.
＜実施例２＞
図６は、この発明に係る実施例２の半導体装置２００の要部断面図である。以下の実施例において、前述の実施例１との対応部分には同一符号を付し、重複する箇所は説明を省略する。
<Example 2>
FIG. 6 is a cross-sectional view of a main part of the semiconductor device 200 according to the second embodiment of the present invention. In the following embodiments, the same reference numerals are given to the corresponding parts to the above-described first embodiment, and the description of the overlapping portions will be omitted.
半導体装置２００は、絶縁基板２と、スイッチング素子１と、プリント基板１３と、ゲート導電ポスト６ｇと、ソース導電ポスト６ｓと、受動素子２０と、これらの内部部材を覆っている熱硬化性の樹脂１１を備える。さらに、外部端子Ｄ、ＳおよびＧを備える。この半導体装置２００は、１ｉｎ１モジュールと呼ばれる構成である。 The semiconductor device 200 includes an insulating substrate 2, a switching element 1, a printed circuit board 13, a gate conductive post 6g, a source conductive post 6s, a passive element 20, and a thermosetting resin that covers these internal members. 11 is provided. Furthermore, external terminals D, S and G are provided. The semiconductor device 200 has a configuration called a 1 in 1 module.
本実施例において、プリント基板１３は、絶縁板１４と、ゲート配線層１５ｇと、ソース配線層１５ｓを有する。 In the present embodiment, the printed circuit board 13 includes an insulating plate 14, a gate wiring layer 15g, and a source wiring layer 15s.
そして、ゲート導電ポスト６ｇの一端が、スイッチング素子１のゲート電極に電気的かつ機械的に接続され、他端がプリント基板１３のゲート配線層１５ｇに電気的かつ機械的に接続されている。さらに、ソース導電ポスト６ｓの一端が、スイッチング素子１のソース電極に電気的かつ機械的に接続され、他端がプリント基板１３のソース配線層１５ｓに電気的かつ機械的に接続されている。 One end of the gate conductive post 6 g is electrically and mechanically connected to the gate electrode of the switching element 1, and the other end is electrically and mechanically connected to the gate wiring layer 15 g of the printed board 13. Further, one end of the source conductive post 6 s is electrically and mechanically connected to the source electrode of the switching element 1, and the other end is electrically and mechanically connected to the source wiring layer 15 s of the printed board 13.
また、スイッチング素子１の裏面にあるドレイン電極は、絶縁基板２の回路板３に電気的かつ機械的に接続されている。 The drain electrode on the back surface of the switching element 1 is electrically and mechanically connected to the circuit board 3 of the insulating substrate 2.
そして、回路板３と外部端子Ｄが電気的に接続され、ソース配線層１５ｓと外部端子Ｓが電気的に接続され、ゲート配線層１５ｇと外部端子Ｇが電気的に接続されている。 The circuit board 3 and the external terminal D are electrically connected, the source wiring layer 15s and the external terminal S are electrically connected, and the gate wiring layer 15g and the external terminal G are electrically connected.
また、プリント基板１３のゲート配線層１５ｇとソース配線層１５ｓの間の所定の位置に、貫通孔２２が設けられている。そして、実施例１と同様に貫通孔２２に受動素子２０が挿入され、貫通孔２２を埋めて固定されている。さらに、受動素子２０の両端にある電極（図示せず）の一端がゲート配線層１５ｇに電気的かつ機械的に接続され、他端がソース配線層１５ｓに電気的かつ機械的に接続されている。 A through hole 22 is provided at a predetermined position between the gate wiring layer 15g and the source wiring layer 15s of the printed board 13. And the passive element 20 is inserted in the through-hole 22 similarly to Example 1, and the through-hole 22 is filled and fixed. Furthermore, one end of an electrode (not shown) at both ends of the passive element 20 is electrically and mechanically connected to the gate wiring layer 15g, and the other end is electrically and mechanically connected to the source wiring layer 15s. .
ここで、ゲート配線層１５ｇ及びゲート導電ポスト６ｇなどで構成される半導体装置２００のゲート配線の配線インダクタンスの値をＬｇｏとする。また、半導体装置２００のゲート配線には図示しないゲート抵抗が備えられ、その抵抗値をＲｇとする。 Here, the value of the wiring inductance of the gate wiring of the semiconductor device 200 including the gate wiring layer 15g and the gate conductive post 6g is Lgo. The gate wiring of the semiconductor device 200 is provided with a gate resistance (not shown), and the resistance value is Rg.
本実施例においては、電流バイパス効果を有する受動素子２０が、絶縁基板２とプリント基板１３の間に配置されている。以下においては、受動素子２０としてキャパシタを適用した場合について説明する。キャパシタ２０の一端は、ゲート配線層１５ｇと電気的かつ機械的に接続されている。また、キャパシタ２０の他端は、ソース配線層１５ｓと電気的かつ機械的に接続されている。キャパシタ２０の容量をＣｇｓとする。 In the present embodiment, a passive element 20 having a current bypass effect is disposed between the insulating substrate 2 and the printed board 13. Hereinafter, a case where a capacitor is applied as the passive element 20 will be described. One end of the capacitor 20 is electrically and mechanically connected to the gate wiring layer 15g. The other end of the capacitor 20 is electrically and mechanically connected to the source wiring layer 15s. The capacitance of the capacitor 20 is Cgs.
図７は、図６の半導体装置２００の回路図である。 FIG. 7 is a circuit diagram of the semiconductor device 200 of FIG.
スイッチング素子１がターンオフした際、ゲート配線に流れる電流とゲート配線のインダクタンスＬｇｏ、ゲート抵抗Ｒｇとの共振による電流の振動が発生する。そしてその電流の振動で、ゲート電圧がしきい値以上に持ち上がり、本来オフ状態であるスイッチング素子１が意図せずターンオンする場合がある。 When the switching element 1 is turned off, current oscillation occurs due to resonance between the current flowing through the gate wiring, the inductance Lgo of the gate wiring, and the gate resistance Rg. Then, due to the oscillation of the current, the gate voltage rises above the threshold value, and the switching element 1 that is originally in the off state may turn on unintentionally.
この意図しないターンオンを抑制するには、スイッチング素子１のゲート配線とソース配線との間に、電流バイパス効果を有する受動素子（ここではキャパシタ２０）を接続することが有効である。さらに、受動素子での電流バイパス効果を大きく発揮させるには、ゲート配線のインダクタンスＬｇｏを小さくすると効果的である。特に、受動素子とゲート電極との間の配線インダクタンスＬｇをできるだけ低減することが効果的である。 In order to suppress this unintended turn-on, it is effective to connect a passive element (here, capacitor 20) having a current bypass effect between the gate wiring and the source wiring of the switching element 1. Furthermore, in order to exert a large current bypass effect in the passive element, it is effective to reduce the inductance Lgo of the gate wiring. In particular, it is effective to reduce the wiring inductance Lg between the passive element and the gate electrode as much as possible.
本実施例では、ゲート配線にゲート導電ポスト６ｇおよびゲート配線層１５ｇが用いられている。そして、キャパシタ２０の一端がゲート配線層１５ｇに電気的かつ機械的に接続されている。これにより、ゲート配線のインダクタンスＬｇｏ、およびキャパシタ２０とゲート電極の間の配線インダクタンスＬｇを低減することができる。なぜなら、従来用いられている配線部材であるボンディングワイヤと比較して、ゲート導電ポスト６ｇは径が太く、またゲート配線層１５ｇは幅広だからである。その結果、スイッチング素子１の意図しないターンオンの発生を、効果的に抑制することができる。 In this embodiment, the gate conductive post 6g and the gate wiring layer 15g are used for the gate wiring. One end of the capacitor 20 is electrically and mechanically connected to the gate wiring layer 15g. Thereby, the inductance Lgo of the gate wiring and the wiring inductance Lg between the capacitor 20 and the gate electrode can be reduced. This is because the gate conductive post 6g has a larger diameter and the gate wiring layer 15g is wider than a bonding wire that is a conventionally used wiring member. As a result, the occurrence of unintended turn-on of the switching element 1 can be effectively suppressed.
＜実施例３＞
図８は、この発明に係る実施例３の半導体装置３００の要部断面図である。
<Example 3>
FIG. 8 is a cross-sectional view of a main part of a semiconductor device 300 according to the third embodiment of the present invention.
半導体装置３００は、絶縁基板２ａおよび２ｂと、スイッチング素子１ａおよび１ｂと、プリント基板１３と、ゲート導電ポスト６ｇ１および６ｇ２と、ソース導電ポスト６ｓ１および６ｓ２と、受動素子２０ａおよび２０ｂと、これらの内部部材を覆っている熱硬化性の樹脂１１を備える。さらに、外部端子Ｄ１、Ｓ１／Ｄ２、Ｓ２、Ｇ１およびＧ２を備える。この半導体装置３００は、上アームと下アームを備えた２ｉｎ１モジュールと呼ばれる構成である。 Semiconductor device 300 includes insulating substrates 2a and 2b, switching elements 1a and 1b, printed circuit board 13, gate conductive posts 6g1 and 6g2, source conductive posts 6s1 and 6s2, passive elements 20a and 20b, and internal components thereof. A thermosetting resin 11 covering the member is provided. Furthermore, external terminals D1, S1 / D2, S2, G1, and G2 are provided. The semiconductor device 300 has a configuration called a 2-in-1 module having an upper arm and a lower arm.
本実施例において、プリント基板１３は、絶縁板１４と、ゲート配線層１５ｇ１、１５ｇ２と、ソース配線層１５ｓ１、１５ｓ２を有する。 In the present embodiment, the printed board 13 includes an insulating plate 14, gate wiring layers 15g1 and 15g2, and source wiring layers 15s1 and 15s2.
そして、ゲート導電ポスト６ｇ１の一端が、スイッチング素子１ａのゲート電極に電気的かつ機械的に接続され、他端がゲート配線層１５ｇ１に電気的かつ機械的に接続されている。さらに、ソース導電ポスト６ｓ１の一端が、スイッチング素子１ａのソース電極に電気的かつ機械的に接続され、他端がソース配線層１５ｓ１に電気的かつ機械的に接続されている。 One end of the gate conductive post 6g1 is electrically and mechanically connected to the gate electrode of the switching element 1a, and the other end is electrically and mechanically connected to the gate wiring layer 15g1. Furthermore, one end of the source conductive post 6s1 is electrically and mechanically connected to the source electrode of the switching element 1a, and the other end is electrically and mechanically connected to the source wiring layer 15s1.
また、ゲート導電ポスト６ｇ２の一端が、スイッチング素子１ｂのゲート電極に電気的かつ機械的に接続され、他端がゲート配線層１５ｇ２に電気的かつ機械的に接続されている。さらに、ソース導電ポスト６ｓ２の一端が、スイッチング素子１ｂのソース電極に電気的かつ機械的に接続され、他端がソース配線層１５ｓ２に電気的かつ機械的に接続されている。 One end of the gate conductive post 6g2 is electrically and mechanically connected to the gate electrode of the switching element 1b, and the other end is electrically and mechanically connected to the gate wiring layer 15g2. Furthermore, one end of the source conductive post 6s2 is electrically and mechanically connected to the source electrode of the switching element 1b, and the other end is electrically and mechanically connected to the source wiring layer 15s2.
スイッチング素子１ａの裏面にあるドレイン電極は、絶縁基板２ａの回路板３ａに電気的かつ機械的に接続されている。また、スイッチング素子１ｂの裏面にあるドレイン電極は、絶縁基板２ｂの回路板３ｂに電気的かつ機械的に接続されている。 The drain electrode on the back surface of the switching element 1a is electrically and mechanically connected to the circuit board 3a of the insulating substrate 2a. The drain electrode on the back surface of the switching element 1b is electrically and mechanically connected to the circuit board 3b of the insulating substrate 2b.
そして、回路板３ａと外部端子Ｄ１が電気的に接続され、回路板３ｂと外部端子Ｓ１／Ｄ２が電気的に接続され、ソース配線層１５ｓ２と外部端子Ｓ２が電気的に接続されている。また、ゲート配線層１５ｇ１と外部端子Ｇ１が電気的に接続され、ゲート配線層１５ｇ２と外部端子Ｇ２が電気的に接続されている。さらに、ソース配線層１５ｓ１と回路板３ｂが電気的に接続されている。 The circuit board 3a and the external terminal D1 are electrically connected, the circuit board 3b and the external terminal S1 / D2 are electrically connected, and the source wiring layer 15s2 and the external terminal S2 are electrically connected. Further, the gate wiring layer 15g1 and the external terminal G1 are electrically connected, and the gate wiring layer 15g2 and the external terminal G2 are electrically connected. Further, the source wiring layer 15s1 and the circuit board 3b are electrically connected.
プリント基板１３のゲート配線層１５ｇ１とソース配線層１５ｓ１の間の所定の位置に、貫通孔２２ａが設けられている。そして、貫通孔２２ａに受動素子２０ａが挿入され、貫通孔２２ａを埋めて固定されている。さらに、受動素子２０ａの両端にある電極（図示せず）の一端がゲート配線層１５ｇ１に電気的かつ機械的に接続され、他端がソース配線層１５ｓ１に電気的かつ機械的に接続されている。 A through hole 22a is provided at a predetermined position between the gate wiring layer 15g1 and the source wiring layer 15s1 of the printed board 13. And the passive element 20a is inserted in the through-hole 22a, and the through-hole 22a is filled and fixed. Furthermore, one end of an electrode (not shown) at both ends of the passive element 20a is electrically and mechanically connected to the gate wiring layer 15g1, and the other end is electrically and mechanically connected to the source wiring layer 15s1. .
また、プリント基板１３のゲート配線層１５ｇ２とソース配線層１５ｓ２の間の所定の位置に、貫通孔２２ｂが設けられている。そして、貫通孔２２ｂに受動素子２０ｂが挿入され、貫通孔２２ｂを埋めて固定されている。さらに、受動素子２０ｂの両端にある電極（図示せず）の一端がゲート配線層１５ｇ２に電気的かつ機械的に接続され、他端がソース配線層１５ｓ２に電気的かつ機械的に接続されている。 A through hole 22b is provided at a predetermined position between the gate wiring layer 15g2 and the source wiring layer 15s2 of the printed circuit board 13. And the passive element 20b is inserted in the through-hole 22b, and the through-hole 22b is filled and fixed. Furthermore, one end of an electrode (not shown) at both ends of the passive element 20b is electrically and mechanically connected to the gate wiring layer 15g2, and the other end is electrically and mechanically connected to the source wiring layer 15s2. .
本実施例においても実施例２と同様、受動素子２０ａ、２０ｂとして、電流バイパス効果を有するキャパシタを適用した場合について説明する。 In the present embodiment, as in the second embodiment, the case where a capacitor having a current bypass effect is applied as the passive elements 20a and 20b will be described.
図９は、図８の半導体装置３００の回路図である。 FIG. 9 is a circuit diagram of the semiconductor device 300 of FIG.
下アームのスイッチング素子１ｂがオフ状態である時に、上アームのスイッチング素子１ａがターンオンすると、下アームのスイッチング素子１ｂの寄生ダイオードが逆回復し、下アームのドレイン電圧が急激に上昇する。この電圧上昇の傾き（ｄＶ／ｄｔ）と、下アームのスイッチング素子１ｂの帰還容量を乗算した値である電流が、下アームのスイッチング素子１ｂのゲート電位を上昇させる。そして、下アームのスイッチング素子１ｂのゲート電位が閾電圧を超えると、下アームのスイッチング素子１ｂは意図せずターンオンする場合がある。 When the lower arm switching element 1b is turned off and the upper arm switching element 1a is turned on, the parasitic diode of the lower arm switching element 1b is reversely recovered, and the drain voltage of the lower arm rapidly increases. The current, which is a value obtained by multiplying the slope of the voltage increase (dV / dt) by the feedback capacitance of the switching element 1b in the lower arm, raises the gate potential of the switching element 1b in the lower arm. When the gate potential of the lower arm switching element 1b exceeds the threshold voltage, the lower arm switching element 1b may turn on unintentionally.
この意図しないターンオンを抑制するには、下アームのスイッチング素子１ｂのゲートとソースとの間に、電流バイパス効果を有する受動素子（ここではキャパシタ２０ｂ）を接続することが有効である。さらに、受動素子での電流バイパス効果を大きく発揮させるには、ゲート配線のインダクタンスＬｇｏ２を小さくすると効果的である。特に、受動素子とゲート電極との間の配線インダクタンスＬｇ２をできるだけ低減することが効果的である。 In order to suppress this unintended turn-on, it is effective to connect a passive element (here, capacitor 20b) having a current bypass effect between the gate and the source of the switching element 1b of the lower arm. Furthermore, in order to exert a large current bypass effect in the passive element, it is effective to reduce the inductance Lgo2 of the gate wiring. In particular, it is effective to reduce the wiring inductance Lg2 between the passive element and the gate electrode as much as possible.
本実施例では、下アームのゲート配線に、ゲート導電ポスト６ｇ２およびゲート配線層１５ｇ２が用いられている。そして、キャパシタ２０ｂの一端がゲート配線層１５ｇ２に電気的かつ機械的に接続されている。これにより、ゲート配線のインダクタンスＬｇｏ２、およびキャパシタ２０ｂとゲート電極の間の配線インダクタンスＬｇ２を低減することができる。その結果、スイッチング素子１ｂの意図しないターンオンの発生を、効果的に抑制することができる。 In this embodiment, the gate conductive post 6g2 and the gate wiring layer 15g2 are used for the gate wiring of the lower arm. One end of the capacitor 20b is electrically and mechanically connected to the gate wiring layer 15g2. Thereby, the inductance Lgo2 of the gate wiring and the wiring inductance Lg2 between the capacitor 20b and the gate electrode can be reduced. As a result, it is possible to effectively suppress the occurrence of unintended turn-on of the switching element 1b.
また、上アームのスイッチング素子１ａがオフ状態である時に、下アームのスイッチング素子１ｂがターンオンすると、上アームのスイッチング素子１ａが上記と同様に意図せずターンオンする場合がある。このため、図８および図９に示すように、スイッチング素子１ａのゲート配線層１５ｇ１とソース配線層１５ｓ１の間にも、キャパシタ２０ａを接続することが有効である。 Further, when the switching element 1b of the lower arm is turned on while the switching element 1a of the upper arm is in the off state, the switching element 1a of the upper arm may be unintentionally turned on as described above. For this reason, as shown in FIGS. 8 and 9, it is effective to connect the capacitor 20a between the gate wiring layer 15g1 and the source wiring layer 15s1 of the switching element 1a.
本発明において、スイッチング素子１はＳｉＣやＧａＮなどのワイドバンドギャップ半導体もしくはＳｉ半導体で構成されたスイッチング素子である。また、スイッチング素子１は上記実施例に記載のパワーＭＯＳＦＥＴに限られず、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の場合もある。スイッチング素子１にＩＧＢＴを適用する場合は、本実施例におけるソース電極はエミッタ電極に、上記ドレイン電極はコレクタ電極にそれぞれ置き換えればよい。 In the present invention, the switching element 1 is a switching element composed of a wide band gap semiconductor such as SiC or GaN or a Si semiconductor. The switching element 1 is not limited to the power MOSFET described in the above embodiment, but may be an IGBT (insulated gate bipolar transistor). When the IGBT is applied to the switching element 1, the source electrode in this embodiment may be replaced with an emitter electrode, and the drain electrode may be replaced with a collector electrode.
また実施例２および実施例３においては、受動素子としてキャパシタを用いているが、これに限定されるものではなく、ダイオードなどを適用することもできる。要はスイッチング素子１のゲート配線とソース配線の間を必要に応じて電気的に接続し、ゲート電圧の変動を抑制する電流バイパス効果を備えた素子であればよい。 Moreover, in Example 2 and Example 3, although the capacitor is used as a passive element, it is not limited to this, A diode etc. can also be applied. In short, any element may be used as long as it is electrically connected between the gate wiring and the source wiring of the switching element 1 as necessary, and has a current bypass effect that suppresses fluctuations in the gate voltage.
以上、本発明の半導体装置を図面及び実施形態を用いて具体的に説明したが、本発明の半導体装置は、実施形態及び図面の記載に限定されるものではなく、本発明の趣旨を逸脱しない範囲で幾多の変形が可能である。 Although the semiconductor device of the present invention has been specifically described with reference to the drawings and embodiments, the semiconductor device of the present invention is not limited to the description of the embodiments and drawings, and does not depart from the spirit of the present invention. Many variations in range are possible.
１ スイッチング素子
２ 絶縁基板
３ 回路板
４ セラミック板
５ 金属板
６ 導電ポスト
６ｇ ゲート導電ポスト
６ｓ ソース導電ポスト
１０ 外部端子
１１ 樹脂
１３ プリント基板
１４ 絶縁板
１５ 配線層
１５ｇ ゲート配線層
１５ｓ ソース配線層
２０ 受動素子（キャパシタ）
２０ａ 外部電極
２２、２２ａ、２２ｂ 貫通孔
２３ 接合材
１００、２００、３００ 半導体装置
DESCRIPTION OF SYMBOLS 1 Switching element 2 Insulation board 3 Circuit board 4 Ceramic board 5 Metal board 6 Conductive post 6g Gate conductive post 6s Source conductive post 10 External terminal 11 Resin 13 Printed circuit board 14 Insulation board 15 Wiring layer 15g Gate wiring layer 15s Source wiring layer 20 Passive Element (capacitor)
20a External electrode 22, 22a, 22b Through hole 23 Bonding material 100, 200, 300 Semiconductor device
Claims (9)
前記回路板に固定されたスイッチング素子と、
２つの配線層と、２つの前記配線層の間に配置された１つの貫通孔を有し、前記絶縁基板のセラミック板の主面に対向するプリント基板と、
前記絶縁基板と前記プリント基板の間に配置された導電ポストと、
２つの外部電極を有し、前記貫通孔に挿入されて固定され、２つの前記外部電極が２つの前記配線層にそれぞれ電気的に接続された受動素子と、
前記スイッチング素子、前記プリント基板、前記導電ポストおよび前記受動素子を覆う熱硬化性の樹脂と、
を備えた半導体装置。 A ceramic plate, and an insulating substrate having a circuit board fixed to the main surface of the ceramic plate;
A switching element fixed to the circuit board;
A printed circuit board having two wiring layers and one through-hole disposed between the two wiring layers and facing a main surface of the ceramic plate of the insulating substrate;
A conductive post disposed between the insulating substrate and the printed circuit board;
A passive element having two external electrodes, inserted and fixed in the through hole, and two external electrodes electrically connected to the two wiring layers, respectively;
A thermosetting resin covering the switching element, the printed circuit board, the conductive post and the passive element;
A semiconductor device comprising:
前記導電ポストは、一端が前記２つの配線層のいずれかに電気的に接続され、他端が前記スイッチング素子の２つの電極のいずれかに電気的に接続された２つの導電ポストである請求項１記載の半導体装置。 The switching element has two electrodes on the front surface, the back surface is fixed to the circuit board,
The conductive post is two conductive posts having one end electrically connected to one of the two wiring layers and the other end electrically connected to one of two electrodes of the switching element. 1. The semiconductor device according to 1.
前記２つの配線層はそれぞれゲート配線層およびソース配線層であり、
前記２つの導電ポストはそれぞれ、一端が前記ゲート電極に電気的かつ機械的に接続され、他端が前記ゲート配線層に電気的かつ機械的に接続されたゲート導電ポストと、一端が前記ソース電極に電気的かつ機械的に接続され、他端が前記ソース配線層に電気的かつ機械的に接続されたソース導電ポストである請求項２に記載の半導体装置。 Two different electrodes of the switching element are a gate electrode and a source electrode, respectively.
The two wiring layers are a gate wiring layer and a source wiring layer, respectively.
Each of the two conductive posts has a gate conductive post having one end electrically and mechanically connected to the gate electrode and the other end electrically and mechanically connected to the gate wiring layer, and one end being the source electrode. 3. The semiconductor device according to claim 2, wherein the semiconductor device is a source conductive post electrically and mechanically connected to the source wiring layer, the other end being electrically and mechanically connected to the source wiring layer.
下アームを構成する前記スイッチング素子と、
を備え、
前記上アームを構成するスイッチング素子、または前記下アームを構成するスイッチング素子のいずれかに前記受動素子が電気的に接続されている請求項３に記載の半導体装置。 The switching element constituting the upper arm;
The switching element constituting the lower arm;
With
The semiconductor device according to claim 3, wherein the passive element is electrically connected to either the switching element constituting the upper arm or the switching element constituting the lower arm.
The semiconductor device according to claim 8, wherein the power MOSFET or IGBT is formed of a wide band gap semiconductor.
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