JP2016014629A - 測定装置及び測定方法 - Google Patents

Abstract

【課題】電源を投入した状態で複数の測定機能を任意に書き換えながら、機能瞬断を発生させずに、測定効率及び時間効率の高い測定試験を実行することが可能な測定装置及び測定方法を提供する。
【解決手段】複数のファンクションブロック、及び、複数のファンクションブロックとデータ又は信号の送受信が可能なベースブロックを有する測定部１４としての１つのＦＰＧＡと、各ファンクションブロックの回路構成を書き換えるための回路書き換え用プログラムデータを記憶する記憶部１２と、記憶部１２に記憶されている回路書き換え用プログラムデータを読み出して、ベースブロックを介して複数のファンクションブロックのいずれかに転送することにより、当該ファンクションブロックの回路構成を書き換える制御部１７と、を備える。
【選択図】図１

Description

本発明は、測定装置及び測定方法に関し、特にフィールドプログラマブルゲートアレイ（以下、「ＦＰＧＡ」という。）を備えた測定装置及び測定方法に関する。

近年、マルチメディア通信の普及や利用者数の増加、さらには通信技術の発達に伴い、多数の通信規格が策定されている。このため、多数の通信規格に対応し、通信ネットワークを構成する各種機器の性能や、通信ネットワーク内を伝送される信号の品質を測定することが可能な測定装置が求められている。

上記のような多様な測定試験を実行するためには、測定装置は、例えばパルスパターン発生器、誤り率検出器、スペクトラムアナライザなどの複数の測定機能を備えていることが必要である。

複数の測定機能を有し得る測定装置として、特許文献１にＦＰＧＡを備えた測定器が開示されている。ＦＰＧＡは、測定装置において、特にデジタル的に処理される機能のほとんどを実現することができるものである。

特許文献１の測定器は、測定器の電源投入時に記憶手段に格納されているプログラムデータを読み出してＦＰＧＡに転送するようになっている。これにより、プログラムデータに基づいた回路構成が決定され、所定の測定機能が実現される。

このため、特許文献１の測定器は、電源投入時に異なるプログラムデータを適宜転送すれば異なる回路構成を適宜実現することができ、測定機能の変更、追加や削除を行うことが可能になる。

特開２００２−１６３１１０号公報

上述のように、特許文献１に開示されたような従来の測定装置は、電源投入時にＦＰＧＡの書き換えを行うことにより、電源投入のタイミングでのみ測定機能の変更を行うことが可能となっている。

これは換言すれば、従来の測定装置においては、電源を投入したままの状態でＦＰＧＡの書き換えを行うことは、ＦＰＧＡの機能の全停止、すなわち測定機能の全停止を余儀なくするものであったことを意味している。

このことから、従来の測定装置において、電源を投入したままの状態で複数の測定機能を実行させるためには、１つのＦＰＧＡにあらかじめ複数の回路構成を形成しておく必要があった。

しかしながら、１つのＦＰＧＡの容量は限られているため、多様な組み合わせで複数の測定機能を実行するためには都度電源のオン／オフ又は機能の全停止が必要となり、測定効率や時間効率の面で問題があった。

この問題を解決するためには、例えば測定装置に測定機能の数だけＦＰＧＡを搭載することも考えられるが、その場合には実装効率が著しく低下し、装置全体が非常に大型かつ高価となるだけでなく消費電力も増大するため、現実的ではないという問題がある。

本発明は、このような従来の課題を解決するためになされたものであって、電源を投入した状態で複数の測定機能を任意に書き換えながら、機能瞬断を発生させずに、測定効率及び時間効率の高い測定試験を実行することが可能な測定装置及び測定方法を提供することを目的とする。

上記課題を解決するために、本発明の請求項１の測定装置は、被試験対象に対する試験信号を生成し、当該試験信号が入力された当該被試験対象からの被測定信号に対して測定試験を実行する測定部を備える測定装置であって、複数のファンクションブロック、及び、当該複数のファンクションブロックとデータ又は信号の送受信が可能なベースブロックを有する前記測定部としての１つのＦＰＧＡと、前記各ファンクションブロックの回路構成を書き換えるための回路書き換え用プログラムデータを記憶する記憶部と、前記記憶部に記憶されている前記回路書き換え用プログラムデータを読み出して、前記ベースブロックを介して前記複数のファンクションブロックのいずれかに転送することにより、当該ファンクションブロックの回路構成を書き換える制御部と、を備えることを特徴とする。

この構成により、１つのＦＰＧＡが、独立に書き換え可能な複数のファンクションブロックを備えるため、電源を投入した状態で測定機能を任意に書き換えながら、機能瞬断を発生させずに、測定効率及び時間効率の高い測定試験を実行することができる。

また、本発明の請求項２の測定装置は、被試験対象に対する試験信号を生成し、当該試験信号が入力された当該被試験対象からの被測定信号に対して測定試験を実行する測定部を備える測定装置であって、１以上のファンクションブロック、及び、当該１以上のファンクションブロックとデータ又は信号の送受信が可能なベースブロックを有する前記測定部としての複数のＦＰＧＡと、前記各ファンクションブロックの回路構成を書き換えるための回路書き換え用プログラムデータを記憶する記憶部と、前記記憶部に記憶されている前記回路書き換え用プログラムデータを読み出して、前記ベースブロックを介して複数の前記ファンクションブロックのいずれかに転送することにより、当該ファンクションブロックの回路構成を書き換える制御部と、を備えることを特徴とする。

この構成により、複数のＦＰＧＡが、独立に書き換え可能なファンクションブロックを少なくとも１つ備えるため、電源を投入した状態で測定機能を任意に書き換えながら、機能瞬断を発生させずに、測定効率及び時間効率の高い測定試験を実行することができる。

また、本発明の請求項３の測定装置においては、前記制御部は、前記測定部が実行する前記測定試験に対応する回路構成を決定する回路決定部と、前記回路決定部で決定された前記回路構成を有するファンクションブロックが、１つ又は複数の前記ＦＰＧＡに含まれているか否かを判断して、否定判断した場合には、前記回路決定部で決定された前記回路構成のうちいずれのファンクションブロックにも含まれていない回路構成を判断するとともに、当該回路構成に書き換えるべきファンクションブロックを判断する判断部と、前記判断部が判断したファンクションブロックを前記判断部が判断した回路構成に書き換える回路書き換え部と、を有することを特徴とする。

また、本発明の請求項４の測定装置においては、前記制御部は、前記回路決定部によって決定された回路構成を有するファンクションブロック間で同期を取るための信号の送受信を、前記１つ又は複数のＦＰＧＡの前記ベースブロックに対して行う同期部をさらに有することを特徴とする。

また、本発明の請求項５の測定装置においては、前記制御部は、異なる前記ＦＰＧＡの前記ファンクションブロック間で、前記各ＦＰＧＡの前記ベースブロックを介したデータ又は信号の送受信を行うことを特徴とする。

また、本発明の請求項６の測定方法は、上記の測定装置を用いる測定方法であって、前記測定部が実行する前記測定試験に対応する回路構成を決定する回路決定段階と、前記回路決定段階で決定された前記回路構成を有するファンクションブロックが、１つ又は複数の前記ＦＰＧＡに含まれているか否かを判断して、否定判断した場合には、前記回路決定段階で決定された前記回路構成のうちいずれのファンクションブロックにも含まれていない回路構成を判断するとともに、当該回路構成に書き換えるべきファンクションブロックを判断する判断段階と、前記判断段階で判断されたファンクションブロックを前記判断段階で判断された回路構成に書き換える回路書き換え段階と、を含むことを特徴とする。

本発明は、電源を投入した状態で複数の測定機能を任意に書き換えながら、機能瞬断を発生させずに、測定効率及び時間効率の高い測定試験を実行することが可能な測定装置及び測定方法を提供する。

本発明の第１の実施形態としての測定装置の構成を示すブロック図である。 本発明の第１の実施形態としての測定装置におけるＦＰＧＡの構成を示すブロック図である。 本発明の第１の実施形態としての測定装置におけるＦＰＧＡの機能構成の一例を示すブロック図である。 本発明の第１の実施形態としての測定装置の制御部が実行する処理を説明するためのフローチャートである。 本発明の第２の実施形態としての測定装置の構成を示すブロック図である。 本発明の第３の実施形態としての測定装置における送信側のファンクションブロックの構成の一例を示すブロック図である。 本発明の第３の実施形態としての測定装置における受信側のファンクションブロックの構成の一例を示すブロック図である。 本発明の第３の実施形態としての測定装置の制御部が実行する送信側の処理を説明するためのフローチャートである。 本発明の第３の実施形態としての測定装置の制御部が実行する受信側の処理を説明するためのフローチャートである。 本発明の第３の実施形態としての測定装置におけるＦＰＧＡの機能構成の一例を示すブロック図である。

以下、本発明に係る測定装置及び測定方法の実施形態について、図面を用いて説明する。

（第１の実施形態）
まず、本発明の第１の実施形態としての測定装置１の構成について説明する。

図１に示すように、本発明の実施形態としての測定装置１は、被試験対象１００に対する試験信号を生成し、当該試験信号が入力された被試験対象１００からの被測定信号に対して測定試験を実行する測定部１４を備えるものであり、より詳細には、表示部１１、記憶部１２、入力部１３、測定部としてのフィールドプログラマブルゲートアレイ（ＦＰＧＡ：Field Programmable Gate Array）１４、入出力ポート部１５，１６、及び制御部１７を備えている。

被試験対象１００は、例えばルータ、スイッチングハブ、伝送装置などのネットワーク機器、あるいは、携帯電話などの無線端末機器である。なお、被試験対象には、ＩＣ（集積回路）や光モジュールといったデバイスも含まれる。

表示部１１は、例えばＬＣＤやＣＲＴなどの表示機器で構成され、制御部１７からの制御信号に基づいて、測定結果の表示や、測定条件などを設定するためのソフトキー、プルダウンメニュー、テキストボックスなどの操作対象の表示を行うようになっている。

記憶部１２は、後述する各ファンクションブロックの回路構成を書き換えるための回路書き換え用プログラムデータを複数記憶している。

入力部１３は、例えばテンキーや各種設定キーを備えたキーボードやマウスなどの入力装置や、表示部１１の表示機器の表面に設けられたタッチパネルのような入力装置や、リモートコマンドなどによる遠隔制御で構成される。入力部１３による入力操作は、制御部１７により検知されるようになっている。

ＦＰＧＡ１４は、測定条件に対応した試験信号を生成し、当該試験信号を入出力ポート部１５，１６を介して被試験対象１００に送信するようになっている。また、ＦＰＧＡ１４は、入出力ポート部１５，１６を介して被試験対象１００から被測定信号を受信し、当該受信した被測定信号から、測定条件に対応した情報を抽出して、それらを解析するようになっている。

入出力ポート部１５，１６は、イーサネット（登録商標）などのＩＰネットワークを通じて、測定装置１と被試験対象１００との間で試験信号や被試験対象１００からの被測定信号を光信号又は電気信号に変換して送受信するようになっている。例えば、入出力ポート部１５，１６は、ＳＦＰ、ＣＦＰなどの光モジュールから成り、被試験対象１００からの光ファイバを接続するための端子を備えていてもよい。以降では、入出力ポート部１５を第１ポート、入出力ポート部１６を第２ポートともいう。なお、入出力ポート部のポート数は上記の２つに限定されない。

なお、上記の被測定信号は、本実施形態の測定装置１から出力された試験信号に対する被試験対象１００からの応答信号や、当該試験信号とは無関係に被試験対象１００から出力される送信信号を含むものとする。

例えば、本実施形態において被試験対象１００は、ＳＤＨ（Synchronous Digital Hierarchy）、イーサネット（登録商標）、ＯＴＮ（Optical Transport Network）、ＷＡＮ（Wide Area Network）、あるいは、Ｗ−ＣＤＭＡ（Wideband Code Division Multiple Access）、ＧＳＭ（登録商標）（Global System for Mobile Communications）、ＬＴＥ（Long Term Evolution）、ＣＤＭＡ２０００（Code Division Multiple Access 2000）、ＥＶ−ＤＯ（Evolution Data Only）、ＴＤ−ＳＣＤＭＡ（Time Division Synchronous Code Division Multiple Access）などの各通信規格に従った通信を行うものである。

制御部１７は、例えばＣＰＵ、ＲＯＭ、ＲＡＭなどを含むマイクロコンピュータで構成され、測定装置１を構成する上記各部の動作を制御するとともに、所定のプログラムを実行することにより、回路決定部１７１、判断部１７２、回路書き換え部１７３、及び同期部１７４をソフトウェア的に構成するようになっている。

回路決定部１７１は、操作者が入力部１３を操作して設定する測定条件に基づき、当該測定条件に対応する測定試験をＦＰＧＡ１４に行わせるための回路構成を決定するようになっている。

判断部１７２は、回路決定部１７１で決定された回路構成を有する後述のファンクションブロックが、ＦＰＧＡ１４に含まれているか否かを判断し、否定判断した場合には、回路決定部１７１で決定された回路構成のうちいずれのファンクションブロックにも含まれていない回路構成を判断するとともに、当該回路構成に書き換えるべきファンクションブロックを判断するようになっている。

回路書き換え部１７３は、判断部１７２が否定判断した場合には、判断部１７２が判断した回路書き換え用プログラムデータを記憶部１２から読み出して、ＦＰＧＡ１４が有する後述のベースブロックを介して判断部１７２が判断したファンクションブロックに転送することにより、判断部１７２が判断したファンクションブロックを目的の測定試験に対応した回路構成に書き換えるようになっている。

同期部１７４は、回路決定部１７１によって決定された回路構成を有するファンクションブロック間で同期を取るための制御信号を、ＦＰＧＡ１４のベースブロックとの間で入出力するものである。

なお、図１中の符号ａを付した矢印は、制御部１７とＦＰＧＡ１４のベースブロックとの間での信号の送受信の経路を示している。また、符号ｂを付した矢印はＦＰＧＡ１４におけるベースブロックとファンクションブロックとの間の信号の送受信の経路を示している。

図２は、ＦＰＧＡ１４の構成の概略を示す図である。ＦＰＧＡ１４は、ベースブロック２０と少なくとも１つのファンクションブロック２１を有する。図２（ａ）は１つのＦＰＧＡ１４に複数のファンクションブロック２１が配置された例、図２（ｂ）は１つのＦＰＧＡ１４に１つのファンクションブロック２１が配置された例を示している。

ベースブロック２０は、制御部１７とデータ又は信号を送受信する制御部Ｉ／Ｆや、入出力ポート部１５，１６を介して入出力される信号に対する高速Ｉ／Ｆなどのインターフェースとして機能するようになっている。

また、ベースブロック２０は、制御部１７から制御信号を受けて、記憶部１２に記憶された回路書き換え用プログラムデータなどのデータや、クロック信号、制御信号、及び被測定信号などの信号の送受信をファンクションブロック２１との間で行うようになっている。

なお、制御部１７の制御により、複数のファンクションブロック２１のいずれかの回路構成が書き換えられる一方、ベースブロック２０の回路構成は書き換えされないようになっている。

図３は、ＦＰＧＡ１４の機能構成の一例を示すブロック図である。ＦＰＧＡ１４には、トランシーバ２２，２３及びデータスイッチ２４を有するベースブロック２０と、ファンクションブロック２１−１〜２１−４とが配置されている。

トランシーバ２２，２３は、それぞれ入出力ポート部１５，１６を介して試験信号や被試験対象１００からの被測定信号を送受信するようになっている。

データスイッチ２４は、制御部１７の制御により、ファンクションブロック２１−１〜２１−４からの出力信号をトランシーバ２２，２３のいずれかに入力するように切り替えたり、ファンクションブロック２１−１〜２１−４間でのデータ又は信号の入出力を切り替えたりすることが可能となっている。また、データスイッチ２４は、入出力ポート部１５，１６を介して入力される被試験対象１００からの被測定信号をファンクションブロック２１−１〜２１−４のいずれかに入力するように切り替えることが可能となっている。

ファンクションブロック２１−１，２１−４は、制御部１７の制御により、例えばＳＤＨ又はイーサネット（登録商標）に対応した試験信号を生成するとともに、当該試験信号に対する被試験対象１００からの被測定信号を受信して解析処理を行うようになっている。また、ファンクションブロック２１−２，２１−３は、例えばＯＴＮ又はＷＡＮに対応した試験信号を生成するとともに、当該試験信号に対する被試験対象１００からの被測定信号を受信して解析処理を行うようになっている。

具体的には、制御部１７によるデータスイッチ２４の制御により、ファンクションブロック２１−１から出力されたＳＤＨ信号又はイーサネット（登録商標）信号をファンクションブロック２１−２に入力し、ファンクションブロック２１−２で上記の信号が組み込まれたＯＴＮフレームを生成させ、生成されたＯＴＮフレームをトランシーバ２２，２３のいずれかに出力することなどが可能である。

このようにして、ＦＰＧＡ１４は、ＳＤＨ信号を含むＯＴＮフレーム、イーサネット（登録商標）信号を含むＯＴＮフレーム、ＯＴＮフレーム、ＷＡＮ信号、ＳＤＨフレーム、イーサネット（登録商標）フレームのいずれかを、入出力ポート部１５，１６を介して被試験対象１００に出力することができるようになっている。

以下、本実施形態の測定装置１を用いた測定方法について説明する。ここでは、本実施形態の測定装置１の制御部１７が図４のフローチャートの測定プログラムを実行するものとして説明する。

ここでは、入出力ポート部１５，１６に接続される被試験対象１００に対してＳＤＨ、イーサネット（登録商標）、ＯＴＮ、ＷＡＮに関する測定試験を行うものとする。また、第１ポート（入出力ポート部１５）から被試験対象１００に向けて試験信号が送信され、第２ポート（入出力ポート部１６）で被試験対象１００からの被測定信号を受信するものとする。また、初期状態として図３に示すように、ファンクションブロック２１−１，２１−４はＳＤＨ用の構成、ファンクションブロック２１−２，２１−３はＯＴＮ用の構成になっているものとする。

＜第１ポート＞
まず、ステップＳ１１で制御部１７は、操作者の入力部１３の操作により設定可能な各種測定条件を表示部１１に表示させる。そして、操作者の入力部１３の操作により、回路決定部１７１は、例えば第１ポート（入出力ポート部１５）からＳＤＨ信号を含むＯＴＮフレームが出力される測定試験に対応する回路構成を決定する（回路決定段階）。

次に、ステップＳ１２で制御部１７の判断部１７２は、選択された測定試験を実行可能な回路構成を有する（以下、これを「利用可能」ともいう。）ファンクションブロック２１があるか否かを判断する（判断段階）。利用可能なファンクションブロック２１がある場合には、ステップＳ１４に進む。

一方、選択された測定試験に対応した回路構成を有するファンクションブロック２１がない場合には、ステップＳ１３で制御部１７の判断段階が、回路決定段階で決定された回路構成のうちいずれのファンクションブロックにも含まれていない回路構成を判断するとともに、当該回路構成に書き換えるべきファンクションブロックを判断する（判断段階）。そして、制御部１７の回路書き換え部１７３が、判断段階で判断されたファンクションブロック２１−１〜２１−４のうちの少なくとも１つの回路構成を、選択された測定試験に対応したものに書き換える（回路書き換え段階）。

次に、ステップＳ１４で制御部１７は、選択された測定試験に対応した回路構成を有するファンクションブロック２１−１〜２１−４のいずれかから出力された試験信号をトランシーバ２２又は２３に入力するようにデータスイッチ２４を切り替える。同時に、制御部１７は、トランシーバ２２又は２３を経由した被試験対象１００からの被測定信号をファンクションブロック２１−１〜２１−４のいずれかに入力するようにデータスイッチ２４を切り替える。

ここでは、例えば、ファンクションブロック２１−１から出力されたＳＤＨ信号をファンクションブロック２１−２に入力し、ファンクションブロック２１−２からの出力信号をトランシーバ２２に入力するように、データスイッチ２４が切り替えられる。さらに、例えばトランシーバ２３を経由した被試験対象１００からの被測定信号をファンクションブロック２１−３，２１−４に入力するように、データスイッチ２４が切り替えられる。

次に、ステップＳ１５で操作者の入力部１３の操作によって測定開始が指示されることにより、制御部１７は、被試験対象１００に対する測定試験を開始する制御信号を、各ファンクションブロックのベースブロック２０を介して該当するファンクションブロックに出力する。

次に、ステップＳ１６で制御部１７の制御により、ファンクションブロック２１−１，２１−２は選択された測定試験に対応した試験信号を生成し、トランシーバ２２は第１ポートを介して試験信号を送信する。さらに、制御部１７の制御により、ファンクションブロック２１−３，２１−４は、被試験対象１００からの被測定信号に対して、選択された測定試験に対応した各種の測定を行う。制御部１７は、測定結果を表示部１１に逐次表示させる。

＜第２ポート＞
次に、ステップＳ２１で操作者の入力部１３の操作により、例えば第２ポート（入出力ポート部１６）からＷＡＮ信号が出力される測定試験の実行が決定されるとする。

次に、ステップＳ２２で制御部１７の判断部１７２は、選択された測定試験を実行可能な回路構成を有するファンクションブロック２１があるか否かを判断する。利用可能なファンクションブロック２１がある場合には、ステップＳ２４に進む。

図３の例では、ファンクションブロック２１−１〜２１−４はいずれもＷＡＮに対応した回路構成を有していないため、ステップＳ２３で制御部１７の回路書き換え部１７３は、ファンクションブロック２１−１〜２１−４のうち、第１ポート側で実行されていないものの回路構成をＷＡＮに対応したものに書き換える。例えばファンクションブロック２１−１，２１−４が第１ポート側で実行中である場合には、ファンクションブロック２１−２，２１−３が書き換えられるものとする。

次に、ステップＳ２４で制御部１７の制御により、データスイッチ２４は、例えばファンクションブロック２１−２から出力された試験信号をトランシーバ２３に入力するように切り替える。同時に、データスイッチ２４は、トランシーバ２３を経由した被試験対象１００からの被測定信号をファンクションブロック２１−３に入力するように切り替える。

次に、ステップＳ２５で操作者の入力部１３の操作によって測定開始が指示されることにより、制御部１７は、被試験対象１００に対する測定試験を開始する制御信号を、ベースブロック２０を介して該当するファンクションブロック２１−２，２１−３に出力する。

次に、ステップＳ２６で制御部１７の制御により、ファンクションブロック２１−２は、ＷＡＮに対応した試験信号を生成し、トランシーバ２３は第２ポートを介して試験信号を送信する。さらに、制御部１７の制御により、ファンクションブロック２１−３は、被試験対象１００からの被測定信号に対して、選択された通信規格ＷＡＮに対応した各種の測定を行う。制御部１７は、測定結果を表示部１１に逐次表示させる。

なお、操作者の入力部１３の任意のタイミングでの操作によって測定停止が指示されると、被試験対象１００に対する測定を停止する制御信号が、制御部１７からベースブロック２０を介して該当するファンクションブロックに出力される。これにより、該当するファンクションブロックは、試験信号の生成を停止するとともに、測定処理を停止する。

このように、全てのファンクションブロック２１を停止させることなく、最小限の数のファンクションブロック２１に対して書き換えを行うことができる。これにより、第１ポートと第２ポートに関する制御を独立に行うことができ、他ポートのファンクションブロックの書き換えに影響されることなく、第１ポートと第２ポートとで独立した測定を切れ目なく継続することが可能となる。

つまり、本実施形態の測定装置１においては、１つのＦＰＧＡにベースブロックと複数のファンクションブロックを配置し、ベースブロックに対しては書き換えを行わず、各ファンクションブロックを独立に書き換え可能としたところに特徴がある。これにより、任意のファンクションブロックを書き換えている状態であっても、書き換えが行われていないファンクションブロックを動作させることが可能となる。

以上説明したように、本実施形態によれば、装置の電源オンの状態で、ＦＰＧＡの内部をファンクションブロック単位で適宜書き換えることができる。このとき、必要なファンクションブロックのみを書き換えることができるため、他のファンクションブロックに影響することなく機能変更することが可能となる。

また、本実施形態によれば、ＦＰＧＡの機能をファンクションブロック単位で適宜書き換え可能な構成とすることにより、ＦＰＧＡや記憶部の記憶媒体の容量を従来よりも小さくすることが可能である。

また、本実施形態によれば、複数の測定試験を並行して行うことが求められる場合には、先に測定試験が終了したファンクションブロックの機能を順次書き換えて、順次他の測定試験を実行することができる。

つまり、本実施形態によれば、ＦＰＧＡ内の一部の回路構成のみ書き換えることができるため、機能全体又は大きな単位での瞬断や停止がなく、測定時間効率や機能実装効率の増加、更には小型化、低コスト化、省電力を達成することが可能な測定装置及び測定方法を実現できる。

（第２の実施形態）
続いて、本発明の第２の実施形態としての測定装置について図面を参照しながら説明する。なお、第１の実施形態と同様の構成及び動作については適宜説明を省略する。

本実施形態の測定装置２は、図５に示すように、第１の実施形態と同様の構成の表示部１１、記憶部１２、入力部１３、及び制御部１７を備えているが、ＦＰＧＡ１４を複数備えている点が第１の実施形態と異なっている。

各ＦＰＧＡ１４は、図２に示したように、複数のファンクションブロック２１を有していてもよいし、１つのファンクションブロック２１のみを有していてもよい。例えば、図３の例であれば、ファンクションブロック２１ａを１つのＦＰＧＡ１４に、ファンクションブロック２１ｂ〜２１ｄを他のＦＰＧＡ１４に振り分けて配置してもよい。

本実施形態では、判断部１７２（図１参照）は、回路決定部１７１（図１参照）で決定された回路構成を有するファンクションブロックが、複数のＦＰＧＡ１４に含まれているか否かを判断し、否定判断した場合には、回路決定部１７１で決定された回路構成のうちいずれのファンクションブロックにも含まれていない回路構成を判断するとともに、当該回路構成に書き換えるべきファンクションブロックを判断するようになっている。

また、本実施形態では、同期部１７４（図１参照）は、回路決定部１７１（図１参照）によって決定された回路構成を有するファンクションブロック間で同期を取るための制御信号を、複数のＦＰＧＡ１４のベースブロックとの間で入出力するようになっている。

図５中の符号ａを付した矢印は、制御部１７と各ＦＰＧＡ１４のベースブロックとの間でのデータ又は信号の送受信の経路を示している。また、符号ｂを付した矢印は各ＦＰＧＡ１４におけるベースブロックとファンクションブロックとの間のデータ又は信号の送受信の経路を示している。また、符号ｃを付した矢印は、異なるＦＰＧＡ１４のファンクションブロック間での、それぞれのＦＰＧＡ１４のベースブロックを介したデータ又は信号の送受信の経路を示している。

このように、本実施形態の測定装置２は、複数のＦＰＧＡ１４と制御部１７との間でベースブロックを介したデータ又は信号の送受信を行えるため、制御部１７と全てのＦＰＧＡ１４とを個別に配線する必要がなくなり、制御部１７−ＦＰＧＡ１４間の配線数や分岐数を削減することができる。

また、ＦＰＧＡ１４のファンクションブロック２１が書き換えられている状態でも、ベースブロックを介して複数のＦＰＧＡ１４間でデータ又は信号の送受信を行うことができる。

（第３の実施形態）
続いて、本発明の第３の実施形態としての測定装置について図面を参照しながら説明する。なお、第１，２の実施形態と同様の構成及び動作については適宜説明を省略する。本実施形態の測定装置は、図１又は図５に示した全体構成を有するものとする。

図６，７は、それぞれ図１等に示した入出力ポート部１５（第１ポート）を送信側、入出力ポート部１６（第２ポート）を受信側とした場合のファンクションブロックの構成の一例を示すものである。なお、図６，７のファンクションブロックの構成は、１つのＦＰＧＡ１４のベースブロック２０上に形成されていてもよく、あるいは、複数のＦＰＧＡ１４のそれぞれのベースブロック２０上に形成されていてもよい。

＜送信側＞
図６に示すように、ＦＰＧＡ１４は、ベースブロック２０と、回路構成Ａ〜Ｄ，ＸＸのファンクションブロック２１ａ〜２１ｄ，２１ｘを有する。

例えば、ファンクションブロック２１ｂ〜２１ｄは、それぞれＳＤＨ、イーサネット（登録商標）、ＯＴＮ、ＷＡＮなどの各種通信規格に対応したフレーム信号を生成するようになっている。なお、ファンクションブロック２１ｘの回路構成ＸＸは、ファンクションブロック２１ａ〜２１ｄとは関連のない他の機能を実現するためのものとなっている。

また、各ファンクションブロックは書き換え可能となっており、一例として図６にはファンクションブロック２１ｃの回路構成Ｃが記憶部１２から読み出された回路構成Ｅに書き換えられる例が示されている。

一方、ファンクションブロック２１ａは、セレクタ３１，３２、フレーマ３３、エラー挿入部３４、及びタイミング制御部３５を有する。

セレクタ３１，３２は、ファンクションブロック２１ｂ〜２１ｄからの出力信号のいずれか１つをフレーマ３３に出力するように切り替えることが可能となっている。

フレーマ３３は、セレクタ３１，３２から出力されたペイロード信号にオーバーヘッド処理や誤り訂正符号の付加をして、データフレームを生成するようになっている。

エラー挿入部３４は、フレーマ３３から出力されたデータフレームの所定位置にエラーを挿入するようになっている。

タイミング制御部３５は、同期部１７４の制御により、ファンクションブロックとフレーマ３３との間で、クロックやフレーム制御信号のレベルでの同期を取るための同期信号を出力するようになっている。なお、タイミング制御部３５は、ベースブロック２０が備えていてもよい。

＜受信側＞
図７に示すように、ＦＰＧＡ１４は、信号スイッチ４１及びセレクタ４２を有するベースブロック２０と、回路構成Ｆ〜Ｉ，Ｋ，Ｌのファンクションブロック２１ｆ〜２１ｉ，２１ｋ，２１ｌと、を備える。

信号スイッチ４１は、被試験対象１００からの被測定信号をファンクションブロック２１ｆ，２１ｌのいずれかに出力するように切り替えることが可能となっている。

ファンクションブロック２１ｆは、デフレーマ４３ａ、ディバイダ４４ａ、及びタイミング制御部４５ａを有する。同様に、ファンクションブロック２１ｌは、デフレーマ４３ｂ、ディバイダ４４ｂ、及びタイミング制御部４５ｂを有する。

デフレーマ４３ａ，４３ｂは、信号スイッチ４１を介して入力された、被試験対象１００からの被測定信号としてのデータフレームに対してオーバーヘッド処理や誤り訂正符号の復号を行い、元のペイロード信号を分離するようになっている。

ディバイダ４４ａ，４４ｂは、デフレーマ４３ａ，４３ｂから出力されたペイロード信号を各ファンクションブロックやセレクタ４２に向けて分割して出力するようになっている。

セレクタ４２は、ファンクションブロック２１ｆ，２１ｌからの出力信号のいずれか一方を、例えばファンクションブロック２１ｉに出力するように切り替えることが可能となっている。

タイミング制御部４５ａ，４５ｂは、同期部１７４の制御により、ファンクションブロック２１ｆとファンクションブロック２１ｌとの間で、クロックやフレーム制御信号のレベルでの同期を取るための同期信号を出力するようになっている。なお、タイミング制御部４５ａ，４５ｂは、ベースブロック２０が備えていてもよい。

なお、各ファンクションブロック２１ｇ，２１ｈ，２１ｉ，２１ｋは、例えば、上記のペイロード信号に関して、エラーを測定する、波形データをキャプチャするなどの各種測定を行うようになっている。

また、各ファンクションブロックは書き換え可能となっており、一例として図７にはファンクションブロック２１ｈの回路構成Ｈが記憶部１２から読み出された回路構成Ｊに書き換えられる例が示されている。

以下、本実施形態の測定装置を用いた測定方法について説明する。ここでは、本実施形態の測定装置の制御部１７が図８、図９のフローチャートの測定プログラムを実行するものとして説明する。

＜送信側＞
まず、図８に示すように、ステップＳ３１で制御部１７は、操作者の入力部１３の操作により設定可能な各種測定条件を表示部１１に表示させる。そして、操作者の入力部１３の操作により、回路決定部１７１は、選択された通信規格に応じた測定試験の実行を決定する。

次に、ステップＳ３２で制御部１７の判断部１７２は、選択された通信規格に応じた測定試験を実行可能な回路構成を有するファンクションブロックがあるか否かを判断する（判断段階）。利用可能なファンクションブロックがある場合には、ステップＳ３４に進む。

一方、選択された測定試験に対応した回路構成を有するファンクションブロックがない場合には、ステップＳ３３で制御部１７の判断段階が、回路決定段階で決定された回路構成のうちいずれのファンクションブロックにも含まれていない回路構成を判断するとともに、当該回路構成に書き換えるべきファンクションブロックを判断する（判断段階）。そして、制御部１７の回路書き換え部１７３が、判断段階で判断された複数のファンクションブロック２１ａ〜２１ｄ，２１ｆ〜２１ｉ，２１ｋのうちの少なくとも１つの回路構成を、選択された測定試験に対応したものに書き換える（回路書き換え段階）。例えば、図６には、ファンクションブロック２１ｃの回路構成Ｃを記憶部１２から読み出した回路構成Ｅに書き換える例が示されている。

次に、ステップＳ３４で同期部１７４の制御により、タイミング制御部３５は、同期信号を出力して、測定試験を実行するファンクションブロックとフレーマ３３との間で同期を取る。

次に、ステップＳ３５で制御部１７の制御により、セレクタ３１，３２は、ファンクションブロック２１ｂ〜２１ｄのいずれかから出力されたペイロード信号をフレーマ３３に入力するように切り替える。

次に、ステップＳ３６で操作者の入力部１３の操作によって測定開始が指示されることにより、制御部１７は、被試験対象１００に対する測定試験を開始する制御信号を、ベースブロック２０を介して該当するファンクションブロック２１ｂ〜２１ｄのいずれかに出力する。

次に、ステップＳ３７で制御部１７の制御により、ファンクションブロック２１ａは、ファンクションブロック２１ｂ〜２１ｄのいずれかから出力されたペイロード信号をフレーマ３３及びエラー挿入部３４に順に入力することによって試験信号を生成し、生成した試験信号をトランシーバ２２又は２３に出力する。

上記のステップＳ３１〜Ｓ３７の処理によれば、タイミング制御部３５からの同期信号でファンクションブロック２１ｂ〜２１ｄとフレーマ３３を同期させた後に、ファンクションブロックからのペイロード信号がフレーマ３３に入力するようにセレクタ３１，３２を切り替えることにより、データフレームに切れ目を生じさせずに、異なる通信規格に対応した試験信号を順次切り替えて出力することなどが可能となる。

＜受信側＞
次に、図９に示すように、ステップＳ３８で制御部１７の制御により、トランシーバ２２又は２３は、被試験対象１００からの被測定信号を受信する。既に述べたように、被測定信号は、本実施形態の測定装置から出力された試験信号に対する被試験対象１００からの応答信号や、当該試験信号とは無関係に被試験対象１００から出力される送信信号を含むものとする。

次に、ステップＳ３９で制御部１７の制御により、信号スイッチ４１は、被試験対象１００からの被測定信号を、例えばステップＳ３１で選択された通信規格ＴＳ１に対応したファンクションブロック２１ｆ，２１ｌの少なくとも一方に入力するように切り替える。そして、ファンクションブロック２１ｇ，２１ｈ，２１ｉ，２１ｋのいずれかが、選択された通信規格に応じた測定試験に対応した各種処理を行う。制御部１７は、測定結果を表示部１１に逐次表示させる。

次に、ステップＳ４０で制御部１７は、操作者の入力部１３の操作により、測定対象とする被測定信号が変更又は追加されると、変更内容に応じたファンクションブロックを選択する。ここでは、例えば、ある通信規格ＴＳ１にはファンクションブロック２１ｌ及びファンクションブロック２１ｉが対応しており、ある通信規格ＴＳ２にはファンクションブロック２１ｆ及びファンクションブロック２１ｇ，２１ｈ，２１ｋが対応しているものとする。

次に、ステップＳ４１で制御部１７の制御により、信号スイッチ４１は、例えば被試験対象１００からの通信規格ＴＳ１の被測定信号をファンクションブロック２１ｆに入力した状態で、通信規格ＴＳ１の被測定信号をファンクションブロック２１ｌにも入力するように切り替える。

次に、ステップＳ４２で同期部１７４の制御により、タイミング制御部４５ａ，４５ｂは、ファンクションブロック２１ｆと、ファンクションブロック２１ｌとの間で、通信規格ＴＳ１の被測定信号に関して同期を取る。

次に、ステップＳ４３で制御部１７の制御により、セレクタ４２は、ファンクションブロック２１ｆと同期したファンクションブロック２１ｌからの出力信号をファンクションブロック２１ｉに入力するように切り替える。

次に、ステップＳ４４で制御部１７の制御により、信号スイッチ４１は、通信規格ＴＳ１の被測定信号をファンクションブロック２１ｌに入力した状態で、通信規格ＴＳ２の被測定信号をファンクションブロック２１ｆに入力するように切り替える。この後、ステップＳ３９に戻って、通信規格ＴＳ２に応じた測定試験が行われることとなる。

上記のステップＳ３８〜Ｓ４４の処理によれば、通信規格ＴＳ１に関する試験を切れ目なく実行しながら、異なる通信規格ＴＳ２に関する試験を新たに実行することが可能となる。

そして、操作者の入力部１３の任意のタイミングでの操作によって測定停止が指示されと、被試験対象１００に対する測定を停止する制御信号が、制御部１７からベースブロック２０を介して該当するファンクションブロックに出力される。これにより、該当するファンクションブロックは、試験信号の生成を停止するとともに、測定処理を停止する。

なお、図８のフローチャートにおけるステップＳ３３の処理と同様に、受信側においても、任意のファンクションブロックの回路構成を書き換えることが可能である。図７では、ファンクションブロック２１ｈの回路構成Ｈが回路構成Ｊに書き換えられる例が記載されている。

（第４の実施形態）
続いて、本発明の第４の実施形態としての測定装置について図面を参照しながら説明する。なお、第１〜３の実施形態と同様の構成及び動作については適宜説明を省略する。本実施形態の測定装置は、図１又は図５に示した全体構成を有するものとする。

図１０は、本実施形態の測定装置におけるＦＰＧＡ１４の機能構成の一例を示すブロック図である。ＦＰＧＡ１４は、第１の実施形態と同様の構成のトランシーバ２２，２３及びデータスイッチ２４を有するベースブロック２０と、ファンクションブロック２１−１〜２１−３とを備えているが、ファンクションブロック２１−５と高速Ｉ／Ｆ５１を備えている点が第１の実施形態と異なっている。

さらに、本実施形態の測定装置は、第１の実施形態における入出力ポート部１５，１６に加えて入出力ポート部５２（第３ポート）と、Ａ／Ｄ変換部５３を備えている。

ファンクションブロック２１−５は、ファンクションブロック２１−１〜２１−３のようなネットワーク測定に特化したものではなく、例えばスペクトラムアナライザのような物理測定を行うことが可能なものである。

Ａ／Ｄ変換部５３は、高速Ｉ／Ｆ５１を介してファンクションブロック２１−５から出力された試験信号データをアナログ信号に変換して、入出力ポート部５２に出力するようになっている。また、Ａ／Ｄ変換部５３は、入出力ポート部５２に入力された被測定物からの被測定信号をデジタルデータに変換して、高速Ｉ／Ｆ５１を介してファンクションブロック２１−５に入力するようになっている。

上記のように構成された本実施形態の測定装置は、ネットワーク測定用のファンクションブロック２１−１〜２１−３のいずれかを書き換えている状態であっても、ファンクションブロック２１−１〜２１−３に影響されずに、独立に物理測定を行うことができる。

１，２ 測定装置
１１ 表示部
１２ 記憶部
１３ 入力部
１４ ＦＰＧＡ（測定部）
１５，１６ 入出力ポート部
１７ 制御部
２０ ベースブロック
２１，２１ａ〜２１ｄ，２１ｆ〜２１ｉ，２１ｋ，２１ｌ ファンクションブロック
２２，２３ トランシーバ
２４ データスイッチ
３１，３２ セレクタ
３３ フレーマ
３４ エラー挿入部
３５ タイミング制御部
４１ 信号スイッチ
４２ セレクタ
４３ａ，４３ｂ デフレーマ
４４ａ，４４ｂ ディバイダ
４５ａ，４５ｂ タイミング制御部
５１ 高速Ｉ／Ｆ
５２ 入出力ポート部
５３ Ａ／Ｄ変換部
１００ 被試験対象
１７１ 回路決定部
１７２ 判断部
１７３ 回路書き換え部
１７４ 同期部

Claims (6)

1. 被試験対象（１００）に対する試験信号を生成し、当該試験信号が入力された当該被試験対象からの被測定信号に対して測定試験を実行する測定部（１４）を備える測定装置（１，２）であって、
   複数のファンクションブロック（２１）、及び、当該複数のファンクションブロックとデータ又は信号の送受信が可能なベースブロック（２０）を有する前記測定部としての１つのＦＰＧＡ（１４）と、
   前記各ファンクションブロックの回路構成を書き換えるための回路書き換え用プログラムデータを記憶する記憶部（１２）と、
   前記記憶部に記憶されている前記回路書き換え用プログラムデータを読み出して、前記ベースブロックを介して前記複数のファンクションブロックのいずれかに転送することにより、当該ファンクションブロックの回路構成を書き換える制御部（１７）と、を備えることを特徴とする測定装置。
2. 被試験対象（１００）に対する試験信号を生成し、当該試験信号が入力された当該被試験対象からの被測定信号に対して測定試験を実行する測定部（１４）を備える測定装置（１，２）であって、
   １以上のファンクションブロック（２１）、及び、当該１以上のファンクションブロックとデータ又は信号の送受信が可能なベースブロック（２０）を有する前記測定部としての複数のＦＰＧＡ（１４）と、
   前記各ファンクションブロックの回路構成を書き換えるための回路書き換え用プログラムデータを記憶する記憶部（１２）と、
   前記記憶部に記憶されている前記回路書き換え用プログラムデータを読み出して、前記ベースブロックを介して複数の前記ファンクションブロックのいずれかに転送することにより、当該ファンクションブロックの回路構成を書き換える制御部（１７）と、を備えることを特徴とする測定装置。
3. 前記制御部は、
   前記測定部が実行する前記測定試験に対応する回路構成を決定する回路決定部（１７１）と、
   前記回路決定部で決定された前記回路構成を有するファンクションブロックが、１つ又は複数の前記ＦＰＧＡに含まれているか否かを判断して、否定判断した場合には、前記回路決定部で決定された前記回路構成のうちいずれのファンクションブロックにも含まれていない回路構成を判断するとともに、当該回路構成に書き換えるべきファンクションブロックを判断する判断部（１７２）と、
   前記判断部が判断したファンクションブロックを前記判断部が判断した回路構成に書き換える回路書き換え部（１７３）と、を有することを特徴とする請求項１又は請求項２に記載の測定装置。
4. 前記制御部は、前記回路決定部によって決定された回路構成を有するファンクションブロック間で同期を取るための信号の送受信を、前記１つ又は複数のＦＰＧＡの前記ベースブロックに対して行う同期部（１７４）をさらに有することを特徴とする請求項１から請求項３のいずれか一項に記載の測定装置。
5. 前記制御部は、異なる前記ＦＰＧＡの前記ファンクションブロック間で、前記各ＦＰＧＡの前記ベースブロックを介したデータ又は信号の送受信を行うことを特徴とする請求項２から請求項４のいずれか一項に記載の測定装置。
6. 請求項１から請求項５のいずれか一項に記載の測定装置を用いる測定方法であって、
   前記測定部が実行する前記測定試験に対応する回路構成を決定する回路決定段階と、
   前記回路決定段階で決定された前記回路構成を有するファンクションブロックが、１つ又は複数の前記ＦＰＧＡに含まれているか否かを判断して、否定判断した場合には、前記回路決定段階で決定された前記回路構成のうちいずれのファンクションブロックにも含まれていない回路構成を判断するとともに、当該回路構成に書き換えるべきファンクションブロックを判断する判断段階と、
   前記判断段階で判断されたファンクションブロックを前記判断段階で判断された回路構成に書き換える回路書き換え段階と、を含むことを特徴とする測定方法。

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