JP2016004591A - メモリシステムおよび制御方法 - Google Patents

Abstract

【課題】高速書込みと高信頼性との両立を可能にする。【解決手段】メモリシステムは、複数のメモリセルを含むメモリセルアレイを含むメモリチップを備える。前記メモリセルアレイにおける第１のメモリセルに第１のデータを書き込む第１書込み手段と、第１のメモリセルに近接する第２のメモリセルに第１のメモリセルの閾値を調整するための第２のデータを書き込む第２書込み手段とを備える。【選択図】図１４

Description

本発明の実施形態は、メモリシステムおよび制御方法に関する。

近年では、メモリチップの世代進化に伴い、セルサイズが微細化するとともに、セル間距離が短くなってきている。その結果、セル間干渉による閾値変動が大きくなってきている。そこで通常では、セル間干渉を抑えることを目的とした動作シークエンスでメモリ動作が実行されている。しかしながら、たとえば多値ＮＡＮＤフラッシュメモリなどの多値不揮発メモリでは、高信頼性を確保するために、データの書込み動作シークエンスが非常に複雑になっている。そのため、セル間干渉を抑えるためには、書込み動作シークエンスを細かく調整する必要が生じ、その結果、書込み時間が非常に長くなってしまう場合が存在した。一方で、メモリ動作のパフォーマンスの向上には、動作スピードの向上が非常に重要である。

特許第５２１２１４３号公報

以下の実施形態では、高速書込みと高信頼性との両立を可能にするメモリシステムおよび制御方法を提供することを目的とする。

実施形態にかかるメモリシステムは、複数のメモリセルを含むメモリセルアレイを含むメモリチップを備えたメモリシステムであって、前記メモリセルアレイにおける第１のメモリセルに第１のデータを書き込む第１書込み手段と、前記第１のメモリセルに近接する第２のメモリセルに前記第１のメモリセルの閾値を調整するための第２のデータを書き込む第２書込み手段と、を備えてもよい。

また、実施形態にかかる制御方法は、複数のメモリセルを含むメモリセルアレイを含むメモリチップを備えたメモリシステムの制御方法であって、前記メモリセルアレイにおける第１のメモリセルに第１のデータを書き込み、前記第１のメモリセルに近接する第２のメモリセルに前記第１のメモリセルの閾値を調整するための第２のデータを書き込むことを含んでもよい。

図１は、それぞれが多値ビットで動作するメモリセルの閾値分布の一例を示す模式図である。 図２は、実施形態にかかる閾値整後の閾値分布の一例を示す模式図である。 図３は、あるセルに対して実際に書込みを行った際の閾値分布の実測データを示す図である。 図４は、実施形態にかかる図３における閾値電圧Ｖ１のセルをセル間干渉させた際の閾値シフト量の実測データを示す図である。 図５は、実施形態にかかる図３における閾値電圧Ｖ３のセルをセル間干渉させた際の閾値シフト量の実測データを示す図である。 図６は、実施形態にかかる図３における閾値電圧Ｖ２のセルをセル間干渉させた際の閾値シフト量の実測データを示す図である。 図７は、実施形態にかかるセル間干渉を受けるセルとセル間干渉を与えるセルとの配置パターンの一例を示す図である。 図８は、実施形態にかかる書込み動作シーケンスにおける書込み電圧とループ数との関係を示す図である。 図９は、実施形態にかかる図７に示すデータパターンにおいて与干渉セルの値“Ｘ”を消去（ｅ）レベルからＦレベルまで変化させたときの被干渉セルの閾値分布の実測データを示す図である。 図１０は、実施形態にかかる図９に示す実測データから得られた与干渉セルへの書込み電圧レベルと被干渉セルの閾値シフト量との関係を示すグラフである。 図１１は、実施形態にかかる与干渉セルに対する書込み動作シーケンスのループ数と被干渉セルの閾値シフト量との関係を示すグラフである。 図１２は、実施形態にかかるメモリシステムの概略構成例を示すブロック図である。 図１３は、実施形態にかかるデータ分類コントローラの動作をより詳細に説明するための機能ブロック図である。 図１４は、実施形態にかかるメモリ領域における被干渉ワードラインと与干渉ワードラインとの配置例を示す模式図である。 図１５は、実施形態にかかるデータ分類コントローラの書込み時の動作例を示すフローチャートである。 図１６は、実施形態にかかる閾値分布調整の一例を説明するための図である。 図１７は、実施形態にかかる閾値分布調整の他の一例を説明するための図である。 図１８は、実施形態にかかるメモリ領域を区分けした場合の概略構成例を示す模式図である。

以下、添付図面を参照しながら、例示する実施形態にかかる制御装置、それを備えたメモリシステムおよび制御方法を詳細に説明する。実施形態で例示するメモリシステムは、読出し時の不良ビット、および、データの保存時間や書込・消去サイクル数の増加に伴って増加する不良ビットを低減または解消することを可能にする。なお、本説明における不良ビットとは、保存した値とは異なる値として読み出されたビットを意味する。

あるメモリセル（以下、単にセルという）へのデータの書き込みは、それに隣接するセルの閾値分布をシフトさせる。これを、セル間干渉効果という。そこで実施形態では、このセル間干渉を利用して信頼性を向上することで、読出し時の不良ビット、および、データの保存時間や書込・消去サイクル数の増加に伴って増加する不良ビットを低減または解消することを可能にする。以下に、セル間干渉効果を利用した信頼性向上のメカニズムについて、以下に図面を参照しながら詳細に説明する。なお、以下の説明において単にセルと記した場合、そのセルは、単一セルであってもよいし、同一のワードラインに接続された複数のセルを含むセル群であってもよい。

図１は、それぞれが多値ビット（たとえば３ビット）で動作するセルの閾値分布の一例を示す模式図である。なお、図１に示す閾値分布は、それぞれ数十から数百、もしくはそれ以上のサンプルより得られた統計的分布であるとする。図１に示すように、３ビットで動作するセルの閾値分布は、格納可能な値の数と同数の８つのピークを持っている。それぞれのピークを持つ閾値分布は、電圧レベルに基づいて低い方から順に、消去（ｅ）、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、ＦおよびＧレベルと定義することができる。

ここで図１に示すように、各閾値分布は、その裾野部分において、隣接する閾値分布と重複している場合がある。このような分布の重なりは、読み出し時に誤った値が読み出されることを誘発するため、不良ビットの増加につながる。また、各閾値分布の広がりは、データの保存時間や書込・消去サイクル数の増加に伴って大きくなる。そのため、データの保存時間や書込・消去サイクル数の増加に伴って不良ビットが増加するという不具合も存在する。

そこで実施形態では、セル間干渉効果を利用して、データの保存先となるセルの閾値分布を調整する。これにより、図２に示すように、隣接する閾値分布間での重複が解消されるため、不良ビットが低減され、高い信頼性を実現することができる。

図３〜６は、実施形態におけるセル間干渉効果によってセルに与えられる閾値電圧のシフト量（以下、閾値シフト量という）を説明するための図である。図３は、あるセルに対して実際に書込みを行った際の閾値分布の実測データを示す図である。図４は、図３における閾値電圧Ｖ１のセルをセル間干渉させた際の閾値シフト量の実測データを示す図である。図５は、図３における閾値電圧Ｖ３のセルをセル間干渉させた際の閾値シフト量の実測データを示す図である。図６は、図３における閾値電圧Ｖ２のセルをセル間干渉させた際の閾値シフト量の実測データを示す図である。

図３および図４に示すように、閾値分布における比較的低い電圧範囲に属するセル（閾値電圧Ｖ１）をセル間干渉させた場合、そのセルの閾値電圧は、高い方向（＋方向）、すなわち閾値分布のピーク方向へシフトする。一方、図３および図５に示すように、閾値分布における比較的高い電圧範囲に属するセル（閾値電圧Ｖ３）をセル間干渉させた場合、そのセルの閾値電圧は、低い方向（−方向）、すなわち閾値分布のピーク方向へシフトする。また、図３および図６に示すように、閾値分布における比較的ピーク付近のセル（閾値電圧Ｖ２）をセル間干渉させた場合、そのセルはセル間干渉効果を受けるものの、その閾値シフト量は他の電圧範囲（比較的高い電圧範囲および比較的低い電圧範囲）に属するセルの閾値シフト量よりも小さい。

このように、閾値分布においてピークから外れた電圧範囲（比較的高い電圧範囲および比較的低い電圧範囲）に属するセルをセル間干渉させた場合には、そのセルの閾値電圧は閾値分布のピーク方向へシフトする振る舞いをし、閾値分布におけるピーク付近のセルをセル間干渉させた場合には、そのセルの閾値電圧はピーク付近に留まるような振る舞いをする。そこで実施形態では、そのような効果を利用することで、閾値電圧が隣接する閾値分布と重複する範囲に属するセルの閾値電圧をセル間干渉効果により分離する方向へシフトさせる。その結果、図２で示したように、間に一定のマージンが確保されるように各閾値分布を分離することが可能となるため、読み出し時の不良ビットを低減することが可能となる。また、同様の作用により、データの保存時間や書込・消去サイクル数の増加に伴って不良ビットが増加するという不具合の発生も抑制または回避することが可能となる。

図７は、セル間干渉を受けるセル（以下、被干渉セル（Ｖｉｃｔｉｍ Ｃｅｌｌ）とセル間干渉を与えるセル（以下、与干渉セル（Ａｔｔａｃｋｅｒ Ｃｅｌｌ）という）との配置パターンの一例を示す図である。図７に示すデータパターンでは、被干渉セルが接続されたワードライン（以下、被干渉ワードラインという）ＷＬ（ｋ）（ｋは１以上の整数）に“ｅｅＡｅｅｅＡｅ”のデータが書き込まれ、与干渉セルが接続されたワードライン（以下、与干渉ワードラインという）ＷＬ（ｋ＋１）に“ｅｅＸｅｅｅＸｅ”のデータが書き込まれる。“ｅ”は消去（ｅ）レベルの値であり、“Ａ”はＡレベルの値である。また、“Ｘ”は、消去（ｅ）レベルからＧレベルまでの値を取り得る任意の変数である。

被干渉ワードラインＷＬ（ｋ）に接続されたセルにおいて、“Ａ”が書き込まれたセルが被干渉セルである。また、与干渉ワードラインＷＬ（ｋ＋１）に接続されたセルにおいて、変数“Ｘ”が書き込まれたセルが与干渉セルである。図７に示されるように、被干渉セルと与干渉セルとは、隣接する２つのワードラインを跨いで隣接するセル（これを第１隣接セルという）であってよい。ただし、これに限定されず、与干渉セルは、与干渉ワードライン上において第１隣接セルを挟む２つのセル（これを第２隣接セルという）の両方もしくはいずれか一方など、被干渉セルに対してセル間干渉を与えることが可能なセルであれば如何なるセルを用いてもよい。

また、同一ワードライン上の被干渉セル間には、ビットライン間のセル間干渉を防止するために、少なくとも１つのセルに消去（ｅ）レベルが書き込まれる。さらに、被干渉ワードラインＷＬ（ｋ）を挟んで与干渉ワードラインＷＬ（ｋ＋１）と反対側に位置するワードラインＷＬ（ｋ−１）には、被干渉セルが他のワードライン上のセル（たとえばワードラインＷＬ（ｋ−２）上のセル）からセル間干渉を受けることを防止するために、たとえば“ｅｅｅｅｅｅｅｅ”などのデータパターンが格納される。

図７に示すデータパターンの書き込みでは、まず、メモリチップにおける書込み対象のワードラインを含むブロック全体を消去する。つづいて、たとえばビットライン間のセル間干渉を防止するために、被干渉ワードラインＷＬ（ｋ）における隣接しない被干渉セルに保存データ（ここではＡレベル）を書き込む。次に、被干渉ワードラインＷＬ（ｋ）に隣接する与干渉ワードラインＷＬ（ｋ＋１）に、被干渉セルに対する閾値電圧調整用のデータ（以下、閾値調整データという）を書き込む。これにより、被干渉セルがセル間干渉を受けてその閾値電圧がシフトし、所望の電圧範囲内に収まる。その結果、各閾値分布の間に一定のマージンが確保される。なお、被干渉セルの配列は、図７に示す配列に限らず、たとえば被干渉ワードラインＷＬ（ｋ）における奇数配列位置にあるセルなど、種々変形可能である。

つづいて、実施形態にかかる書込み動作シーケンスについて、以下に図面を用いて詳細に説明する。図８は、書込み動作シーケンスにおける書込み電圧とループ数との関係を示す図である。図８に示すように、書込み動作シーケンスでは、一定のスタート電圧Ｖ_{ｓｔａｒｔ}と一定幅のステップ電圧ΔＶＰＧＭとを組み合わせた一定のパルス時間Ｔ_{ｐｕｌｓｅ}の書込み電圧が、ループ数Ｎ回、書込み対象のセルに対して印加される。なお、スタート電圧Ｖ_{ｓｔａｒｔ}と、ステップ電圧ΔＶＰＧＭと、パルス時間Ｔ_{ｐｕｌｓｅ}と、ループ数Ｎとは、ＮＡＮＤフラッシュメモリの世代よって異なる。また、これらのパラメータは、実動作モードにおいて細かく調整することも可能である。

次に、図８に示す動作シーケンスに基づいて図７に示すデータパターンを書き込んだ際の被干渉セルの閾値シフト量について、図面を用いて詳細に説明する。図９は、図７に示すデータパターンにおいて与干渉セルの値“Ｘ”を消去（ｅ）レベルからＦレベルまで変化させたときの被干渉セルの閾値分布の実測データを示す図である。図１０は、図９に示す実測データから得られた与干渉セルへの書込み電圧レベルと被干渉セルの閾値シフト量との関係を示すグラフである。

図９および図１０に示すように、被干渉セルの閾値シフト量は、与干渉セルに書き込まれた電圧レベル（変数“Ｘ”）に依存して変化する。これは、与干渉セルに書き込む電圧レベルを調整することによって、被干渉セルの閾値分布を制御可能であることを意味している。すなわち、与干渉ワードラインＷＬ（ｋ＋１）に書き込むデータパターン{ｅｅＸｅｅｅＸｅ}における変数“Ｘ”を調整することで、被干渉ワードラインＷＬ（ｋ）の閾値シフト量を細かく制御することが可能である。

なお、与干渉セルに書き込まれる変数“Ｘ”の値は、たとえば被干渉セルに書き込む値に応じてあらかじめ求めることが可能である。また、変数“Ｘ”の値は、与干渉セルに対して値を書き込みながら被干渉セルを検証（Ｖｅｒｉｆｙ）することでも特定することが可能である。

また、被干渉セルの閾値シフト量は、与干渉セルに対する書込み動作シーケンスにおけるループ数Ｎを調整することでも制御することが可能である。図１１は、与干渉セルに対する書込み動作シーケンスのループ数と被干渉セルの閾値シフト量との関係を示すグラフである。図１１に示すように、与干渉セルに対する書込み動作のループ数Ｎが増加するにつれて、被干渉セルの閾値シフト量が増加している。これは、与干渉セルに対する書込み回数（ループ数Ｎ）を調整することによって、被干渉セルの閾値分布を制御可能であることを意味している。また、ループ数Ｎに限らず、与干渉セルに対する書込み動作シーケンスにおけるステップ電圧Ｖ_{ｓｔａｒｔ}やステップ電圧ΔＶＰＧＭを調整することでも、被干渉セルの閾値シフト量を制御することが可能である。

以上のことから、与干渉セルに対する書込み動作シーケンスを調整して、書込み電圧レベル(変数“Ｘ”)、書込み回数（ループ数Ｎ）、ステップ電圧Ｖ_{ｓｔａｒｔ}およびステップ電圧ΔＶＰＧＭのうち少なくとも１つを調整することで、干渉セルの閾値シフト量を制御することが可能であることが分かる。書込み電圧レベル(変数“Ｘ”)、書込み回数（ループ数Ｎ）、ステップ電圧Ｖ_{ｓｔａｒｔ}およびステップ電圧ΔＶＰＧＭのうちのいずれを調整するかについては、デバイス特性や動作シーケンスに応じて適宜選択することが可能である。

つぎに、実施形態にかかる不揮発メモリシステム（以下、単にメモリシステムという）について、図面を用いて詳細に説明する。図１２は、実施形態にかかるメモリシステムの概略構成例を示すブロック図である。図１２に示すように、メモリシステム１００は、データ分類コントローラ（Ｄａｔａ Ｃｌａｓｓｉｆｉｃａｔｉｏｎ Ｃｏｎｔｒｏｌｌｅｒ：ＤＣＣ）１１０と、メモリチップ１２０と、データ入出力用のインターフェースＩ／Ｆ１３０とを備える。メモリチップ１２０は、複数のセルが２次元配列されたデータ保存領域となるメモリ領域１２２と、メモリ領域１２２に対するアクセスを制御するメモリチップコントローラ１２１とを含む。なお、メモリ領域１２２におけるデータの保存先となるセルが接続されたデータ保存用ワードラインが被干渉ワードラインに相当し、データ保存用ワードラインと隣接してこのワードライン上のセルの閾値分布を調整するための閾値調整データが書き込まれるセルが接続された閾値調整用ワードラインが与干渉ワードラインに相当する。

つづいて、実施形態にかかるＤＣＣ１１０の動作について説明する。ＤＣＣ１１０は、Ｉ／Ｆ１３０を介して入力されたデータの分類、メモリチップ使用環境の記録、各種動作シーケンスの選択、閾値調整用ワードライン（与干渉ワードライン）に書き込む閾値調整データの生成、データアドレスの配置などを実行する。また、Ｉ／Ｆ１３０を介して入力された保存用の入力データ（Ｘ）は、ＤＣＣ１１０を介してメモリチップ１２０のメモリチップコントローラ１２１へ転送される。

図１３は、ＤＣＣ１１０の動作をより詳細に説明するための機能ブロック図である。図１３に示すように、ＤＣＣ１１０は、保存用データ分類１１１と、メモリチップ使用環境記録１１２と、保存用データアドレス制御１１３と、閾値調整データ制御１１４と、書込み動作シーケンス選定１１５とを実行する。

保存用データ分類１１１では、Ｉ／Ｆ１３０を介して入力されたデータ（以下、保存用データ（または第１データ）という）が、短期保存を目的としたデータであるか、長期保存を目的としたデータであるか、もしくは、超長期保存を目的としたデータであるかに基づいて分類される。メモリチップ使用環境記録１１２では、メモリ領域１２２のメモリ残量（空き領域）や書込み・消去の回数を示す使用履歴などを記録して管理する。

保存用データアドレス制御１１３では、保存用データ分類１１１による保存用データの分類およびメモリチップ使用環境記録１１２で記録・管理されたメモリチップ１２０の使用履歴に基づいて、保存用データの保存先を指定する保存用ワードラインＷＬ上のデータアドレスが配置される。閾値調整データ制御１１４では、閾値調整用の閾値調整データ（第２のデータともいう）（変数“Ｘ”）が生成される。書込み動作シーケンス選定１１５では、保存用データの分類およびメモリチップ１２０の使用履歴に基づいて、保存用データおよび閾値調整データの書込み動作シーケンスが選定される。その際、上述したように、書込み回数（ループ数Ｎ）、ステップ電圧Ｖ_{ｓｔａｒｔ}およびステップ電圧ΔＶＰＧＭのうち少なくとも１つが調整されてもよい。

保存用データアドレス制御１１３で配置されたデータアドレスおよび保存用データ、閾値調整データ制御１１４で生成された閾値調整データ、および、書込み動作シーケンス選定１１５で選定された書込み動作シーケンスは、メモリチップコントローラ１２１に入力される。メモリチップコントローラ１２１は、入力されたデータアドレス、保存用データ、閾値調整データおよび書込み動作シーケンスに基づいて動作することで、保存用データを所定のアドレス空間に記録するとともに、保存用データが記録された被干渉セルの閾値を必要に応じて調整する。

図１４は、メモリ領域１２２における被干渉ワードライン（保存用ワードライン）と与干渉ワードライン（閾値調整用ワードライン）との配置例を示す模式図である。なお、被干渉ワードラインは、保存用データが格納される保存用ワードラインであり、与干渉ワードラインは、閾値調整データが格納される閾値調整用ワードラインである。なお、図１４は、データは超長期保存（場合によっては長期保存も含む）を目的とした場合の配置例を示している。短期保存（場合によっては長期保存も含む）を目的とした場合は、通常の配置と同様に、閾値調整用ワードラインを省略することも可能である。

図１４に示すように、メモリ領域１２２では、たとえば奇数番目に保存用ワードライン（被干渉）ＷＬが配置され、偶数番目に閾値調整用ワードライン（与干渉）ＷＬが配置されている。ある奇数番目に配置された保存用ワードラインＷＬに格納される保存用データに対する閾値養成データは、その次の偶数番目に配置された閾値調整用ワードラインＷＬに格納される。

このような配置に対するデータの書込み順序では、まず、書込み対象領域における最も若い奇数番目の保存用ワードラインＷＬ（ｎ−１）に保存用データが書き込まれた後、その次の偶数番目の閾値調整用ワードラインＷＬ（ｎ）に閾値調整データが書き込まれる。つづいて、次に若い奇数番目の保存用ワードラインＷＬ（ｎ＋１）に次の保存用データが書き込まれ、つづいて、その次の偶数番目の閾値調整用ワードラインＷＬ（ｎ＋２）に閾値調整データが書き込まれる。以降、同様の順序に従って、保存用データとその閾値調整データとが交互に書き込まれる。

なお、保存用ワードラインＷＬと閾値調整用ワードラインＷＬとの組それぞれの間（たとえば閾値調整用ワードラインＷＬ（ｎ）と保存用ワードラインＷＬ（ｎ＋１）との間）には、上述したように、たとえば“ｅｅｅｅｅｅｅｅ”などの干渉防止用のデータパターンが格納されるワードラインを配置してもよい。その場合、保存用ワードラインＷＬに関する書込み順序は、種々変更することが可能となる。

つづいて、実施形態にかかるＤＣＣ１１０の書込み時の動作について、図面を参照して詳細に説明する。図１５は、実施形態にかかるＤＣＣ１１０の書込み時の動作例を示すフローチャートである。なお、図１５に示す書込み動作は、メモリ領域１２２内のブロック単位で実行されるものとする。

図１５に示すように、ＤＣＣ１１０は、まず、Ｉ／Ｆ１３０を介して保存用データが入力されるまで待機する（ステップＳ１０１；ＮＯ）。保存用データが入力されると（ステップＳ１０１；ＹＥＳ）、ＤＣＣ１１０は、保存用データ分類１１１を実行して、入力した保存用データが短期保存目的のデータであるか長期もしくは超長期保存目的のデータであるかを特定する（ステップＳ１０２）。また、ＤＣＣ１１０は、メモリチップ使用環境記録１１２を実行して、メモリ領域１２２のメモリ残量や使用履歴等を確認する（ステップＳ１０３）。なお、メモリチップ使用環境記録１１２では、メモリ残量や使用履歴等を記録するために確保された特定のメモリ領域に対する参照および記録が実行される。この特定のメモリ領域は、メモリチップ１２０におけるメモリ領域１２２の一部であってもよい。

つぎに、ＤＣＣ１１０は、保存用データアドレス制御１１３を実行して、保存用データを書込み用のデータパターンおよび各セルに対する書込みレベル（ｅ、Ａ〜Ｇ）に変換するとともに、変換後の保存用データの論理アドレスをメモリ領域１２２における物理アドレスに変換する（ステップＳ１０４）。また、ＤＣＣ１１０は、閾値調整データ制御１１４を実行することで、閾値調整データ（変数“Ｘ”）を決定する（ステップＳ１０５）。さらに、ＤＣＣ１１０は、書込み動作シーケンス選定１１５を実行して、変換後の保存用データの書込み動作シーケンスを選定する（ステップＳ１０６）。なお、ステップＳ１０５〜Ｓ１０６では、閾値調整データの代わり、もしくは、閾値調整データに加えて、書込み動作シーケンスにおける書込み回数（ループ数Ｎ）、ステップ電圧Ｖ_{ｓｔａｒｔ}およびステップ電圧ΔＶＰＧＭのうちの少なくとも１つのパラメータが調整されてもよい。

つぎに、ＤＣＣ１１０は、変換後の保存用データを保存用データアドレス制御１１３（ステップＳ１０４）で指定されたアドレスの保存用ワードラインＷＬに書き込む（ステップＳ１０７）。なお、保存用データのメモリ領域１２２への書込みは、ＤＣＣ１１０からメモリチップコントローラ１２１へ必要なデータおよびパラメータが入力されることで実行される。

つぎに、ＤＣＣ１１０は、保存用データが書き込まれた保存用ワードラインＷＬの各セルから値を読み出すことで、閾値調整が必要なセルのアドレスを特定し（ステップＳ１０８）、特定したアドレスに閾値調整データ（変数“Ｘ”）を書き込む（ステップＳ１０９）。

その後、ＤＣＣ１１０は、ブロックに対する書き込みが完了したか否かを判定し（ステップＳ１１０）、完了していない場合（ステップＳ１１０；ＮＯ）、ステップＳ１０２へリターンして以降の動作を実行する。一方、完了している場合（ステップＳ１１０；ＹＥＳ）、ＤＣＣ１１０は、書込み動作を終了するか否かを判定し（ステップＳ１１１）、終了しない場合（ステップＳ１１１；ＮＯ）、ステップＳ１０１へリターンして以降の動作を実行し、終了する場合（ステップＳ１１１；ＹＥＳ）、本動作を終了する。

なお、ステップＳ１０９での閾値調整データの書込みでは、与干渉セルに対する閾値調整データの書込みの最中に、被干渉セルの閾値をモニタすることができる。このモニタは、通常の書込み動作シーケンスにおける検証（Ｖｅｒｉｆｙ）と同様の動作であってよい。すなわち、閾値調整データの書込みでは、与干渉セルへの書込みサイクルと被干渉セルの検証（Ｖｅｒｉｆｙ）とが交互に実行されてよい。その場合、被干渉セルの閾値が十分にシフトしたことが検証された時点で、与干渉セルに対する書込みサイクルが終了されてよい。このように、閾値調整データが書き込まれる与干渉セルの書込みレベルは、必ずしも変数“Ｘ”に対応する書込みレベルであるとは限らない。ただし、閾値調整データを書き込む際のターゲット閾値電圧は、各レベルの書込みターゲット（例えば、Ａレベルのターゲット閾値電圧Ｖｔｈ，ＡやＢレベルのターゲット閾値電圧Ｖｔｈ，Ｂなど）と同じであってよい。

具体例を挙げて説明すると、まず、選定された書込み動作シーケンスに従って、保存用ワードラインＷＬ（ｎ−１）に短時間（たとえば３ミリ秒以下）で保存用データを書き込む。つぎに、保存用データが書き込まれた被干渉セルを検証（Ｖｅｒｉｆｙ）することで、閾値調整が必要な被干渉セルのアドレスを特定する。つぎに、特定したアドレスに基づいて、閾値調整が必要な被干渉セルに隣接する与干渉セルに閾値調整データを書き込む。つづいて、再度、閾値調整が必要な被干渉セル（もしくは保存用ワードライン全体）を検証（Ｖｅｒｉｆｙ）することで、さらなる閾値調整が必要か否かを判定し、必要な場合には、再度、閾値調整が必要な被干渉セルに隣接する与干渉セルに閾値調整データを書き込む。以降、同様の動作を繰り返すことで、被干渉セルの閾値分布が隣接する閾値分布間での重複が解消されるように調整される。

また、書込み動作シーケンスのさらなる短縮のために、保存用データの書き込み時に繰り返し実行される書込みサイクルを、現状のループ数よりも少なくループ数としてもよい。これにより、データの長期保存等を目的とした高信頼性と、書込み動作の高速化との両方を達成可能な書込み動作シーケンスを実現することが可能となる。ただし、閾値分布間で重複している電圧幅（Ｖ_ｏｖｅｒ）は、セル間干渉によってシフト可能な電圧幅（閾値シフト量Ｖ_{ｓｈｉｆｔ}）以下である必要がある。したがって、保存用データの書き込み時に実行される書込みサイクルのループ数は、電圧幅（Ｖ_ｏｖｅｒ）が電圧幅（Ｖ_{ｓｈｉｆｔ}）以下となるループ数以上に設定されることが好ましい。

以上のような動作を実行することで、被干渉セルの閾値分布は、隣接する閾値分布間での重複が解消されるように調整される。図１６は、実施形態にかかる閾値分布調整の一例を説明するための図である。図１６に示すように、各閾値分布において所定の値以下の閾値となっている被干渉セルをセル間干渉させることで、各閾値分布の広がりを狭くして隣接する閾値分布間での重複を解消することが可能である。図１６に示す例では、閾値分布間で重複している電圧幅Ｖ_ｏｖｅｒと各閾値分布の分布幅ΔＶ_ｔｈ１と、閾値シフト量Ｖ_{ｓｈｉｆｔ}と、ターゲットとする閾値分布の分布幅ΔＶ_ｔｈ２との関係は、以下の式（１）または（２）で表すことができる。
ΔＶ_ｔｈ２＝ΔＶ_ｔｈ１−Ｖ_{ｓｈｉｆｔ} （条件：Ｖ_{ｓｈｉｆｔ}≦ΔＶ_ｔｈ１／２） …（１）
ΔＶ_ｔｈ２＝ΔＶ_{ｓｈｉｆｔ} （条件：Ｖ_{ｓｈｉｆｔ}＞ΔＶ_ｔｈ１／２） …（２）

また、図１７は、実施形態にかかる閾値分布調整の他の一例を説明するための図である。図１７に示す例では、各閾値分布の広がりにおける隣接する敷地分布と重複する両端の裾野部分の閾値をそれぞれ調整する。その場合、上述において図３〜６を用いて説明したように、各閾値分布における比較的低い電圧範囲に属するセルをセル間干渉させた場合、そのセルの閾値電圧は高い方向（＋方向）へシフトし、比較的高い電圧範囲に属するセルをセル間干渉させた場合、そのセルの閾値電圧は低い方向（−方向）へシフトする。それにより、裾野部分の閾値を中央付近に集めることが可能となり、各閾値分布の広がりを狭くすることが可能となる。図１７に示す例では、ターゲットとする閾値分布の分布幅ΔＶ_ｔｈ２に応じて、干渉前の閾値分布の分布幅ΔＶ_ｔｈ１と、閾値シフト量Ｖ_{ｓｈｉｆｔ１}およびＶ_{ｓｈｉｆｔ２}との調整が必要である。例えば、閾値シフト量Ｖ_{ｓｈｉｆｔ１}およびＶ_{ｓｈｉｆｔ２}がともに分布幅ΔＶｔｈ１の半分よりも小さい場合、以下の式（３）が成立するようにする。
ΔＶ_ｔｈ２＝ΔＶ_ｔｈ１−Ｖ_{ｓｈｉｆｔ１}−Ｖ_{ｓｈｉｆｔ２} …（３）

さらに、図１６および図１７に示す例では、図１５のステップＳ１０８において、あらかじめ設定しておいた値を基準とし、その基準を下回った、もしくは、上回った閾値の被干渉セルのアドレスを、閾値調整対象のアドレスとして特定したが、この方法に限られるものではない。たとえば図１５のステップＳ１０８において、各保存用ワードライン（もしくはブロック全体）における被干渉セルの閾値分布を取得し、その閾値分布において重複範囲に属する被干渉セルのアドレスを、閾値調整対象のアドレスとして特定するようにも構成することが可能である。

さらにまた、上述でも触れたように、ＤＣＣ１１０は、保存期間（短期／長期／超長期）に応じて保存用データを分類し、その分類に応じて異なる信頼性で保存することが可能なように構成されていた。そこで実施形態では、保存期間もしくは要求される信頼性に応じてメモリ領域１２２における異なる保存領域をあらかじめ設定しておいてもよい。図１８は、メモリ領域を長期／超長期保存用（または高信頼性用）の領域と短期保存用（または低信頼性用）の領域とに区分けした場合の概略構成例を示す模式図である。

図１８において、ブロック＃１からブロック＃ｐまでの領域は、通常のメモリ領域１２２ａとして設定され、ブロック＃ｐ＋１からブロック＃ｐ＋ｑまでの領域は、長期／超長期保存用（または高信頼性用）のメモリ領域１２２ｂとして設定されている。なお、メモリ領域１２２ａとメモリ領域１２２ｂの切り分けは、実使用時に自由に変更可能であるとよい。たとえばメモリ領域１２２全体を通常のメモリ領域１２２ａとして使用可能に設定できてもよいし、全体を長期／超長期保存用（または高信頼性用）のメモリ領域１２２ｂとして使用可能に設定できてもよい。さらには、ブロック単位ではなく、ワードライン単位で領域を切り分けできるように構成されてもよい。

上記実施形態およびその変形例は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施形態が可能であることは上記記載から自明である。例えば実施形態に対して適宜例示した変形例は、他の実施形態と組み合わせることも可能であることは言うまでもない。

１００…メモリシステム、１１０…データ分類コントローラ、１１１…保存用データ分類、１１２…メモリチップ使用環境記録、１１３…保存用データアドレス、１１４…閾値調整データ制御、１１５…書込み動作シーケンス選定、１２０…メモリチップ、１２１…メモリチップコントローラ、１２２，１２２ａ，１２２ｂ…メモリ領域、１３０…インターフェース

Claims (8)

1. 複数のメモリセルを含むメモリセルアレイを含むメモリチップを備えたメモリシステムであって、
   前記メモリセルアレイにおける第１のメモリセルに第１のデータを書き込む第１書込み手段と、
   前記第１のメモリセルに近接する第２のメモリセルに前記第１のメモリセルの閾値を調整するための第２のデータを書き込む第２書込み手段と、
   を備えるメモリシステム。
2. 前記第１のデータを分類する分類手段と、
   前記分類手段による前記第１のデータの分類に応じて前記第２のデータを生成する生成部と、
   をさらに備える請求項１に記載のメモリシステム。
3. 前記第１のデータが書き込まれた前記第１のメモリセルの閾値を検証する検証手段をさらに備え、
   前記第２書込み手段は、前記検証手段による検証結果に応じて前記第２のデータの前記第２のメモリセルへの書き込みを調整する
   ことを特徴とする請求項１に記載のメモリシステム。
4. 前記第１のデータが書き込まれた前記第１のメモリセルの閾値を検証する検証手段と、
   前記検証手段による検証結果に基づいて閾値調整が必要な第１のメモリセルを特定する特定手段と、
   をさらに備えることを特徴とする請求項１に記載のメモリシステム。
5. 前記特定手段は、前記検証手段による検証の結果、第１の値よりも低いまたは高い閾値の第１のメモリセルを前記閾値調整が必要な第１のメモリセルとして特定することを特徴とする請求項４に記載のメモリシステム。
6. 前記特定手段は、前記検証手段による検証の結果、第１の値よりも低い閾値の第１のメモリセル、および、前記第１の値よりも高い第２の値よりも高い第１のメモリセルをそれぞれ前記閾値調整が必要な第１のメモリセルとして特定することを特徴とする請求項４に記載のメモリシステム。
7. 前記第２のメモリセルは、前記第１のメモリセルが接続されたワードラインに隣接するワードラインに接続されていることを特徴とする請求項１に記載のメモリシステム。
8. 複数のメモリセルを含むメモリセルアレイを含むメモリチップを備えたメモリシステムの制御方法であって、
   前記メモリセルアレイにおける第１のメモリセルに第１のデータを書き込み、
   前記第１のメモリセルに近接する第２のメモリセルに前記第１のメモリセルの閾値を調整するための第２のデータを書き込む
   ことを含む制御方法。

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