JP2015525916A5 - - Google Patents

Description

一つ以上の保護フラグは、不揮発メモリの保護設定領域に格納される。
当該装置は、保護設定領域の何れの部分についても、当該部分が消去状態でない場合は、当該部分への書き込みがなされるのを防ぐように構成された不揮発メモリ制御論理回路を、含むことが好ましい。さらに、この不揮発メモリ制御論理回路は、不揮発メモリの保護領域が消去状態にあるときに限って、保護設定領域が消去されることを許可することが好ましい。

このアイデアは、まぎれもなく新規性と進歩性がある。
他の構成として、本願発明は、プロセッサと、不揮発メモリと、不揮発メモリ制御論理回路と、メモリ保護論理回路と、を含む集積回路装置であって、メモリ保護論理回路は、不揮発メモリの保護設定領域に格納された保護設定データに依存して、不揮発メモリの保護可能領域に対するアクセスを制御し、不揮発メモリ制御論理回路は、保護設定領域の何れの部分についても、当該部分が消去状態でない場合は、不揮発メモリ制御論理回路が書き込みがなされるのを防ぎ、保護可能領域が消去状態である場合に限って、保護設定領域を消去することを許可する。

別の構成として、本願発明は、プロセッサと、不揮発メモリと、を含む集積回路装置上でメモリ・アクセスを制御する方法であって、不揮発メモリの保護設定領域に格納された保護設定データに依存して、不揮発メモリの保護可能領域に対するアクセスを制御し、保護設定領域の何れの部分についても、当該部分が消去状態でない場合は、書き込みがなされるのを防ぎ、保護可能領域が消去状態である場合に、保護設定領域を消去することを許可するメモリ・アクセスの制御方法である。

Claims (14)

1. プロセッサと、実行可能コードを格納するための不揮発メモリと、不揮発メモリ制御論理回路と、メモリ保護論理回路と、を含む集積回路装置であって、
   前記メモリ保護論理回路は、
   前記不揮発メモリの保護領域に対する読出保護フラグであって、前記不揮発メモリの保護設定領域に格納された前記読出保護フラグの状態を判定し、
   前記プロセッサによるメモリ読出要求を検出し、
   前記メモリ読出要求が、前記不揮発メモリの前記保護領域のアドレスに対するものであるかどうかを判定し、
   前記不揮発メモリの前記保護領域に格納されている前記実行可能コードを前記プロセッサが実行している間に、前記プロセッサが前記メモリ読出要求を発行したかどうかを判定し、
   一つ以上のアクセス条件を少なくとも一つ満たさないとき、前記保護領域に対する前記読出保護フラグが設定されている場合、前記保護領域の前記アドレスに対する読出要求を拒否し、
   前記アクセス条件の少なくとも一つは、前記不揮発メモリの前記保護領域に格納されている前記実行可能コードを前記プロセッサが実行している間に、前記プロセッサが前記メモリ読出要求を発行し、
   前記不揮発メモリ制御論理回路は、
   前記保護設定領域の何れの部分についても、当該部分が消去状態でない場合は、当該部分への書き込みがなされるのを防ぎ、
   前記不揮発メモリの前記保護領域が消去状態にあるときに限って、前記保護設定領域が消去されることを許可する
   ことを特徴とする集積回路装置。
2. 前記メモリ保護論理回路は、前記プロセッサとは別体のハードウェア論理回路を含む
   請求項１に記載の集積回路装置。
3. 前記メモリ保護論理回路は、前記保護領域に対する前記読出保護フラグが設定されていないならば、前記保護領域の前記アドレスに対する前記読出要求を許可する
   請求項１または２に記載の集積回路装置。
4. 前記メモリ保護論理回路は、
   前記不揮発メモリの前記保護領域に格納されている前記実行可能コードを前記プロセッサが実行している間に、前記プロセッサが前記メモリ読出要求を発行しないとき前記保護領域に対する前記読出保護フラグが設定されている場合、前記保護領域の前記アドレスに対する前記読出要求を拒否する
   請求項１〜３の何れか一項に記載の集積回路装置。
5. 前記メモリ保護論理回路は、
   前記保護設定領域に格納されている前記保護領域に対する書込保護フラグの状態をさらに判定し、
   前記不揮発メモリの前記保護領域に格納されている前記実行可能コードを前記プロセッサが実行している間に、前記プロセッサがメモリ書込要求を発行しないとき前記保護領域に対する前記書込保護フラグが設定されている場合、前記保護領域の前記アドレスに対する前記書込要求を拒否する
   請求項１〜４の何れか一項に記載の集積回路装置。
6. 前記メモリ保護論理回路が、前記不揮発メモリに対する全てのアクセスをモニタする
   請求項１〜５の何れか一項に記載の集積回路装置。
7. 前記メモリ保護論理回路が、
   フェッチされた命令が前記保護領域にあるか否かに対応して、命令フェッチ処理ごとに、レジスタを設定する
   請求項１〜６の何れか一項に記載の集積回路装置。
8. 前記メモリ保護論理回路が、
   メモリ・アクセス要求の直前の前記命令フェッチ処理のアドレスが、前記保護領域内のものであるかどうかを判定することで、
   前記不揮発メモリの前記保護領域に格納されている前記実行可能コードを前記プロセッサが実行している間に、前記プロセッサが前記メモリ読出要求を発行したかどうかを判定する、
   請求項１〜７の何れか一項に記載の集積回路装置。
9. 前記保護領域は、変更可能であり、前記集積回路装置に格納されている一つ以上の前記アドレスによって定義される
   請求項１〜８の何れか一項に記載の集積回路装置。
10. 前記不揮発メモリの前記保護領域が、
    予め設定された定数アドレスと、前記不揮発メモリの前記アドレス領域内で指定される変更可能なポイントと、の間に及び、
    前記メモリ保護論理回路は、
    前記読出要求の前記アドレスが、予め設定された前記定数アドレスと、前記不揮発メモリの前記アドレス領域内で指定される変更可能な前記ポイントと、の間にあるかどうかを決定することによって、
    前記読出要求が、前記保護領域の前記アドレスに対するものであるか否かを判定する
    請求項１〜９の何れか一項に記載の集積回路装置。
11. 前記装置は、さらに、揮発メモリを含み、
    前記メモリ保護論理回路が、さらに、
    前記不揮発メモリの前記保護領域に格納されている前記実行可能コードを前記プロセッサが実行している間に、前記プロセッサが前記メモリ読出要求を発行しないとき前記揮発メモリの前記保護領域に対する前記読出保護フラグが設定されている場合、
    前記保護領域の前記アドレスに対する前記読出要求を拒否する
    請求項１〜１０の何れか一項に記載の集積回路装置。
12. 外部デバッガあるいはソフトウェア・ローダによるメモリ・アクセスを許可するためのインターフェースを、さらに含み、
    前記メモリ保護論理回路は、
    前記保護領域に対するデバッギング保護フラグが設定されているならば、
    前記揮発メモリまたは前記不揮発メモリの何れか一つ以上の前記保護領域の前記アドレスに対して、前記インターフェースを介して受信した複数の前記読出要求を拒否する、
    請求項１〜１１の何れか一項に記載の集積回路装置。
13. 前記装置が、集積された無線通信論理回路を含み、
    無線プロトコル・スタックを実装した前記実行可能コードを含むファーム・ウェア・モジュールが、前記不揮発メモリの前記保護領域に格納され、
    前記ファーム・ウェア・モジュールとインターフェースしているソフトウェア・アプリケーションが、前記保護領域の外側の前記不揮発メモリに、選択的に格納されている
    請求項１〜１２の何れか一項に記載の集積回路装置。
14. プロセッサと、実行可能コードを格納するための不揮発メモリと、不揮発メモリ制御論理回路と、を含む集積回路装置のメモリ・アクセスを制御する方法であって、
    前記不揮発メモリ制御論理回路は、
    前記保護設定領域の何れの部分についても、当該部分が消去状態でない場合は、当該部分への書き込みがなされるのを防ぎ、
    前記不揮発メモリの前記保護領域が消去状態にあるときに限って、前記保護設定領域が消去されることを許可するものであり、
    前記方法は、
    前記不揮発メモリの保護領域に対する読出保護フラグであって、前記不揮発メモリの保護設定領域に格納された前記読出保護フラグの状態を判定し、
    前記プロセッサによってメモリ読出要求を検出し、
    前記メモリ読出要求が、前記不揮発メモリの前記保護領域のアドレスに対するものであるかどうかを判定し、
    前記不揮発メモリの前記保護領域に格納されている前記実行可能コードを前記プロセッサが実行している間に、前記プロセッサが前記メモリ読出要求を発行したかどうかを判定し、
    一つ以上のアクセス条件を少なくとも一つ満たさないとき前記保護領域に対する前記読出保護フラグが設定されていれば、前記保護領域の前記アドレスに対する読出要求を拒否し、
    前記一つ以上のアクセス条件の少なくとも一つは、前記不揮発メモリの前記保護領域に格納されている前記実行可能コードを前記プロセッサが実行している間に、前記プロセッサが前記メモリ読出要求を発行したことである
    ことを特徴とするメモリ・アクセス方法。