JP2015222816A - Semiconductor device and manufacturing method of the same - Google Patents
Semiconductor device and manufacturing method of the same Download PDFInfo
- Publication number
- JP2015222816A JP2015222816A JP2015122296A JP2015122296A JP2015222816A JP 2015222816 A JP2015222816 A JP 2015222816A JP 2015122296 A JP2015122296 A JP 2015122296A JP 2015122296 A JP2015122296 A JP 2015122296A JP 2015222816 A JP2015222816 A JP 2015222816A
- Authority
- JP
- Japan
- Prior art keywords
- functional layer
- layer
- semiconductor functional
- semiconductor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
本発明は、半導体装置及びその製造方法に関し、詳細には、スイッチング素子として使用される半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device used as a switching element and a manufacturing method thereof.
窒化ガリウム(GaN)系化合物半導体を用いた高電子移動度トランジスタ(HEMT:high electron mobility transistor)が知られている。HEMTは、低いオン抵抗を有し且つ高い降伏電圧を有するので、電力変換用のスイッチング電源回路に使用されている。スイッチング電源回路におけるスイッチング素子としてHEMTを用いる場合、制御の容易性と安全性とを考慮してノーマリオフ(エンハンスメント)型のHEMTが求められる。 A high electron mobility transistor (HEMT) using a gallium nitride (GaN) compound semiconductor is known. Since HEMT has a low on-resistance and a high breakdown voltage, it is used in a switching power supply circuit for power conversion. When a HEMT is used as a switching element in a switching power supply circuit, a normally-off (enhancement) type HEMT is required in consideration of ease of control and safety.
特許文献1は、ノーマリオフ型HEMTの動作時、即ちゲート電極に正のゲートバイアスを印加した時にリーク電流を低減できる従来の半導体装置を開示する。従来の半導体装置100は、図3に示すように、基板101とバッファ層102とGaN層103(電子走行層)とAlGaN層104(電子供給層)とInGaN層105(バリア層)とが積層された構成を有する。また、AlGaN層104上にソース電極106及びドレイン電極107が形成され、InGaN層105上にショットキ接合をなすゲート電極108が形成される。
Patent Document 1 discloses a conventional semiconductor device that can reduce a leakage current when a normally-off HEMT is operated, that is, when a positive gate bias is applied to a gate electrode. As shown in FIG. 3, the
従来の半導体装置100において、InGaN層105の水平面内の格子定数(a軸格子定数)はGaN層103のそれよりも大きいため、面内圧縮歪みが生じる。このため、InGaN層105の(0001)面側(図中上側)に正の電荷が発生するようにピエゾ効果が働く。従って、ゲート電極108とInGaN層105との界面から遠ざかるにつれて電子の感じる障壁高さが高くなり、従来の半導体装置100は、ノーマリオフ型HEMTの動作時にショットキ接合におけるゲートリーク電流を低減することができる。
In the
ところで、従来の半導体装置100において、InGaN層105によるピエゾ効果を生じさせるためには、InGaN層105をAlGaN層104上にコヒーレント成(coherent growth)させなければならない。即ち、InGaN層105は、その結晶格子が歪むことによって、AlGaN層104との接合界面で格子の連続性を保って成長することが必要となる。そのため、InGaN層105を形成する工程において、エピタキシャル成長法等の限られたプロセスを用いなければならない。また、リーク電流を十分に低減させるためには、InGaN層105を十分な厚みに形成することが必要とされるが、上記の格子歪みによる転位発生を防止するため、InGaN層105は臨界膜厚以下の限定された範囲で形成しなければならない。
By the way, in the
このように、従来のノーマリオフ型半導体装置は、ゲート部におけるリーク電流が低減できる反面、プロセス上の制約があるため製造が困難で、ゲートリーク電流を安定して低減させることが困難だった。 As described above, the conventional normally-off type semiconductor device can reduce the leakage current in the gate portion, but is difficult to manufacture due to process limitations, and it is difficult to stably reduce the gate leakage current.
基板と、基板上に形成され且つ二次元キャリアガスを有する半導体機能層と、半導体機能層上において互いに離間して形成される第1及び第2の主電極と、半導体機能層上における前記第1及び第2の主電極間に形成される制御電極と、半導体機能層と前記制御電極との間に形成される酸素を含有する金属膜と、を備え、
酸素濃度に応じて二次元キャリアガス濃度を抑制させ、金属膜と前記半導体機能層との接合界面における結晶格子は不連続であることを特徴とする半導体装置が提供される。
また、基板と、基板上に形成され且つ二次元キャリアガスを有する半導体機能層と、半導体機能層上において互いに離間して形成される第1及び第2の主電極と、半導体機能層上における前記第1及び第2の主電極間に形成される制御電極と、半導体機能層と前記制御電極との間に形成される酸化ニッケル膜と、を備え、酸素濃度に応じて二次元キャリアガス濃度を抑制させ、酸化ニッケル膜と前記半導体機能層との接合界面における結晶格子は不連続であることを特徴とする半導体装置が提供される。
また、基板を用意する工程と、基板上にAlxInyGa1−x−yN(但し0≦x<1、0≦y≦1、0≦x+y≦1)を含むキャリア走行層を形成する工程と、
キャリア走行層上にAlaInbGa1−a−bN(但し0<a≦1、0≦b≦1、0≦a+b≦1、x<a)を含むキャリア供給層を形成し、半導体機能層を得る工程と、
半導体機能層上に第1及び第2の主電極を互いに離間して形成する工程と、半導体機能層上における第1及び第2の主電極間に、酸素濃度に応じて二次元キャリアガス濃度を抑制させ、
酸素を含有する金属膜を結晶格子が前記半導体機能層とが不連続になるように形成する工程と、金属膜上に制御電極を形成する工程と、を備える半導体装置の製造方法が提供される。
A substrate, a semiconductor functional layer formed on the substrate and having a two-dimensional carrier gas, first and second main electrodes formed on the semiconductor functional layer and spaced apart from each other, and the first on the semiconductor functional layer And a control electrode formed between the second main electrode, and a metal film containing oxygen formed between the semiconductor functional layer and the control electrode,
A semiconductor device is provided in which the two-dimensional carrier gas concentration is suppressed according to the oxygen concentration, and the crystal lattice at the junction interface between the metal film and the semiconductor functional layer is discontinuous.
Further, a substrate, a semiconductor functional layer formed on the substrate and having a two-dimensional carrier gas, first and second main electrodes formed on the semiconductor functional layer so as to be separated from each other, and the above-described semiconductor layer on the semiconductor functional layer A control electrode formed between the first and second main electrodes; a nickel oxide film formed between the semiconductor functional layer and the control electrode; and a two-dimensional carrier gas concentration according to the oxygen concentration. There is provided a semiconductor device characterized in that the crystal lattice at the junction interface between the nickel oxide film and the semiconductor functional layer is discontinuous.
A step of preparing a substrate; a step of forming a carrier traveling layer including AlxInyGa1-xyN (where 0 ≦ x <1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1) on the substrate;
Forming a carrier supply layer containing AlaInbGa1-a-bN (where 0 <a ≦ 1, 0 ≦ b ≦ 1, 0 ≦ a + b ≦ 1, x <a) on the carrier traveling layer to obtain a semiconductor functional layer; ,
A step of forming the first and second main electrodes on the semiconductor functional layer apart from each other, and a two-dimensional carrier gas concentration according to the oxygen concentration between the first and second main electrodes on the semiconductor functional layer. Suppress,
There is provided a method for manufacturing a semiconductor device comprising: a step of forming a metal film containing oxygen so that a crystal lattice is discontinuous with the semiconductor functional layer; and a step of forming a control electrode on the metal film. .
本発明によれば、製造が容易でゲートリーク電流を安定して低減させることができるノーマリオフ型半導体装置が提供される。 According to the present invention, there is provided a normally-off type semiconductor device that is easy to manufacture and can stably reduce the gate leakage current.
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。 Next, an embodiment of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, it is a matter of course that portions having different dimensional relationships and ratios are included between the drawings.
また、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。 Further, the following embodiments exemplify apparatuses and methods for embodying the technical idea of the present invention, and the technical idea of the present invention is the material, shape, structure, and arrangement of component parts. Etc. are not specified below. The technical idea of the present invention can be variously modified within the scope of the claims.
図1は、本発明の実施形態に係る半導体装置10の構造を示す断面図である。本発明の実施形態に係る半導体装置10は、基板11と、基板11上に形成される半導体機能層19と、半導体機能層19上に形成されるソース電極(第1の主電極)16及びドレイン電極(第2の主電極)17と、半導体機能層19上に形成されるゲート電極18(制御電極)と、半導体機能層19と制御電極18との間に形成される金属酸化膜15と、を備える。
なお、金属酸化膜15と半導体機能層19との接合界面における結晶格子は不連続になるように形成される。
FIG. 1 is a cross-sectional view showing the structure of a
The crystal lattice at the junction interface between the
また、本発明の実施形態に係る半導体装置10は、基板11とバッファ層12と電子走行層13(キャリア走行層)と電子供給層14(キャリア供給層)と金属酸化膜15とが積層された構成を有する。電子供給層14上にソース電極16及びドレイン電極17が形成され、金属酸化膜15上にゲート電極18が形成される。本実施形態における電子走行層13と電子供給層14とは、半導体機能層19を構成する。また、電子走行層13と電子供給層14とはヘテロ接合をなし、電子走行層13のヘテロ接合界面付近にはHEMTの主電流経路となる二次元電子ガス(2DEG:two-dimensional electron gas)が形成される。
Further, in the
基板11は、シリコン(Si)、シリコンカーバイト(SiC)、窒化ガリウム(GaN)等の半導体や、サファイア、セラミック等の絶縁体から構成される。本実施形態における基板11は、大口径化が容易で半導体装置10の低コスト化に寄与できるシリコン基板からなる。
The
バッファ層12は、基板11上に形成され、基板11と半導体機能層19との間の格子不整合を緩和し、半導体機能層19を厚膜化するために設けられる。図1では、バッファ層12を1つの層として図示しているが、バッファ層12を複数の層で形成してもよい。例えば、バッファ層12を窒化アルミニウム(AlN)からなる第1の層と窒化ガリウム(GaN)からなる第2の層とを交互に積層した多層構造バッファとしてもよい。また、化合物半導体装置10がHEMTとして動作する場合、バッファ層12はHEMTの動作に直接には関係しないため、バッファ層12を省いてもよい。また、バッファ層12の材料として、AlN、GaN以外の窒化物半導体、又はIII−V族化合物半導体を採用してもよい。基板11とバッファ層12とを組み合わせた構造を基板とみなすこともできる。バッファ層12の構造、配置は、基板11及び半導体機能層19の材料等に応じて決定される。
The
電子走行層13は、本発明におけるキャリア走行層であり、チャネル層と換言しても良い。電子走行層13は、基板11上に直接形成することもできるが、本実施形態においてはバッファ層12を介して形成される。また、本実施形態における電子走行層13はアンドープのGaNから構成されるが、Si等の導電型不純物を添加したAlxInyGa1−x−yN(0≦x<1、0≦y≦1、0≦x+y≦1)から構成することもできる。なお、ここでいうアンドープとは、意図的に不純物が添加されていないことを意味する。
The
電子供給層14は、本発明におけるキャリア供給層であり、バリア層と換言しても良い。本実施形態における電子供給層14は、電子走行層13上に直接形成されるが、AlGaNまたはAlNを含む周知のスペーサ層を介して形成されても良い。また、本実施形態における電子供給層14は、電子走行層13よりも大きいバンドギャップを有するアンドープのAl0.3Ga0.7Nから構成されるが、Si等の導電型不純物を添加したAlaInbGa1−a−bN(0<a≦1、0≦b≦1、0≦a+b≦1、x<a)から構成することもできる。
The
電子走行層13と電子供給層14とは、ヘテロ接合界面を有する半導体機能層19を構成する。電子走行層13のヘテロ接合界面近傍には二次元電子ガスが形成される。二次元電子ガスは、本発明における二次元キャリアガスである。即ち、電子に代わりホール(正孔)がキャリアとなるように、半導体機能層19を構成しても良い。
The
金属酸化膜15は、ゲートリーク電流を低減させ、且つ、半導体装置10のゲート閾値を高めるために半導体機能層19とゲート電極18との間に形成される。本実施形態における金属酸化膜15は、酸化ニッケル(NiOx)を含む単層構造を有するが、酸化鉄(FeOx)、酸化コバルト(CoOx)、酸化マンガン(MnOx)、酸化銅(CuOx)を含む単層又は多層構造を有しても良い。金属酸化膜15は、電子供給層14との間に働く応力を低減するように電子供給層14との界面において格子が不連続になるように形成される。また、金属酸化膜15は、1×109cm−2以上の密度で転位を含む結晶構造或いはアモルファス(非晶質)構造や多結晶構造を有する。
The
ソース電極16及びドレイン電極17は、本発明における第1及び第2の主電極であり、金属酸化膜15を間に挟み、且つ、互いに離間するように半導体機能層19上に形成される。本実施形態におけるソース電極16及びドレイン電極17は、電子供給層14上において、電子供給層14とオーミック接合するようにチタン(Ti)及びアルミニウム(Al)の積層構造により形成される。なお、電子供給層14とソース電極16との間及び電子供給層14とドレイン電極17との間に周知のコンタクト層を形成しても良い。また、電極形成箇所の電子走行層13を露出させるように電子供給層14をエッチング除去し、ソース電極16及びドレイン電極17を電子走行層13とオーミック接続するように形成しても良い。
The
ゲート電極18は、本発明における制御電極であり、ソース電極16及びドレイン電極17の間において、金属酸化膜15を介して半導体機能層19上に形成される。本実施形態におけるゲート電極18は、金属酸化膜15に隣接して配置され、ニッケル(Ni)とチタン(Ti)とアルミニウム(Al)との積層構造を含む。ゲート電極18は、自身に印加されるバイアス電圧に応じて、その直下における二次元電子ガスのキャリア濃度を制御し、ソース電極16とドレイン電極17との間の電流経路を導通/遮断する。
The
図2(a)〜(d)は、本発明の実施形態に係る半導体装置10の製造方法を示す工程断面図である。
まず、単結晶シリコン基板からなる基板11をCVD(chemical vapor deposition)装置のチャンバ内に設置し、基板11を加熱しながらチャンバ内に原料ガスを供給する。本実施形態における原料ガスは、トリメチルガリウム(TMG)、トリメチルアルミニウム(TMA)及びアンモニア(NH3)が用いられる。上記の原料ガスの供給量、流量等を適宜制御することで、AlN層及びGaN層を交互に積層した多層構造を有するバッファ層12が基板11上に形成され、GaN層を含む電子走行層13とAl0.3Ga0.7N層を含む電子供給層14とを有する半導体機能層19がバッファ層12上に形成される(図2(a))。バッファ層12を構成するAlN層及びGaN層はそれぞれ1〜30nmの厚みに形成され、電子走行層13は1〜10μmの厚みに形成され、電子供給層14は電子走行層13よりも薄く5〜50nmの厚みに形成される。
2A to 2D are process cross-sectional views illustrating the method for manufacturing the
First, a
次に、上記の工程において得られた半導体機能層19が形成された基板11(ウェハ)をスパッタリング装置のチャンバ内に設置し、チタンをターゲットとしたスパッタリング及びアルミニウムをターゲットとしたスパッタリングを連続的に行う。このスパッタ工程により、一様の厚みを有しTi/Al積層構造を有する金属膜20が、半導体機能層19の表面上に形成される。その後、金属膜20をパターニングするためのマスク21が、金属膜20上に形成される(図2(b))。マスク21は、周知の酸化膜及びフォトレジスト材料から選択され、ソース電極16及びドレイン電極17が形成される位置に対応して形成される。
Next, the substrate 11 (wafer) on which the semiconductor
次に、ウェットエッチングにより金属膜20の一部が除去され、ソース電極16及びドレイン電極17が半導体機能層19の表面上に形成される。マスク21を除去した後、金属酸化膜15を形成するためのマスク22が、半導体機能層19、ソース電極16及びドレイン電極17の表面上に形成される。マスク22は、周知の酸化膜及びフォトレジスト材料から選択され、金属酸化膜15が形成される位置に対応して形成される。即ち、半導体機能層19の一部は、マスク22の開孔により露出される。その後、マスク22が形成された基板11(ウェハ)を反応性スパッタリング装置のチャンバ内に設置し、酸素雰囲気においてニッケルをターゲットとしたスパッタリングを行う。このスパッタ工程により、一様の厚みを有しNiOxを含む金属酸化膜23が、マスク22と半導体機能層19の一部との表面上に形成される(図2(c))。上記チャンバ内の酸素濃度に応じて、NiOまたはNiO2等の組成を有する金属酸化膜23が得られる。金属酸化膜23の厚みは、3〜1000nm程度、好ましくは10〜500nm程度に設定される。金属酸化膜23が3nmよりも薄い場合、ノーマリオフ特性やゲートリーク電流低減効果が弱くなることがあり、金属酸化膜23が1000nmよりも厚い場合、ターンオン速度等のスイッチング特性が低下することがある。
Next, a part of the
次に、リフトオフ工程により、マスク22の表面上に形成された金属酸化膜23が、マスク22と共に除去され、金属酸化膜15が半導体機能層19の表面上に形成される。本実施形態に係る金属酸化膜15は、スパッタ工程により形成されるため、半導体機能層19の結晶格子に対して不連続に形成される。その後、上記ソース電極16及びドレイン電極17と同様の工程(パターニング工程)により、ゲート電極18が金属酸化膜15上に形成され、本実施形態に係る半導体装置10が得られる(図2(d))。
Next, the metal oxide film 23 formed on the surface of the mask 22 is removed together with the mask 22 by a lift-off process, and the
本実施形態に係る半導体装置10は、以下の作用効果を有する。
(1)酸化ニッケルを含む金属酸化膜15は、その酸素濃度に応じて高い正孔濃度を有するため、金属酸化膜15直下及びゲート電極18直下のポテンシャルを引き上げ、金属酸化膜15直下及びゲート電極18直下における電子走行層13に二次元電子ガスが生成されることを抑制する。即ち、ソース電極16とドレイン電極17との間のチャネルが、ゲート電極18にゲートバイアスが印加されていない状態(ノーマリ時)において分断される。従って、ノーマリ時において、半導体装置10の主電極間には電流が流れない。
一方、ドレイン電極17の電位がソース電極16の電位よりも高い状態で、ゲート電極18に閾値電圧より高いゲートバイアスが印加されると、金属酸化膜15直下及びゲート電極18直下の電子走行層13にチャネルが形成される。従って、ノーマリ時において分断されていたチャネルが導通され、半導体装置10はオン状態となり、ソース電極16とドレイン電極17との間に電流が流れる。このように、本実施形態に係る半導体装置10は、スイッチング電源回路におけるスイッチング素子として有用なノーマリオフ(エンハンスメント)特性を有する。
(2)金属酸化膜15は、上記のようにp型の導電性を有する酸化膜と見なすことができるため、半導体機能層19に形成された2DEGとの間にpn接合が形成される従って、ショットキゲート構造を有する従来の半導体装置に比べ、半導体装置の動作時におけるゲートリーク電流を低減させることができる。
(3)本実施形態に係る半導体装置のノーマリオフ特性は、金属酸化膜15の酸素濃度を高めることで得られるため、金属酸化膜15と半導体機能層19との接合界面における格子の連続性に影響されない。従って、本実施形態に係る半導体装置は、従来の半導体装置に比べ安定した特性を有し、且つ、容易な製造プロセスにより製造することができる。
(4)金属酸化膜15は、半導体機能層19上にコヒーレント成長させる必要がなく、スパッタ等の厚膜化が容易な製造方法により形成することができるため、容易に厚膜化することができる。従って、良好なノーマリオフ特性を有しつつ金属酸化膜15の抵抗値を高めてゲートリーク電流を抑制することができる。
The
(1) Since the
On the other hand, when a gate bias higher than the threshold voltage is applied to the
(2) Since the
(3) Since the normally-off characteristic of the semiconductor device according to this embodiment is obtained by increasing the oxygen concentration of the
(4) The
以上の実施形態で説明された構成、形状、大きさおよび配置関係については、本発明が理解・実施できる程度に概略的に示したものにすぎない。従って本発明は、説明された実施形態に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り様々な形態に変更することができる。 The configurations, shapes, sizes, and arrangement relationships described in the above embodiments are merely schematically shown to the extent that the present invention can be understood and implemented. Therefore, the present invention is not limited to the described embodiments, and can be variously modified without departing from the scope of the technical idea shown in the claims.
1 半導体装置
11 基板
12 バッファ層
13 電子走行層
14 電子供給層
15 金属酸化膜
16 ソース電極
17 ドレイン電極
18 ゲート電極
19 半導体機能層
DESCRIPTION OF SYMBOLS 1
Claims (8)
前記基板上に形成され且つ二次元キャリアガスを有する半導体機能層と、
前記半導体機能層上において互いに離間して形成される第1及び第2の主電極と、
前記半導体機能層上における前記第1及び第2の主電極間に形成される制御電極と、
前記半導体機能層と前記制御電極との間に形成される酸素を含有する金属膜と、を備え、
酸素濃度に応じて二次元キャリアガス濃度を抑制させ、
前記金属膜と前記半導体機能層との接合界面における結晶格子は不連続であることを特徴とする半導体装置。 A substrate,
A semiconductor functional layer formed on the substrate and having a two-dimensional carrier gas;
First and second main electrodes formed apart from each other on the semiconductor functional layer;
A control electrode formed between the first and second main electrodes on the semiconductor functional layer;
A metal film containing oxygen formed between the semiconductor functional layer and the control electrode,
The two-dimensional carrier gas concentration is suppressed according to the oxygen concentration,
A semiconductor device, wherein a crystal lattice at a junction interface between the metal film and the semiconductor functional layer is discontinuous.
前記基板上に形成され且つ二次元キャリアガスを有する半導体機能層と、
前記半導体機能層上において互いに離間して形成される第1及び第2の主電極と、
前記半導体機能層上における前記第1及び第2の主電極間に形成される制御電極と、
前記半導体機能層と前記制御電極との間に形成される酸化ニッケル膜と、を備え、
酸素濃度に応じて二次元キャリアガス濃度を抑制させ、
前記酸化ニッケル膜と前記半導体機能層との接合界面における結晶格子は不連続であることを特徴とする半導体装置。 A substrate,
A semiconductor functional layer formed on the substrate and having a two-dimensional carrier gas;
First and second main electrodes formed apart from each other on the semiconductor functional layer;
A control electrode formed between the first and second main electrodes on the semiconductor functional layer;
A nickel oxide film formed between the semiconductor functional layer and the control electrode,
The two-dimensional carrier gas concentration is suppressed according to the oxygen concentration,
A semiconductor device, wherein a crystal lattice at a junction interface between the nickel oxide film and the semiconductor functional layer is discontinuous.
前記基板上にAlxInyGa1−x−yN(但し0≦x<1、0≦y≦1、0≦x+y≦1)を含むキャリア走行層を形成する工程と、
前記キャリア走行層上にAlaInbGa1−a−bN(但し0<a≦1、0≦b≦1、
0≦a+b≦1、x<a)を含むキャリア供給層を形成し、半導体機能層を得る工程と、
前記半導体機能層上に第1及び第2の主電極を互いに離間して形成する工程と、
前記半導体機能層上における前記第1及び第2の主電極間に、酸素濃度に応じて二次元キャリアガス濃度を抑制させ、酸素を含有する金属膜金属酸化膜を結晶格子が前記半導体機能層とが不連続になるように形成する工程と、
前記金属膜上に制御電極を形成する工程と、を備える半導体装置の製造方法。 Preparing a substrate;
Forming a carrier traveling layer containing AlxInyGa1-xyN (where 0 ≦ x <1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1) on the substrate;
AlaInbGa1-a-bN (where 0 <a ≦ 1, 0 ≦ b ≦ 1,
Forming a carrier supply layer including 0 ≦ a + b ≦ 1, x <a) to obtain a semiconductor functional layer;
Forming the first and second main electrodes on the semiconductor functional layer separately from each other;
Between the first and second main electrodes on the semiconductor functional layer, a two-dimensional carrier gas concentration is suppressed according to the oxygen concentration, and a metal film containing a metal oxide metal oxide film has a crystal lattice and the semiconductor functional layer. Forming a discontinuous, and
Forming a control electrode on the metal film. A method for manufacturing a semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015122296A JP2015222816A (en) | 2015-06-17 | 2015-06-17 | Semiconductor device and manufacturing method of the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015122296A JP2015222816A (en) | 2015-06-17 | 2015-06-17 | Semiconductor device and manufacturing method of the same |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011039110A Division JP2012178376A (en) | 2011-02-25 | 2011-02-25 | Semiconductor device and manufacturing method thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015222816A true JP2015222816A (en) | 2015-12-10 |
Family
ID=54785667
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015122296A Pending JP2015222816A (en) | 2015-06-17 | 2015-06-17 | Semiconductor device and manufacturing method of the same |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2015222816A (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010245240A (en) * | 2009-04-06 | 2010-10-28 | Sanken Electric Co Ltd | Heterojunction field-effect semiconductor device and method of manufacturing the same |
-
2015
- 2015-06-17 JP JP2015122296A patent/JP2015222816A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010245240A (en) * | 2009-04-06 | 2010-10-28 | Sanken Electric Co Ltd | Heterojunction field-effect semiconductor device and method of manufacturing the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6174874B2 (en) | Semiconductor device | |
JP4744109B2 (en) | Semiconductor device and manufacturing method thereof | |
JP4531071B2 (en) | Compound semiconductor device | |
JP5400266B2 (en) | Field effect transistor | |
JP5810293B2 (en) | Nitride semiconductor device | |
JP5190923B2 (en) | Nitride semiconductor transistor having GaN as channel layer and manufacturing method thereof | |
JP2011166067A (en) | Nitride semiconductor device | |
JP2008521248A (en) | Nitride-based transistors and cap and / or inert layers of transistor structures and methods for their manufacture | |
JP2013235873A (en) | Semiconductor device and method of manufacturing the same | |
JP5919703B2 (en) | Semiconductor device | |
JP5655424B2 (en) | Compound semiconductor device | |
JP2010171416A (en) | Semiconductor device, manufacturing method therefor, and leakage-current reduction method therefor | |
JP5343910B2 (en) | Method for manufacturing compound semiconductor device | |
JP2010258313A (en) | Field-effect transistor and manufacturing method thereof | |
JP2006286698A (en) | Electronic device and power converter | |
JP2017085058A (en) | Compound semiconductor device and manufacturing method therefor | |
JP4748501B2 (en) | High electron mobility transistor | |
JP2011210785A (en) | Field-effect transistor and method for manufacturing the same | |
JP2015106627A (en) | Semiconductor laminated substrate | |
JP2015115371A (en) | Nitride semiconductor device and method for manufacturing the same, and diode and field effect transistor | |
JP2007103727A (en) | Silicon carbide semiconductor device and method of manufacturing same | |
JP2011108712A (en) | Nitride semiconductor device | |
JP2010245240A (en) | Heterojunction field-effect semiconductor device and method of manufacturing the same | |
JP2015126034A (en) | Field effect semiconductor element | |
JP2015119028A (en) | Semiconductor device, field effect transistor and diode |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151027 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160422 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160421 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160616 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20160829 |