JP5343910B2 - Method for manufacturing compound semiconductor device - Google Patents
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Abstract
Description
本発明は、化合物半導体装置及びその製造方法に係り、特に、導電性の炭化シリコン（ＳｉＣ）基板を用いた化合物半導体装置及びその製造方法に関する。 The present invention relates to a compound semiconductor device and a manufacturing method thereof, and more particularly, to a compound semiconductor device using a conductive silicon carbide (SiC) substrate and a manufacturing method thereof.
近時、サファイア、ＳｉＣ、窒化ガリウム（ＧａＮ）、シリコン（Ｓｉ）等よりなる基板上に、窒化アルミニウムガリウム（ＡｌＧａＮ）／ＧａＮヘテロ構造を結晶成長し、ＧａＮ層を電子走行層とする電子デバイスの開発が活発に行われている。このような電子デバイスとしては、例えば、高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）が知られている。ＧａＮのバンドギャップは３．４ｅＶであり、ＧａＡｓの１．４ｅＶと比較して大きい。このため、ＧａＮは、高耐圧の電子デバイスを実現しうる半導体材料として期待されている。 Recently, an electronic device in which an aluminum gallium nitride (AlGaN) / GaN heterostructure is crystal-grown on a substrate made of sapphire, SiC, gallium nitride (GaN), silicon (Si), etc., and the GaN layer is an electron transit layer. Development is active. As such an electronic device, for example, a high electron mobility transistor (HEMT) is known. The band gap of GaN is 3.4 eV, which is larger than 1.4 eV of GaAs. For this reason, GaN is expected as a semiconductor material that can realize a high-breakdown-voltage electronic device.
携帯電話の基地局用増幅器には、高電圧動作が求められている。このため、基地局用増幅器に用いられるＨＥＭＴは、高耐圧であることが必須となっている。ＧａＮ−ＨＥＭＴの電流オフ時の耐圧としては、これまでに３００Ｖを越える値が報告されている。 High voltage operation is required for base station amplifiers of mobile phones. For this reason, the HEMT used for the base station amplifier is required to have a high breakdown voltage. A value exceeding 300 V has been reported as a breakdown voltage when the current of the GaN-HEMT is off.
また、現在、ＧａＮ−ＨＥＭＴは、基板としてＳｉＣ基板を用いた場合に最も良好な出力特性が得られている。これは、ＳｉＣが熱伝導率に優れているためである。 At present, the GaN-HEMT has the best output characteristics when a SiC substrate is used as the substrate. This is because SiC is excellent in thermal conductivity.
ところが、高周波デバイスの基板として使用される半絶縁性のＳｉＣ基板は、絶縁性の制御が困難等の理由により価格が非常に高い。このため、半絶縁性のＳｉＣ基板を用いたのでは、ＧａＮ−ＨＥＭＴの普及が阻害される可能性がある。そこで、その対策として、ＧａＮ−ＨＥＭＴの基板として導電性のＳｉＣ基板を用いることが検討されている。導電性ＳｉＣ基板は、光デバイスや低周波高出力電子デバイスへの用途を目的として先行して開発され、既に量産、大口径化が実現されており、半絶縁性ＳｉＣ基板と比較して安価に入手することができる。 However, a semi-insulating SiC substrate used as a substrate for a high-frequency device is very expensive because it is difficult to control insulation. For this reason, if a semi-insulating SiC substrate is used, the spread of GaN-HEMT may be hindered. Therefore, as a countermeasure, it has been studied to use a conductive SiC substrate as the substrate of the GaN-HEMT. Conductive SiC substrates have been developed for the purpose of application to optical devices and low-frequency high-power electronic devices, and have already been mass-produced and large-diametered, and are less expensive than semi-insulating SiC substrates. It can be obtained.
しかし、高周波デバイスの基板として導電性ＳｉＣ基板を使用するには、高周波性能を律速する絶縁性・容量の観点から、導電性ＳｉＣ基板と活性層との間に十分な距離を確保する必要がある。そこで、導電性ＳｉＣ基板と活性層との間には、ＡｌＮ等の高抵抗結晶よりなる比較的厚いバッファ層を挿入することが行われている。 However, in order to use a conductive SiC substrate as a substrate for a high-frequency device, it is necessary to secure a sufficient distance between the conductive SiC substrate and the active layer from the viewpoint of insulation and capacity that control high-frequency performance. . Therefore, a relatively thick buffer layer made of a high resistance crystal such as AlN is inserted between the conductive SiC substrate and the active layer.
導電性ＳｉＣ基板と活性層との間のバッファ層として用いられるＡｌＮ層の形成には、ハイドライド気相成長(Hydride Vapor Phase Epitaxy：ＨＶＰＥ)法等が用いられる。ＨＶＰＥ法によれば、安価に厚いＡｌＮ層を高速成長することが可能である。 A hydride vapor phase epitaxy (HVPE) method or the like is used to form an AlN layer used as a buffer layer between the conductive SiC substrate and the active layer. According to the HVPE method, it is possible to grow a thick AlN layer at high speed at a low cost.
しかしながら、ＨＶＰＥ法により形成されたＡｌＮ層の成長表面には、大きな凹凸が生じることが多い。このような凹凸の大きい表面を有するＡｌＮ層上にＧａＮ層を含む化合物半導体層を形成し、ＨＥＭＴ等の電子デバイスを構成した場合、十分なデバイス特性を得ることができなかった。 However, large unevenness often occurs on the growth surface of the AlN layer formed by the HVPE method. When a compound semiconductor layer including a GaN layer is formed on an AlN layer having such a rough surface and an electronic device such as a HEMT is configured, sufficient device characteristics cannot be obtained.
本発明の目的は、導電性ＳｉＣ基板上にＧａＮ系のキャリア走行層を含む化合物半導体層を形成して化合物半導体装置を構成する場合において、優れたデバイス特性を実現することができる化合物半導体装置及びその製造方法を提供することにある。 An object of the present invention is to provide a compound semiconductor device capable of realizing excellent device characteristics when a compound semiconductor device is formed by forming a compound semiconductor layer including a GaN-based carrier traveling layer on a conductive SiC substrate. It is in providing the manufacturing method.
本発明の一観点によれば、導電性ＳｉＣ基板上に、第１のＡｌＮバッファ層を形成する工程と、前記第１のＡｌＮバッファ層上に、第２のＡｌＮバッファ層を形成する工程と、前記第２のＡｌＮバッファ層上に、ドナー不純物を不活性化してキャリア濃度を低減するキャリア濃度低減用不純物が添加され、Ａｌ組成ｘが０≦ｘ≦１であるＡｌｘＧａ１−ｘＮ層を形成する工程と、前記ＡｌｘＧａ１−ｘＮ層上に、ＧａＮ系のキャリア走行層を形成する工程と、前記キャリア走行層上に、キャリア供給層を形成する工程と、前記キャリア供給層上に、ソース電極及びドレイン電極を形成する工程と、前記ソース電極と前記ドレイン電極との間の前記キャリア供給層上に、ゲート電極を形成する工程とを有し、前記キャリア濃度低減用不純物は、遷移金属元素であることを特徴とする化合物半導体装置の製造方法が提供される。 According to one aspect of the present invention, a conductive SiC substrate, forming a first AlN buffer layer, the first AlN buffer layer, forming a second AlN buffer layer, An Al x Ga 1-x N layer having an Al composition x of 0 ≦ x ≦ 1 is added on the second AlN buffer layer by adding an impurity for reducing the carrier concentration by inactivating donor impurities. Forming a GaN-based carrier running layer on the Al x Ga 1-x N layer, forming a carrier supply layer on the carrier running layer, and the carrier supply layer above, forming a source electrode and a drain electrode, the carrier supply layer between the source electrode and the drain electrode, and organic and forming a gate electrode, impurity for the carrier concentration reduction The method for manufacturing a compound semiconductor device comprising a transition metal element der Rukoto is provided.
本発明によれば、導電性ＳｉＣ基板上に、バッファ層を形成し、バッファ層上に、不本意に取り込まれるドナー不純物を不活性化してキャリア濃度を低減するキャリア濃度低減用不純物が添加され、Ａｌ組成ｘが０≦ｘ≦１であるＡｌｘＧａ１−ｘＮ層を形成し、ＡｌｘＧａ１−ｘＮ層上に、ＧａＮ系のキャリア走行層を形成するので、オフ状態電流を十分に低減するとともに、十分に高抵抗な素子間分離抵抗を得ることができる。したがって、本発明によれば、半絶縁性ＳｉＣ基板と比較して安価な導電性ＳｉＣ基板を用いた場合において、デバイス特性に優れた化合物半導体装置を提供することができる。 According to the present invention, a buffer layer is formed on a conductive SiC substrate, and a carrier concentration reducing impurity is added on the buffer layer to deactivate the donor impurity that is unintentionally taken in and reduce the carrier concentration, An Al x Ga 1-x N layer having an Al composition x of 0 ≦ x ≦ 1 is formed, and a GaN-based carrier running layer is formed on the Al x Ga 1-x N layer, so that the off-state current is sufficiently high And a sufficiently high resistance between elements can be obtained. Therefore, according to the present invention, it is possible to provide a compound semiconductor device having excellent device characteristics when a conductive SiC substrate that is less expensive than a semi-insulating SiC substrate is used.
本発明による化合物半導体装置及びその製造方法の説明に先立ち、導電性ＳｉＣ基板上のＡｌＮバッファ層上に単にＧａＮ層が形成されたＧａＮ−ＨＥＭＴについて図１５乃至図１８を用いて説明する。図１５はＡｌＮバッファ層上に単にＧａＮ層が形成されたＧａＮ−ＨＥＭＴの構造を示す断面図、図１６及び図１７は図１５に示すＧａＮ−ＨＥＭＴのデバイス特性を示すグラフ、図１８は図１５に示すＧａＮ−ＨＥＭＴのデバイス特性を説明する断面図である。 Prior to the description of the compound semiconductor device and the manufacturing method thereof according to the present invention, a GaN-HEMT in which a GaN layer is simply formed on an AlN buffer layer on a conductive SiC substrate will be described with reference to FIGS. 15 is a cross-sectional view showing a structure of a GaN-HEMT in which a GaN layer is simply formed on an AlN buffer layer, FIGS. 16 and 17 are graphs showing device characteristics of the GaN-HEMT shown in FIG. 15, and FIG. It is sectional drawing explaining the device characteristic of GaN-HEMT shown in FIG.
まず、ＡｌＮバッファ層上に単にＧａＮ層が形成されたＧａＮ−ＨＥＭＴの構造について図１５を用いて説明する。 First, the structure of a GaN-HEMT in which a GaN layer is simply formed on an AlN buffer layer will be described with reference to FIG.
図示するように、単結晶のｎ型導電性ＳｉＣ基板１００上には、厚さ２５μｍ、アンドープのｉ型ＡｌＮバッファ層１０２が形成されている。ｉ型ＡｌＮバッファ層１０２は、後述するように、ＨＶＰＥ法により形成されたものであり、その表面には大きな凹凸が生じている。 As shown in the figure, an undoped i-type AlN buffer layer 102 having a thickness of 25 μm is formed on a single-crystal n-type conductive SiC substrate 100. As will be described later, the i-type AlN buffer layer 102 is formed by the HVPE method, and has large irregularities on the surface thereof.
ｉ型ＡｌＮバッファ層１０２上には、厚さ０．１μｍ以下、具体的には厚さ５０ｎｍ程度、アンドープのｉ型ＡｌＮ層１０４が形成されている。ｉ型ＡｌＮバッファ層１０２表面の大きな凹凸のために、比較的薄いｉ型ＡｌＮ層１０４の表面にも大きな凹凸が生じている。 On the i-type AlN buffer layer 102, an undoped i-type AlN layer 104 having a thickness of 0.1 μm or less, specifically about 50 nm, is formed. Due to the large irregularities on the surface of the i-type AlN buffer layer 102, large irregularities are also generated on the surface of the relatively thin i-type AlN layer 104.
こうして、ｎ型導電性ＳｉＣ基板１００上に、ｉ型ＡｌＮバッファ層１０２とｉ型ＡｌＮ層１０４とからなるバッファ層１０５が形成されている。 Thus, the buffer layer 105 composed of the i-type AlN buffer layer 102 and the i-type AlN layer 104 is formed on the n-type conductive SiC substrate 100.
ｉ型ＡｌＮ層１０４上には、厚さ１〜２μｍ、アンドープのｉ型ＧａＮ層１０６が形成されている。ｉ型ＧａＮ層１０６の下部には、低抵抗層１０８が形成されてしまう。低抵抗層１０８については後述する。 On the i-type AlN layer 104, an undoped i-type GaN layer 106 having a thickness of 1 to 2 μm is formed. A low resistance layer 108 is formed below the i-type GaN layer 106. The low resistance layer 108 will be described later.
ｉ型ＧａＮ層１０６上には、厚さ２０〜３０ｎｍのｎ型ＡｌＧａＮ層１１０が形成されている。 An n-type AlGaN layer 110 having a thickness of 20 to 30 nm is formed on the i-type GaN layer 106.
ｉ型ＧａＮ層１０６は電子走行層として機能し、ｎ型ＡｌＧａＮ層１１０は電子供給層として機能する。ｉ型ＧａＮ層１０６のｎ型ＡｌＧａＮ層１１０との界面近傍には、２次元電子ガス層１１２が形成される。 The i-type GaN layer 106 functions as an electron transit layer, and the n-type AlGaN layer 110 functions as an electron supply layer. A two-dimensional electron gas layer 112 is formed in the vicinity of the interface between the i-type GaN layer 106 and the n-type AlGaN layer 110.
ｎ型ＡｌＧａＮ層１１０上には、厚さ３〜８ｎｍのｎ型ＧａＮキャップ層１１４が形成されている。 An n-type GaN cap layer 114 having a thickness of 3 to 8 nm is formed on the n-type AlGaN layer 110.
ｎ型ＧａＮキャップ層１１４上には、ソース電極１１６及びドレイン電極１１８がオーミック接合されている。ソース電極１１６及びドレイン電極１１８は、Ｔｉ膜とＡｌ膜とが順次積層されてなるＴｉ／Ａｌ膜により構成されている。 On the n-type GaN cap layer 114, the source electrode 116 and the drain electrode 118 are ohmically joined. The source electrode 116 and the drain electrode 118 are composed of a Ti / Al film in which a Ti film and an Al film are sequentially stacked.
ソース電極１１６とドレイン電極１１８との間のｎ型ＧａＮキャップ層１１４上には、シリコン窒化膜（ＳｉＮ膜）１２０が形成されている。ＳｉＮ膜１２０には、ｎ型ＧａＮキャップ層１１４に達する開口部１２２が形成されている。ｎ型ＧａＮキャップ層１１４上には、開口部１２２を介して、ゲート電極１２４がショットキー接合されている。ゲート電極１２４は、Ｎｉ膜とＡｕ膜とが順次積層されてなるＮｉ／Ａｕ膜により構成されている。 A silicon nitride film (SiN film) 120 is formed on the n-type GaN cap layer 114 between the source electrode 116 and the drain electrode 118. An opening 122 reaching the n-type GaN cap layer 114 is formed in the SiN film 120. On the n-type GaN cap layer 114, the gate electrode 124 is Schottky bonded through the opening 122. The gate electrode 124 is composed of a Ni / Au film in which a Ni film and an Au film are sequentially stacked.
こうして、電子走行層として機能するｉ型ＧａＮ層１０６と、電子供給層として機能するｎ型ＡｌＧａＮ層１１０とを有するＧａＮ−ＨＥＭＴが構成されている。 Thus, a GaN-HEMT having the i-type GaN layer 106 that functions as an electron transit layer and the n-type AlGaN layer 110 that functions as an electron supply layer is configured.
なお、隣接するＧａＮ−ＨＥＭＴ素子間は、ｎ型ＧａＮキャップ層１１４及びｎ型ＡｌＧａＮ層１１０を貫いてｉ型ＧａＮ層１０６に達する素子間分離領域（図示せず）により分離されている。素子間分離領域は、ｎ型ＧａＮキャップ層１１４及びｎ型ＡｌＧａＮ層１１０を貫いてｉ型ＧａＮ層１０６に達する溝内に埋め込まれた絶縁膜により構成されている。 Adjacent GaN-HEMT elements are separated by an element isolation region (not shown) that penetrates the n-type GaN cap layer 114 and the n-type AlGaN layer 110 and reaches the i-type GaN layer 106. The element isolation region is configured by an insulating film embedded in a groove that reaches the i-type GaN layer 106 through the n-type GaN cap layer 114 and the n-type AlGaN layer 110.
上記図１５に示すＨＥＭＴは、以下のようにして製造される。 The HEMT shown in FIG. 15 is manufactured as follows.
まず、単結晶のｎ型導電性ＳｉＣ基板１００上に、ＨＶＰＥ法により、厚さ２５μｍのｉ型ＡｌＮバッファ層１０２を成長する。ｉ型ＡｌＮバッファ層１０２の成長条件は、原料ガスとしてトリメチルアルミニウムガス、アンモニアガス、及びＨＣｌガスを用い、成長圧力を常圧とし、成長速度を１００μｍ／ｈとする。ＨＶＰＥ法により形成されたｉ型ＡｌＮバッファ層１０２の成長表面には、凹凸の大きな結晶面が生ずることが多い。 First, an i-type AlN buffer layer 102 having a thickness of 25 μm is grown on a single crystal n-type conductive SiC substrate 100 by HVPE. As growth conditions for the i-type AlN buffer layer 102, trimethylaluminum gas, ammonia gas, and HCl gas are used as source gases, the growth pressure is normal pressure, and the growth rate is 100 μm / h. On the growth surface of the i-type AlN buffer layer 102 formed by the HVPE method, a crystal surface with large irregularities is often generated.
次いで、ｉ型ＡｌＮバッファ層１０２上に、減圧式の有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法により、厚さ５０ｎｍのｉ型ＡｌＮ層１０４、厚さ１〜２μｍのｉ型ＧａＮ層１０６、厚さ２０〜３０ｎｍのｎ型ＡｌＧａＮ層１１０、及び厚さ３〜８ｎｍのｎ型ＧａＮキャップ層１１４を順次成長する。 Next, an i-type AlN layer 104 having a thickness of 50 nm and an i-type GaN having a thickness of 1 to 2 μm are formed on the i-type AlN buffer layer 102 by a reduced pressure metal organic chemical vapor deposition (MOCVD) method. A layer 106, an n-type AlGaN layer 110 having a thickness of 20 to 30 nm, and an n-type GaN cap layer 114 having a thickness of 3 to 8 nm are sequentially grown.
減圧式ＭＯＣＶＤ法によるこれら化合物半導体層の成長条件は、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスを用い、成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭとする。また、成長圧力は５０〜３００Ｔｏｒｒ、成長温度は１０００〜１２００℃とする。また、ｎ型ＡｌＧａＮ層１１０、ｎ型ＧａＮキャップ層１１４を成長する際には、他の原料ガスとともに希釈ＳｉＨ４を数ｃｃｍで供給し、ｎ型ＡｌＧａＮ層１１０、ｎ型ＧａＮキャップ層１１４に不純物としてＳｉをキャリア濃度１×１０１８〜５×１０１８／ｃｍ３で添加する。 The growth conditions of these compound semiconductor layers by the reduced pressure MOCVD method are as follows: trimethylaluminum gas, trimethylgallium gas, and ammonia gas are used as source gases, and depending on the compound semiconductor layer to be grown, trimethylaluminum gas that is an Al source, Ga source The presence / absence of the trimethylgallium gas and the flow rate are appropriately set. The flow rate of ammonia gas, which is a common raw material, is 100 ccm to 10 LM. The growth pressure is 50 to 300 Torr, and the growth temperature is 1000 to 1200 ° C. Further, when the n-type AlGaN layer 110 and the n-type GaN cap layer 114 are grown, diluted SiH 4 is supplied in several ccm together with other source gases, and impurities are introduced into the n-type AlGaN layer 110 and the n-type GaN cap layer 114. Si is added at a carrier concentration of 1 × 10 18 to 5 × 10 18 / cm 3 .
上記化合物半導体層の成長において、ｉ型ＧａＮ層１０６は、原料ガスに含まれるＳｉ等の導電性不純物、すなわちドナー不純物を大量に取り込む。このとき、凹凸の大きな表面を有するｉ型ＡｌＮバッファ層１０２上にｉ型ＧａＮ層１０６を成長すると、その表面の大きな凹凸に起因して、ｉ型ＧａＮ層１０６の下部、すなわちｉ型ＧａＮ層１０６におけるｉ型ＡｌＮバッファ層１０２表面近傍の部分に、ドナー不純物の濃度が高い低抵抗層１０８が形成される。 In the growth of the compound semiconductor layer, the i-type GaN layer 106 takes in a large amount of conductive impurities such as Si contained in the source gas, that is, donor impurities. At this time, when the i-type GaN layer 106 is grown on the i-type AlN buffer layer 102 having a surface with large irregularities, the lower portion of the i-type GaN layer 106, that is, the i-type GaN layer 106 due to the large irregularities on the surface. A low resistance layer 108 having a high donor impurity concentration is formed in the vicinity of the surface of the i-type AlN buffer layer 102 in FIG.
次いで、ｎ型ＧａＮキャップ層１１４上の所定領域に、リフトオフ法により、Ｔｉ／Ａｌ膜よりなるソース電極１１６及びドレイン電極１１８を形成する。 Next, a source electrode 116 and a drain electrode 118 made of a Ti / Al film are formed in a predetermined region on the n-type GaN cap layer 114 by a lift-off method.
次いで、全面に、プラズマＣＶＤ法により、ＳｉＮ膜１２０を堆積する。 Next, a SiN film 120 is deposited on the entire surface by plasma CVD.
次いで、フォトリソグラフィ及びドライエッチングにより、ＳｉＮ膜１２０にｎ型ＧａＮキャップ層１１４に達する開口部１２２を形成する。 Next, an opening 122 reaching the n-type GaN cap layer 114 is formed in the SiN film 120 by photolithography and dry etching.
次いで、リフトオフ法により、開口部１２２を介してｎ型ＧａＮキャップ層１１４上に、Ｎｉ／Ａｕ膜よりなるゲート電極１２４を形成する。 Next, a gate electrode 124 made of a Ni / Au film is formed on the n-type GaN cap layer 114 through the opening 122 by a lift-off method.
こうして、図１５に示すＧａＮ−ＨＥＭＴが製造される。 Thus, the GaN-HEMT shown in FIG. 15 is manufactured.
本願発明者等は、上記のようにして製造された図１５に示すＧａＮ−ＨＥＭＴのデバイス特性を実験的に評価し、以下の点を明らかにした。 The inventors of the present application experimentally evaluated the device characteristics of the GaN-HEMT shown in FIG. 15 manufactured as described above, and clarified the following points.
まず、本願発明者等は、図１５に示すＧａＮ−ＨＥＭＴは、非常に大きなオフ状態電流が流れる、すなわち、トランジスタをオフすることが困難であることを明らかにした。 First, the inventors of the present application clarified that the GaN-HEMT shown in FIG. 15 has a very large off-state current, that is, it is difficult to turn off the transistor.
図１６は、図１５に示すＧａＮ−ＨＥＭＴの三端子電流電圧特性を示すグラフである。 FIG. 16 is a graph showing the three-terminal current-voltage characteristics of the GaN-HEMT shown in FIG.
三端子電流電圧特性の測定では、ソースをグラウンドに接続し、ゲート電圧を＋２Ｖから−３Ｖまで１Ｖステップで設定したときのドレイン電圧とドレイン電流を測定している。グラフの横軸はドレイン・ソース間電圧、縦軸はドレイン電流を示している。グラフにおける電流電圧曲線は、同一ドレイン・ソース間電圧においてドレイン電流が大きい順に、それぞれゲート電圧が２Ｖ、１Ｖ、０Ｖ、−１Ｖ、−２Ｖ、−３Ｖの場合について得られたものである。この場合では−１Ｖ、−２Ｖ、−３Ｖの曲線がほとんど重なって見えている。 In the measurement of the three-terminal current-voltage characteristics, the drain voltage and drain current are measured when the source is connected to the ground and the gate voltage is set from +2 V to -3 V in 1 V steps. The horizontal axis of the graph represents the drain-source voltage, and the vertical axis represents the drain current. The current-voltage curves in the graph are obtained when the gate voltage is 2 V, 1 V, 0 V, −1 V, −2 V, and −3 V in descending order of the drain current in the same drain-source voltage. In this case, the curves of -1V, -2V, and -3V are almost overlapped.
図１６に示すグラフから明らかなように、ゲート電圧が−３Ｖの場合においても、非常に大きなドレイン電流が流れている。５０Ｖのドレイン・ソース間電圧では、５ｍＡものドレイン電流が流れている。この結果から、図１５に示すＧａＮ−ＨＥＭＴでは、トランジスタをオフすることが困難であることが分かる。 As is clear from the graph shown in FIG. 16, a very large drain current flows even when the gate voltage is −3V. With a drain-source voltage of 50 V, a drain current of 5 mA flows. From this result, it can be seen that it is difficult to turn off the transistor in the GaN-HEMT shown in FIG.
また、本願発明者等は、図１５に示すＧａＮ−ＨＥＭＴでは、隣接する素子間を電気的に十分に分離することが困難であり、隣接する素子から流入するキャリアによって正常動作が阻害される場合があることを明らかにした。 Further, the inventors of the present application have difficulty in electrically separating adjacent elements sufficiently in the GaN-HEMT shown in FIG. 15, and normal operation is hindered by carriers flowing from the adjacent elements. Revealed that there is.
図１７は、図１５に示すＧａＮ−ＨＥＭＴの素子間分離抵抗の評価に用いた電流電圧特性を示すグラフである。この電流電圧特性の測定では、素子間分離領域により分離された隣接する２つのＨＥＭＴについて、一方のＨＥＭＴのドレインと他方のＨＥＭＴのソースとの間に電圧を印加し、これらの間に流れる電流を測定した。グラフの横軸は電圧を示し、縦軸は電流を示している。 FIG. 17 is a graph showing current-voltage characteristics used for evaluating the inter-element isolation resistance of the GaN-HEMT shown in FIG. In this measurement of current-voltage characteristics, for two adjacent HEMTs separated by the element isolation region, a voltage is applied between the drain of one HEMT and the source of the other HEMT, and the current flowing between them is It was measured. The horizontal axis of the graph represents voltage, and the vertical axis represents current.
図１７に示すグラフから分かるように、素子間分離領域により分離された隣接する２つのＧａＮ−ＨＥＭＴ素子において、一方の素子のドレインと他方の素子のソースとの間に１００Ｖの電圧が印加された場合に、ほぼ１．０×１０−３Ａに達する大きなもれ電流が流れている。この結果から、図１５に示すＧａＮ−ＨＥＭＴでは、高抵抗な素子間分離抵抗が得られず、隣接する素子を電気的に十分に分離することが困難であることが分かる。このように隣接する素子間の分離が不十分であると、一方の素子に他方の素子からキャリアが流入し、一方の素子の正常動作が阻害されることとなる。 As can be seen from the graph shown in FIG. 17, in two adjacent GaN-HEMT elements separated by the element isolation region, a voltage of 100 V was applied between the drain of one element and the source of the other element. In some cases, a large leakage current that reaches approximately 1.0 × 10 −3 A flows. From this result, it can be seen that the GaN-HEMT shown in FIG. 15 does not provide a high resistance inter-element isolation resistance, and it is difficult to electrically isolate adjacent elements sufficiently. Thus, if the separation between adjacent elements is insufficient, carriers flow into one element from the other element, and normal operation of one element is hindered.
上述のように、図１５に示すＨＥＭＴでは、非常に大きなオフ状態電流が流れ、また、高抵抗な素子間分離抵抗を得ることが困難であり、良好なデバイス特性を得ることができない。このようなデバイス特性は、凹凸の大きい表面を有するｉ型ＡｌＮバッファ層１０２上にｉ型ＧａＮ層１０６を形成する際にｉ型ＧａＮ層１０６の下部に容易に形成される低抵抗層１０８に起因する。 As described above, in the HEMT shown in FIG. 15, a very large off-state current flows, and it is difficult to obtain a high resistance element isolation resistance, and it is not possible to obtain good device characteristics. Such device characteristics are caused by the low resistance layer 108 that is easily formed below the i-type GaN layer 106 when the i-type GaN layer 106 is formed on the i-type AlN buffer layer 102 having a rough surface. To do.
上記図１５に示すように、ＨＶＰＥ法等により形成された凹凸の大きい表面を有するｉ型ＡｌＮバッファ層上１０２にｉ型ＧａＮ層１０６を成長すると、その表面の大きな凹凸に起因して、ｉ型ＧａＮ層１０８の下部に、Ｓｉ等のドナー不純物の濃度が高い低抵抗層１０８が形成される。こうしてｉ型ＧａＮ層１０６の下部に形成された低抵抗層１０８が存在するために、図１５に示すＧａＮ−ＨＥＭＴでは、良好なデバイス特性を得ることができない。 As shown in FIG. 15, when the i-type GaN layer 106 is grown on the i-type AlN buffer layer 102 having a large unevenness formed by the HVPE method or the like, the i-type is caused by the large unevenness on the surface. A low resistance layer 108 having a high concentration of donor impurities such as Si is formed under the GaN layer 108. Thus, since the low resistance layer 108 formed under the i-type GaN layer 106 exists, the GaN-HEMT shown in FIG. 15 cannot obtain good device characteristics.
ｉ型ＧａＮ層１０６の下部に形成された低抵抗層１０８によるデバイス特性の劣化について図１８を用いて説明する。 Deterioration of device characteristics due to the low resistance layer 108 formed under the i-type GaN layer 106 will be described with reference to FIG.
まず、ｉ型ＧａＮ層１０６の下部に、高濃度のキャリア濃度を有する結晶層、すなわち低抵抗層１０８が形成されていると、トランジスタをオフするためのゲート電圧により生じる空乏層は、低抵抗層１０８まで伸びることができない。このため、トランジスタをオフするためのゲート電圧を印加しても、図１８において矢印Ａで示すように、低抵抗層１０８を介して、ドレイン・ソース間に電流が流れる。図１５に示すＧａＮ−ＨＥＭＴにおいてオフ状態電流が大きいのは、このように低抵抗層１０８を介して流れる電流のためである。 First, when a crystal layer having a high carrier concentration, that is, a low resistance layer 108 is formed below the i-type GaN layer 106, a depletion layer generated by a gate voltage for turning off the transistor is a low resistance layer. Can't grow to 108. Therefore, even when a gate voltage for turning off the transistor is applied, a current flows between the drain and the source through the low resistance layer 108 as shown by an arrow A in FIG. The reason why the off-state current is large in the GaN-HEMT shown in FIG. 15 is because of the current flowing through the low resistance layer 108 in this way.
また、ＧａＮ−ＨＥＭＴ素子間は、図１８に示すように、ｎ型ＧａＮキャップ層１１４及びｎ型ＡｌＧａＮ層１１０を貫いてｉ型ＧａＮ層１０６に達する溝１２６内に埋め込まれた絶縁膜よりなる素子間分離領域１２８により分離されている。このような素子間分離領域１２８を介して隣接する素子間では、ｉ型ＧａＮ層１０６の下部に形成された低抵抗層１０８を介して一方の素子に他方の素子からキャリアが流入する。このため、図１８において矢印Ｂで示すように、素子間にリーク電流が流れる。図１５に示すＧａＮ−ＨＥＭＴにおいて素子間分離抵抗が低抵抗であるのも、ｉ型ＧａＮ層１０６における低抵抗層１０８に起因している。 In addition, as shown in FIG. 18, the GaN-HEMT element is formed of an insulating film embedded in a groove 126 that passes through the n-type GaN cap layer 114 and the n-type AlGaN layer 110 and reaches the i-type GaN layer 106. It is separated by an interspace region 128. Between elements adjacent to each other through such an element isolation region 128, carriers flow into one element from the other element via a low resistance layer 108 formed under the i-type GaN layer 106. For this reason, as indicated by an arrow B in FIG. In the GaN-HEMT shown in FIG. 15, the element isolation resistance is also low due to the low resistance layer 108 in the i-type GaN layer 106.
本願発明者等は、導電性ＳｉＣ基板を用いる場合において、このようにデバイス特性の劣化を招く低抵抗層がＧａＮ系の化合物半導体層に形成されるのを回避し、優れたデバイス特性を実現することができる化合物半導体装置及びその製造方法に想到した。以下、本発明による化合物半導体装置及びその製造方法について詳述する。 In the case of using a conductive SiC substrate, the inventors of the present application avoid the formation of the low resistance layer that causes the deterioration of the device characteristics in the GaN-based compound semiconductor layer, and realize excellent device characteristics. The inventors have conceived a compound semiconductor device and a method for manufacturing the same. Hereinafter, the compound semiconductor device and the manufacturing method thereof according to the present invention will be described in detail.
［第１実施形態］
本発明の第１実施形態による化合物半導体装置及びその製造方法について図１乃至図１３を用いて説明する。図１は本実施形態による化合物半導体装置の構造を示す断面図、図２及び図３はＨＶＰＥ法により形成されたＡｌＮ層の表面を観察した結果を示す図、図４及び図５は本実施形態による化合物半導体装置のデバイス特性を示すグラフ、図６はＧａＮ−ＨＥＭＴのゲインとＡｌＮバッファ層の厚さとの関係を示すグラフ、図７はＦｅが添加されたＧａＮ層を電子走行層とする従来のＧａＮ−ＨＥＭＴにおける過渡応答を説明するタイムチャート、図８乃至図１２は本実施形態による半導体装置の製造方法を示す工程断面図である。
[First Embodiment]
The compound semiconductor device and the manufacturing method thereof according to the first embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a sectional view showing the structure of the compound semiconductor device according to the present embodiment, FIGS. 2 and 3 are views showing the results of observing the surface of an AlN layer formed by the HVPE method, and FIGS. FIG. 6 is a graph showing the relationship between the gain of the GaN-HEMT and the thickness of the AlN buffer layer, and FIG. 7 is a graph showing a conventional GaN layer doped with Fe as an electron transit layer. FIG. 8 to FIG. 12 are process cross-sectional views illustrating the method for manufacturing the semiconductor device according to the present embodiment.
まず、本実施形態による化合物半導体装置の構造について図１乃至図７を用いて説明する。 First, the structure of the compound semiconductor device according to the present embodiment will be explained with reference to FIGS.
本実施形態による化合物半導体装置は、半絶縁性ＳｉＣ基板と比較して安価な導電性ＳｉＣ基板を用いたＧａＮ−ＨＥＭＴである。 The compound semiconductor device according to the present embodiment is a GaN-HEMT using a conductive SiC substrate that is less expensive than a semi-insulating SiC substrate.
図１に示すように、単結晶のｎ型導電性ＳｉＣ基板１０上には、例えば厚さ２５μｍ、アンドープのｉ型ＡｌＮバッファ層１２が形成されている。ｉ型ＡｌＮバッファ層１２は、ｎ型導電性基板１０と後述するｉ型ＧａＮ層１８を含む化合物半導体層との間を絶縁する絶縁体層として機能する。ｉ型ＡｌＮバッファ層１２は、後述するように、例えばＨＶＰＥ法により形成されたものであり、その表面には大きな凹凸が生じている。 As shown in FIG. 1, an undoped i-type AlN buffer layer 12 having a thickness of 25 μm, for example, is formed on a single crystal n-type conductive SiC substrate 10. The i-type AlN buffer layer 12 functions as an insulator layer that insulates between the n-type conductive substrate 10 and a compound semiconductor layer including an i-type GaN layer 18 described later. As will be described later, the i-type AlN buffer layer 12 is formed by, for example, the HVPE method, and has large irregularities on the surface thereof.
図２は、ＨＶＰＥ法により形成されたＡｌＮ層の表面を観察した結果を示す光学顕微鏡像である。また、図３（ａ）は、ＨＶＰＥ法により形成されたＡｌＮ層の表面を観察した結果を示す原子間力顕微鏡像である。図３（ｂ）は、図３（ａ）におけるＡ−Ａ′線に沿った断面を示す図である。表面観察に用いたＡｌＮ層は、原料ガスとしてトリメチルアルミニウムガス、アンモニアガス、及びＨＣｌガスを用い、成長圧力を常圧とし、成長速度を１００μｍ／ｈとして、ＨＶＰＥ法により成長したものである。 FIG. 2 is an optical microscope image showing the result of observing the surface of the AlN layer formed by the HVPE method. Moreover, Fig.3 (a) is an atomic force microscope image which shows the result of having observed the surface of the AlN layer formed by HVPE method. FIG. 3B is a view showing a cross section taken along the line AA ′ in FIG. The AlN layer used for surface observation was grown by HVPE using trimethylaluminum gas, ammonia gas, and HCl gas as source gases, a growth pressure of normal pressure, and a growth rate of 100 μm / h.
図２及び図３（ａ）に示すように、ＨＶＰＥ法により形成されたＡｌＮ層の表面には、大きな凹凸が生じている。例えば、図３（ａ）原子間力顕微鏡像において逆三角形の印で示された地点間の垂直方向の距離（高低差）は、地点Ｐ１と地点Ｐ１′との間で１６３．９７ｎｍ、地点Ｐ２と地点Ｐ２′との間で１３０．７７ｎｍとなっている。 As shown in FIGS. 2 and 3A, large unevenness is generated on the surface of the AlN layer formed by the HVPE method. For example, the vertical distance (height difference) between points indicated by inverted triangle marks in FIG. 3 (a) atomic force microscope image is 163.97 nm between point P1 and point P1 ′, and point P2 And the point P2 ′ is 130.77 nm.
このように、ｉ型ＡｌＮバッファ層１２は、凹凸の大きな表面を有している。 Thus, the i-type AlN buffer layer 12 has a large uneven surface.
ｉ型ＡｌＮバッファ層１２上には、図１に示すように、例えば厚さ０．１μｍ以下、具体的には例えば厚さ２０〜５０ｎｍ、アンドープのｉ型ＡｌＮ層１４が形成されている。ｉ型ＡｌＮバッファ層１２表面の大きな凹凸のために、比較的薄いｉ型ＡｌＮ層１４の表面にも大きな凹凸が生じている。ＨＶＰＥ法により形成されたｉ型ＡｌＮバッファ層１２に対して、ｉ型ＡｌＮ層１４は、後述するように、例えばＭＯＣＶＤ法により形成されたものである。 On the i-type AlN buffer layer 12, as shown in FIG. 1, an undoped i-type AlN layer 14 having a thickness of, for example, 0.1 μm or less, specifically a thickness of 20 to 50 nm, for example, is formed. Due to the large unevenness on the surface of the i-type AlN buffer layer 12, large unevenness is also generated on the surface of the relatively thin i-type AlN layer. In contrast to the i-type AlN buffer layer 12 formed by the HVPE method, the i-type AlN layer 14 is formed by, for example, the MOCVD method, as will be described later.
こうして、ｎ型導電性ＳｉＣ基板１０上に、ｉ型ＡｌＮバッファ層１２とｉ型ＡｌＮ層１４とからなるバッファ層１５が形成されている。 Thus, the buffer layer 15 composed of the i-type AlN buffer layer 12 and the i-type AlN layer 14 is formed on the n-type conductive SiC substrate 10.
ｉ型ＡｌＮ層１４上には、例えば厚さ０．５μｍ、遷移金属元素であるＦｅが不純物として添加されたＧａＮバッファ層１６が形成されている。ＧａＮバッファ層１６には、例えば１×１０１８〜１×１０２０／ｃｍ３の濃度でＦｅが添加されている。ＧａＮバッファ層１６は、比較的厚く形成され、凹凸の大きな表面を有するｉ型ＡｌＮバッファ層１２上に形成されていても、その表面はほぼ平坦になっている。 On the i-type AlN layer 14, for example, a GaN buffer layer 16 having a thickness of 0.5 μm and added with Fe as a transition metal element as an impurity is formed. For example, Fe is added to the GaN buffer layer 16 at a concentration of 1 × 10 18 to 1 × 10 20 / cm 3 . Even if the GaN buffer layer 16 is formed on the i-type AlN buffer layer 12 which is formed relatively thick and has a rough surface, the surface thereof is substantially flat.
ＧａＮバッファ層１６上には、例えば厚さ１〜２μｍ、アンドープのｉ型ＧａＮ層１８が形成されている。なお、ｉ型ＧａＮ層１８は、ＧａＮバッファ層１６とは異なり、Ｆｅは添加されていない。 On the GaN buffer layer 16, for example, an undoped i-type GaN layer 18 having a thickness of 1 to 2 μm is formed. Unlike the GaN buffer layer 16, the i-type GaN layer 18 is not added with Fe.
ｉ型ＧａＮ層１８上には、例えば厚さ２０〜３０ｎｍのｎ型ＡｌＧａＮ層２０が形成されている。 On the i-type GaN layer 18, for example, an n-type AlGaN layer 20 having a thickness of 20 to 30 nm is formed.
ｉ型ＧａＮ層１８は電子走行層として機能し、ｎ型ＡｌＧａＮ層２０は電子供給層として機能する。ｉ型ＧａＮ層１８のｎ型ＡｌＧａＮ層２０との界面近傍には、２次元電子ガス層２２が形成される。なお、ｉ型ＧａＮ層１８に生じる２次元電子ガスが、ＧａＮバッファ層１６に添加されたＦｅの影響を受けないようにするため、ｉ型ＧａＮ層１８の厚さは、少なくとも０．５μｍ以上であることが望ましい。 The i-type GaN layer 18 functions as an electron transit layer, and the n-type AlGaN layer 20 functions as an electron supply layer. A two-dimensional electron gas layer 22 is formed in the vicinity of the interface between the i-type GaN layer 18 and the n-type AlGaN layer 20. In order to prevent the two-dimensional electron gas generated in the i-type GaN layer 18 from being affected by Fe added to the GaN buffer layer 16, the thickness of the i-type GaN layer 18 is at least 0.5 μm or more. It is desirable to be.
ｎ型ＡｌＧａＮ層２０上には、例えば厚さ３〜８ｎｍのｎ型ＧａＮキャップ層２４が形成されている。 On the n-type AlGaN layer 20, an n-type GaN cap layer 24 having a thickness of 3 to 8 nm, for example, is formed.
ｎ型ＧａＮキャップ層２４上には、ソース電極２６及びドレイン電極２８がオーミック接合されている。ソース電極２６及びドレイン電極２８は、Ｔｉ膜とＡｌ膜とが順次積層されてなるＴｉ／Ａｌ膜により構成されている。 On the n-type GaN cap layer 24, a source electrode 26 and a drain electrode 28 are in ohmic contact. The source electrode 26 and the drain electrode 28 are composed of a Ti / Al film in which a Ti film and an Al film are sequentially stacked.
ソース電極２６とドレイン電極２８との間のｎ型ＧａＮキャップ層２４上には、表面保護膜としてシリコン窒化膜（ＳｉＮ膜）３０が形成されている。ＳｉＮ膜３０には、ｎ型ＧａＮキャップ層２４に達する開口部３２が形成されている。ｎ型ＧａＮキャップ層２４上には、開口部３２を介して、ゲート電極３４がショットキー接合されている。ゲート電極３４は、Ｎｉ膜とＡｕ膜とが順次積層されてなるＮｉ／Ａｕ膜により構成されている。 On the n-type GaN cap layer 24 between the source electrode 26 and the drain electrode 28, a silicon nitride film (SiN film) 30 is formed as a surface protective film. An opening 32 reaching the n-type GaN cap layer 24 is formed in the SiN film 30. On the n-type GaN cap layer 24, a gate electrode 34 is Schottky bonded through the opening 32. The gate electrode 34 is composed of a Ni / Au film in which a Ni film and an Au film are sequentially stacked.
こうして、電子走行層として機能するｉ型ＧａＮ層１８と、電子供給層として機能するｎ型ＡｌＧａＮ層２０とを有するＧａＮ−ＨＥＭＴが構成されている。 Thus, a GaN-HEMT having the i-type GaN layer 18 functioning as an electron transit layer and the n-type AlGaN layer 20 functioning as an electron supply layer is configured.
なお、隣接するＧａＮ−ＨＥＭＴ素子間は、ｎ型ＧａＮキャップ層２４及びｎ型ＡｌＧａＮ層２０を貫いてｉ型ＧａＮ層１８に達する素子間分離領域（図示せず）により分離されている。素子間分離領域は、ｎ型ＧａＮキャップ層２４及びｎ型ＡｌＧａＮ層２０を貫いてｉ型ＧａＮ層１８に達する溝内に埋め込まれた絶縁膜により構成されている。 Adjacent GaN-HEMT elements are separated by an element isolation region (not shown) that reaches the i-type GaN layer 18 through the n-type GaN cap layer 24 and the n-type AlGaN layer 20. The element isolation region is configured by an insulating film embedded in a groove that penetrates the n-type GaN cap layer 24 and the n-type AlGaN layer 20 and reaches the i-type GaN layer 18.
本実施形態による化合物半導体装置は、凹凸の大きな表面を有するｉ型ＡｌＮバッファ層１２上、ｉ型ＧａＮ層１８下に形成され、遷移金属元素であるＦｅが添加されたＧａＮバッファ層１６を有することに主たる特徴がある。 The compound semiconductor device according to the present embodiment has the GaN buffer layer 16 formed on the i-type AlN buffer layer 12 having a large uneven surface and below the i-type GaN layer 18 to which Fe as a transition metal element is added. Has the main characteristics.
上述のように、図１５に示すＧａＮ−ＨＥＭＴでは、ｉ型ＧａＮ層１０８を成長する際にＳｉ等のドナー不純物がｉ型ＧａＮ層１０８中に取り込まれ、ｉ型ＧａＮ層１０８の下部に低抵抗層１０８が形成されていた。この低抵抗層１０８のために、図１５に示すＧａＮ−ＨＥＭＴでは、オフ状態電流が大きく、また、素子間分離抵抗が低抵抗である等、良好なデバイス特性を得ることができなかった。 As described above, in the GaN-HEMT shown in FIG. 15, when the i-type GaN layer 108 is grown, donor impurities such as Si are taken into the i-type GaN layer 108, and a low resistance is formed below the i-type GaN layer 108. Layer 108 was formed. Because of the low resistance layer 108, the GaN-HEMT shown in FIG. 15 cannot obtain good device characteristics such as a large off-state current and a low resistance between elements.
これに対し、本実施形態による化合物半導体装置では、ＧａＮバッファ層１６に添加された遷移金属元素であるＦｅが、ＧａＮバッファ層１６を成長する際にＧａＮバッファ層１６中に取り込まれたＳｉ等のドナー不純物を不活性化する。このため、ＧａＮバッファ層１６におけるキャリア濃度が低減される。これにより、凹凸の大きな表面を有するｉ型ＡｌＮバッファ層１２上にＧａＮバッファ層１６が形成されていても、ＧａＮバッファ層１６に低抵抗層が形成されるのを回避することができる。 In contrast, in the compound semiconductor device according to the present embodiment, Fe, which is a transition metal element added to the GaN buffer layer 16, such as Si taken into the GaN buffer layer 16 when the GaN buffer layer 16 is grown. Inactivate donor impurities. For this reason, the carrier concentration in the GaN buffer layer 16 is reduced. Thereby, even if the GaN buffer layer 16 is formed on the i-type AlN buffer layer 12 having a surface with large irregularities, it is possible to avoid the formation of a low resistance layer in the GaN buffer layer 16.
また、ＧａＮバッファ層１６は、比較的厚く形成され、凹凸の大きな表面を有するｉ型ＡｌＮバッファ層１２上に形成されていても、その表面はほぼ平坦になっている。電子走行層として機能するｉ型ＧａＮ層１８は、このように表面がほぼ平坦なＧａＮバッファ層１６上に形成されているため、ｉ型ＧａＮ層１８に低抵抗層が形成されるのも回避することができる。 Moreover, even if the GaN buffer layer 16 is formed on the i-type AlN buffer layer 12 which is formed relatively thick and has an uneven surface, the surface thereof is substantially flat. Since the i-type GaN layer 18 functioning as an electron transit layer is formed on the GaN buffer layer 16 having a substantially flat surface in this way, it is possible to avoid the formation of a low resistance layer in the i-type GaN layer 18. be able to.
したがって、本実施形態によれば、半絶縁性ＳｉＣ基板と比較して安価な導電性ＳｉＣ基板１０を用いた場合において、デバイス特性に優れたＧａＮ−ＨＥＭＴを実現することができる。 Therefore, according to the present embodiment, a GaN-HEMT having excellent device characteristics can be realized when the conductive SiC substrate 10 that is cheaper than the semi-insulating SiC substrate is used.
図４は、本実施形態による化合物半導体装置の三端子電流電圧特性を示すグラフである。 FIG. 4 is a graph showing the three-terminal current-voltage characteristics of the compound semiconductor device according to the present embodiment.
三端子電流電圧特性の測定では、ソースをグラウンドに接続し、ゲート電圧を＋２Ｖから−３Ｖまで１Ｖステップで設定したときのドレイン電圧とドレイン電流を測定している。グラフの横軸はドレイン・ソース間電圧、縦軸はドレイン電流を示している。グラフにおける電流電圧曲線は、同一ドレイン・ソース間電圧においてドレイン電流が大きい順に、それぞれゲート電圧が２Ｖ、１Ｖ、０Ｖ、−１Ｖ、−２Ｖ、−３Ｖの場合について得られたものである。 In the measurement of the three-terminal current-voltage characteristics, the drain voltage and drain current are measured when the source is connected to the ground and the gate voltage is set from +2 V to -3 V in 1 V steps. The horizontal axis of the graph represents the drain-source voltage, and the vertical axis represents the drain current. The current-voltage curves in the graph are obtained when the gate voltage is 2 V, 1 V, 0 V, −1 V, −2 V, and −3 V in descending order of the drain current in the same drain-source voltage.
図４に示すグラフから明らかなように、本実施形態による化合物半導体装置では、ゲート電圧が−１Ｖ以下の場合において、ドレイン電流がほぼゼロになっている。この結果から、本実施形態による化合物半導体装置は、オフ状態電流が十分に低減されており、優れたオフ性能を有することが分かる。 As is apparent from the graph shown in FIG. 4, in the compound semiconductor device according to the present embodiment, the drain current is almost zero when the gate voltage is −1 V or less. From this result, it can be seen that the compound semiconductor device according to the present embodiment has a sufficiently reduced off-state current and an excellent off-performance.
また、図５は、本実施形態による化合物半導体装置の素子間分離抵抗の評価に用いた電流電圧特性を示すグラフである。この電流電圧特性の測定では、素子間分離領域により分離された隣接する２つのＨＥＭＴについて、一方のＨＥＭＴのドレインと他方のＨＥＭＴのソースとの間に電圧を印加し、これらの間に流れる電流を測定した。グラフの横軸は電圧を示し、縦軸は電流を示している。 FIG. 5 is a graph showing the current-voltage characteristics used for evaluating the element isolation resistance of the compound semiconductor device according to the present embodiment. In this measurement of current-voltage characteristics, for two adjacent HEMTs separated by the element isolation region, a voltage is applied between the drain of one HEMT and the source of the other HEMT, and the current flowing between them is It was measured. The horizontal axis of the graph represents voltage, and the vertical axis represents current.
図５に示すグラフから分かるように、本実施形態では、素子間分離領域により分離された隣接する２つのＨＥＭＴにおいて、一方のＨＥＭＴのドレインと他方のＨＥＭＴのソースとの間に流れる電流が、１．０×１０−６Ａ以下にまで低減されている。この値は、図１７に示すＦｅが添加されたＧａＮ層を形成しない場合の約１／１０００以下である。この結果から、本実施形態では、十分に高抵抗な素子間分離抵抗が得られていることが分かる。 As can be seen from the graph shown in FIG. 5, in this embodiment, in two adjacent HEMTs separated by the element isolation region, the current flowing between the drain of one HEMT and the source of the other HEMT is 1 It is reduced to 0.0 × 10 −6 A or less. This value is about 1/1000 or less when the GaN layer doped with Fe shown in FIG. 17 is not formed. From this result, it can be seen that a sufficiently high resistance between the elements is obtained in the present embodiment.
このように、本実施形態による化合物半導体装置では、ＧａＮバッファ層１６及びｉ型ＧａＮ層１８に低抵抗層が形成されるのを回避することができる。これにより、オフ状態電流を十分に低減するとともに、十分に高抵抗な素子間分離抵抗を得ることができる。 As described above, in the compound semiconductor device according to the present embodiment, it is possible to avoid the formation of the low resistance layer in the GaN buffer layer 16 and the i-type GaN layer 18. As a result, the off-state current can be sufficiently reduced, and a sufficiently high resistance between elements can be obtained.
なお、ＨＶＰＥ法により形成したｉ型ＡｌＮバッファ層１２の表面には、図３に示すように、高低差が例えば１３０ｎｍに及ぶ凹凸が生じている。したがって、ｉ型ＡｌＮバッファ層１２による凹凸を平坦化し、低抵抗層が形成されるのを確実に回避するためには、Ｆｅが添加されたＧａＮバッファ層１６の厚さは、０．２μｍ以上であることが望ましい。 Note that, as shown in FIG. 3, the surface of the i-type AlN buffer layer 12 formed by the HVPE method has irregularities with a height difference of, for example, 130 nm. Therefore, in order to flatten the unevenness caused by the i-type AlN buffer layer 12 and to surely avoid the formation of the low resistance layer, the thickness of the GaN buffer layer 16 to which Fe is added is 0.2 μm or more. It is desirable to be.
また、ＧａＮバッファ層１６に添加するＦｅの濃度は、ＧａＮバッファ層１６中に含まれるドナー不純物よりも高濃度であることが望ましい。Ｆｅの濃度は、例えば、１．０×１０１８〜１．０×１０２０／ｃｍ３とする。 The concentration of Fe added to the GaN buffer layer 16 is preferably higher than the donor impurity contained in the GaN buffer layer 16. The density | concentration of Fe shall be 1.0 * 10 < 18 > -1.0 * 10 < 20 > / cm < 3 >, for example.
また、ｎ型導電性ＳｉＣ基板１０とｉ型ＧａＮ層１８との間に絶縁体層として形成されるバッファ層１５（ｉ型ＡｌＮバッファ層１２及びｉ型ＡｌＮ層１４）の平均厚さは、１０μｍ以上、より好ましくは１５μｍ以上であることが望ましい。このような平均厚さでバッファ層１５を形成することにより、導電性ＳｉＣ基板を用いたＧａＮ−ＨＥＭＴ電力増幅器において十分なゲインを得ることができる。 The average thickness of the buffer layer 15 (i-type AlN buffer layer 12 and i-type AlN layer 14) formed as an insulator layer between the n-type conductive SiC substrate 10 and the i-type GaN layer 18 is 10 μm. As described above, it is desirable that the thickness is 15 μm or more. By forming the buffer layer 15 with such an average thickness, a sufficient gain can be obtained in a GaN-HEMT power amplifier using a conductive SiC substrate.
図６は、ＧａＮ−ＨＥＭＴ電力増幅器のゲインとバッファ層１５の厚さとの関係を示すグラフである。図６に示すグラフは、半絶縁性ＳｉＣ基板を用いたＧａＮ−ＨＥＭＴから抽出したデバイスパラメータに、基板に起因する寄生要素を加えた等価回路についてシミュレーションを行うことにより得られたものである。シミュレーションでは、ｎ型導電性ＳｉＣ基板の抵抗が０．０５Ωｃｍの場合について、ｎ型導電性ＳｉＣ基板と活性領域との間に形成されるバッファ層の厚さの変化に対するゲインの変化を求めた。グラフの横軸はバッファ層の厚さを示し、縦軸はゲインを示している。 FIG. 6 is a graph showing the relationship between the gain of the GaN-HEMT power amplifier and the thickness of the buffer layer 15. The graph shown in FIG. 6 is obtained by simulating an equivalent circuit obtained by adding a parasitic element caused by a substrate to device parameters extracted from a GaN-HEMT using a semi-insulating SiC substrate. In the simulation, when the resistance of the n-type conductive SiC substrate is 0.05 Ωcm, the change in gain with respect to the change in the thickness of the buffer layer formed between the n-type conductive SiC substrate and the active region was obtained. The horizontal axis of the graph indicates the thickness of the buffer layer, and the vertical axis indicates the gain.
図６に示すグラフから、バッファ層の厚さが１０μｍ以上、より好ましくは１５μｍ以上になると、バッファ層の厚さが薄い場合にゲインの低下を招く寄生成分を無視することが可能となり、十分なゲインを得ることができることが分かる。 From the graph shown in FIG. 6, when the thickness of the buffer layer is 10 μm or more, more preferably 15 μm or more, it is possible to ignore a parasitic component that causes a decrease in gain when the thickness of the buffer layer is thin. It can be seen that gain can be obtained.
ところで、非特許文献１、３においては、ＧａＮ−ＨＥＭＴの高耐圧化等を目的として、Ｆｅが添加されたＧａＮ層を電子走行層として用いたＧａＮ−ＨＥＭＴの構成が開示されている。しかしながら、これら非特許文献１、３に開示された従来の構成のように、電子走行層として機能するＧａＮ層にまでＦｅが添加されていると、Ｆｅによって過渡応答が引き起こされることになる。 By the way, Non-Patent Documents 1 and 3 disclose the configuration of a GaN-HEMT using a Fe-added GaN layer as an electron transit layer for the purpose of increasing the breakdown voltage of the GaN-HEMT. However, if the Fe is added to the GaN layer functioning as the electron transit layer as in the conventional configuration disclosed in these Non-Patent Documents 1 and 3, a transient response is caused by the Fe.
Ｆｅが添加されたＧａＮ層を電子走行層として用いた従来のＧａＮ−ＨＥＭＴの過渡応答について図７を用いて説明する。 A transient response of a conventional GaN-HEMT using a Fe-doped GaN layer as an electron transit layer will be described with reference to FIG.
図７（ａ）乃至図７（ｄ）は、それぞれドレイン電圧ＶＤ、ゲート電圧ＶＧ、Ｆｅが添加されたＧａＮ層を電子走行層として用いた場合のドレイン電流ＩＤ（Ｆｅ：ＧａＮ）、理想的なドレイン電流ＩＤ（ｉｄｅａｌ）を示すタイムチャートである。 FIGS. 7A to 7D show drain currents I D (Fe: GaN) when a GaN layer doped with drain voltage V D , gate voltage V G , and Fe is used as an electron transit layer, respectively. It is a time chart which shows ideal drain current ID (ideal).
図７（ａ）に示すように一定のドレイン電圧ＶＤを印加し、図７（ｂ）に示すように矩形パルス状のゲート電圧ＶＧを印加すると、理想的なドレイン電流ＩＤ（ｉｄｅａｌ）は、図７（ｄ）に示すように、矩形パルス状のゲート電圧ＶＧに応じた矩形パルス状の波形になる。 When a constant drain voltage V D is applied as shown in FIG. 7A and a rectangular pulse-like gate voltage V G is applied as shown in FIG. 7B, an ideal drain current I D (ideal) as shown in FIG. 7 (d), comprising a rectangular pulse waveform corresponding to the rectangular pulse shape of the gate voltage V G.
しかしながら、Ｆｅが添加されたＧａＮ層を電子走行層とした場合には、ＧａＮ層においてＦｅと電子との間に相互作用が生じる。この結果、矩形状パルスのゲート電圧ＶＧに対して、ドレイン電流ＩＤ（Ｆｅ：ＧａＮ）は、図７（ｃ）に示すように、時間とともに減少していく波形となる。このように、Ｆｅが添加されたＧａＮ層を電子走行層とした場合には、Ｆｅにより過渡応答が引き起こされ、ドレイン電流ＩＤ（Ｆｅ：ＧａＮ）が時間とともに減少していくことになる。 However, when the GaN layer to which Fe is added is used as an electron transit layer, an interaction occurs between Fe and electrons in the GaN layer. As a result, the gate voltage V G of the rectangular pulse, the drain current I D (Fe: GaN), as shown in FIG. 7 (c), a waveform decreases with time. Thus, when the GaN layer to which Fe is added is used as an electron transit layer, a transient response is caused by Fe, and the drain current I D (Fe: GaN) decreases with time.
これに対して、本実施形態による化合物半導体装置では、Ｆｅが添加されたＧａＮバッファ層１６上に、電子走行層として機能するｉ型ＧａＮ層１８が形成されている。このｉ型ＧａＮ層１８にＦｅは添加されていない。また、ｉ型ＧａＮ層１８の厚さは、少なくとも０．５μｍ以上に設定する。これにより、ｉ型ＧａＮ層１８に生じる２次元電子ガスが、ＧａＮバッファ層１６に添加されたＦｅの影響を受けないようにする。したがって、本実施形態による化合物半導体装置では、Ｆｅが添加されたＧａＮ層を電子走行層として用いた従来の構成のような過渡応答を回避することができ、ドレイン電流が時間とともに減少するのを防止することができる。 In contrast, in the compound semiconductor device according to the present embodiment, the i-type GaN layer 18 that functions as an electron transit layer is formed on the GaN buffer layer 16 to which Fe is added. Fe is not added to the i-type GaN layer 18. Further, the thickness of the i-type GaN layer 18 is set to at least 0.5 μm or more. This prevents the two-dimensional electron gas generated in the i-type GaN layer 18 from being affected by Fe added to the GaN buffer layer 16. Therefore, in the compound semiconductor device according to the present embodiment, it is possible to avoid the transient response as in the conventional configuration using the GaN layer doped with Fe as the electron transit layer, and to prevent the drain current from decreasing with time. can do.
次に、本実施形態による化合物半導体装置の製造方法について図８乃至図１２を用いて説明する。 Next, the method for fabricating the compound semiconductor device according to the present embodiment will be explained with reference to FIGS.
まず、単結晶のｎ型導電性ＳｉＣ基板１０上に、例えばＨＶＰＥ法により、例えば厚さ２５μｍのｉ型ＡｌＮバッファ層１２を成長する（図８（ａ））。ｉ型ＡｌＮバッファ層１２の成長条件は、例えば、原料ガスとしてトリメチルアルミニウムガス、アンモニアガス、及びＨＣｌガスを用い、成長圧力を常圧とし、成長速度を１００μｍ／ｈとする。 First, an i-type AlN buffer layer 12 having a thickness of, for example, 25 μm is grown on a single crystal n-type conductive SiC substrate 10 by, eg, HVPE (FIG. 8A). As growth conditions for the i-type AlN buffer layer 12, for example, trimethylaluminum gas, ammonia gas, and HCl gas are used as source gases, the growth pressure is normal pressure, and the growth rate is 100 μm / h.
次いで、ｉ型ＡｌＮバッファ層１２上に、減圧式ＭＯＣＶＤ法により、例えば厚さ２０〜５０ｎｍの比較的薄いｉ型ＡｌＮ層１４、Ｆｅが添加された例えば厚さ０．５μｍのＧａＮバッファ層１６、例えば厚さ１〜２μｍのｉ型ＧａＮ層１８、例えば厚さ２０〜３０ｎｍのｎ型ＡｌＧａＮ層２０、及び例えば厚さ３〜８ｎｍのｎ型ＧａＮキャップ層２４を順次成長する（図８（ｂ）、図９（ａ））。 Next, on the i-type AlN buffer layer 12, a relatively thin i-type AlN layer 14 having a thickness of 20 to 50 nm, for example, a Fe-added GaN buffer layer 16 having a thickness of 0.5 μm, for example, by reduced pressure MOCVD. For example, an i-type GaN layer 18 having a thickness of 1 to 2 μm, an n-type AlGaN layer 20 having a thickness of 20 to 30 nm, and an n-type GaN cap layer 24 having a thickness of 3 to 8 nm, for example, are sequentially grown (FIG. 8B). FIG. 9 (a)).
減圧式ＭＯＣＶＤ法によるこれら化合物半導体層の成長条件は、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスを用い、成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭとする。また、成長圧力は５０〜３００Ｔｏｒｒ、成長温度は１０００〜１２００℃とする。 The growth conditions of these compound semiconductor layers by the reduced pressure MOCVD method are as follows: trimethylaluminum gas, trimethylgallium gas, and ammonia gas are used as source gases. The presence / absence of the trimethylgallium gas and the flow rate are appropriately set. The flow rate of ammonia gas, which is a common raw material, is 100 ccm to 10 LM. The growth pressure is 50 to 300 Torr, and the growth temperature is 1000 to 1200 ° C.
また、Ｆｅが添加されたＧａＮバッファ層１６を成長する際には、他の原料ガスともにフェロセン等のＦｅを含む有機金属原料を供給し、ＧａＮバッファ層１６にＦｅを例えば１×１０１８〜１×１０２０／ｃｍ３の濃度で添加する。 When the GaN buffer layer 16 to which Fe is added is grown, an organic metal raw material containing Fe such as ferrocene is supplied together with other raw material gases, and Fe is supplied to the GaN buffer layer 16 by, for example, 1 × 10 18 −1. It is added at a concentration of × 10 20 / cm 3 .
また、ｎ型ＡｌＧａＮ層２０、ｎ型ＧａＮキャップ層２４を成長する際には、他の原料ガスとともに希釈ＳｉＨ４を数ｃｃｍで供給し、ｎ型ＡｌＧａＮ層２０、ｎ型ＧａＮキャップ層２４に不純物としてＳｉをキャリア濃度１×１０１８〜５×１０１８／ｃｍ３で添加する。これにより、ＧａＮ−ＨＥＭＴの電気的特性を制御する。 Further, when the n-type AlGaN layer 20 and the n-type GaN cap layer 24 are grown, diluted SiH 4 is supplied in several ccm together with other source gases, and impurities are introduced into the n-type AlGaN layer 20 and the n-type GaN cap layer 24. Si is added at a carrier concentration of 1 × 10 18 to 5 × 10 18 / cm 3 . Thereby, the electrical characteristics of the GaN-HEMT are controlled.
次いで、フォトリソグラフィ及びエッチングにより、ｎ型ＧａＮキャップ層２４及びｎ型ＡｌＧａＮ層２０を貫いてｉ型ＧａＮ層１８に達する溝３６を形成する。続いて、プラズマＣＶＤ法により、この溝３６内に絶縁膜を埋め込むことにより、絶縁膜よりなる素子間分離領域３８を形成する（図９（ｂ））。なお、素子間分離領域は、イオン注入法により形成してもよい。 Next, a trench 36 that reaches the i-type GaN layer 18 through the n-type GaN cap layer 24 and the n-type AlGaN layer 20 is formed by photolithography and etching. Subsequently, an element isolation region 38 made of an insulating film is formed by embedding an insulating film in the groove 36 by plasma CVD (FIG. 9B). Note that the element isolation region may be formed by an ion implantation method.
次いで、ｎ型ＧａＮキャップ層２４上に、フォトリソグラフィにより、ソース電極２６及びドレイン電極２８の形成予定領域を露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。 Next, a photoresist film (not shown) is formed on the n-type GaN cap layer 24 by exposing the regions where the source electrode 26 and the drain electrode 28 are to be formed and covering the other regions by photolithography.
次いで、全面に、例えば蒸着法により、例えば膜厚２０ｎｍのＴｉ膜と、例えば膜厚２００ｎｍのＡｌ膜とを順次堆積し、Ｔｉ／Ａｌ膜を形成する。 Next, a Ti film having a thickness of, for example, 20 nm and an Al film having a thickness of, for example, 200 nm are sequentially deposited on the entire surface by, eg, vapor deposition to form a Ti / Al film.
次いで、フォトレジスト膜とともに、フォトレジスト膜上のＴｉ／Ａｌ膜を除去する。 Next, the Ti / Al film on the photoresist film is removed together with the photoresist film.
こうして、リフトオフ法により、Ｔｉ／Ａｕ膜よりなるソース電極２６及びドレイン電極２８を形成する（図１０（ａ））。 Thus, the source electrode 26 and the drain electrode 28 made of a Ti / Au film are formed by the lift-off method (FIG. 10A).
次いで、全面に、例えばプラズマＣＶＤ法により、ＳｉＮ膜３０を堆積する。 Next, the SiN film 30 is deposited on the entire surface by, eg, plasma CVD.
次いで、ＳｉＮ膜３０上に、フォトリソグラフィにより、開口部３２の形成予定領域を露出し、他の領域を覆うフォトレジスト膜４０を形成する（図１１（ａ））。 Next, a photoresist film 40 is formed on the SiN film 30 by exposing the area where the opening 32 is to be formed and covering the other area by photolithography (FIG. 11A).
次いで、フォトレジスト膜４０をマスクとして、ＳｉＮ膜３０をエッチングすることにより、ＳｉＮ膜３０に、ｎ型ＧａＮキャップ層２４に達する開口部３２を形成する（図１１（ｂ））。 Next, the SiN film 30 is etched using the photoresist film 40 as a mask, thereby forming an opening 32 reaching the n-type GaN cap layer 24 in the SiN film 30 (FIG. 11B).
開口部３２を形成した後、フォトレジスト膜４０を除去する。 After the opening 32 is formed, the photoresist film 40 is removed.
次いで、開口部３２が形成されたＳｉＮ膜３０上に、フォトリソグラフィにより、開口部３２を含むゲート電極３４の形成予定領域を露出し、他の領域を覆うフォトレジスト膜４２を形成する。 Next, on the SiN film 30 in which the opening 32 is formed, a photoresist film 42 that exposes a region where the gate electrode 34 including the opening 32 is to be formed and covers the other region is formed by photolithography.
次いで、全面に、例えば蒸着法により、例えば厚さ１０ｎｍのＮｉ膜と、例えば厚さ３００ｎｍのＡｕ膜とを堆積し、Ｎｉ／Ａｕ膜３４を形成する（図１２（ａ））。 Next, a Ni film having a thickness of, for example, 10 nm and an Au film having a thickness of, for example, 300 nm are deposited on the entire surface by, eg, vapor deposition to form a Ni / Au film 34 (FIG. 12A).
次いで、フォトレジスト膜４２とともに、フォトレジスト膜４２上のＮｉ／Ａｕ膜３４を除去する。 Next, the Ni / Au film 34 on the photoresist film 42 is removed together with the photoresist film 42.
こうして、リフトオフ法により、Ｎｉ／Ａｕ膜よりなるゲート電極３４を形成する（図１２（ｂ））。 Thus, the gate electrode 34 made of a Ni / Au film is formed by the lift-off method (FIG. 12B).
こうして、本実施形態による化合物半導体装置が製造される。 Thus, the compound semiconductor device according to the present embodiment is manufactured.
このように、本実施形態によれば、凹凸の大きな表面を有するｉ型ＡｌＮバッファ層１２を形成した後、ｉ型ＧａＮ層１８を形成する前に、ｉ型ＡｌＮバッファ層１２上に、遷移金属元素であるＦｅを添加したＧａＮバッファ層１６を形成するので、ＧａＮバッファ層１６及びｉ型ＧａＮ層１８に低抵抗層が形成されるのを回避することができる。したがって、本実施形態によれば、半絶縁性ＳｉＣ基板と比較して安価な導電性ＳｉＣ基板１０を用いた場合において、デバイス特性に優れたＧａＮ−ＨＥＭＴを実現することができる。 As described above, according to the present embodiment, after the i-type AlN buffer layer 12 having a large uneven surface is formed, before the i-type GaN layer 18 is formed, the transition metal is formed on the i-type AlN buffer layer 12. Since the GaN buffer layer 16 to which Fe as an element is added is formed, it is possible to avoid the formation of a low resistance layer in the GaN buffer layer 16 and the i-type GaN layer 18. Therefore, according to the present embodiment, a GaN-HEMT having excellent device characteristics can be realized when the conductive SiC substrate 10 that is cheaper than the semi-insulating SiC substrate is used.
［第２実施形態］
本発明の第２実施形態による化合物半導体装置及びその製造方法について図１３及び図１４を用いて説明する。図１３は本実施形態による化合物半導体装置の構造を示す断面図、図１４は本実施形態による化合物半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による化合物半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
[Second Embodiment]
A compound semiconductor device and a manufacturing method thereof according to the second embodiment of the present invention will be described with reference to FIGS. FIG. 13 is a cross-sectional view showing the structure of the compound semiconductor device according to the present embodiment. FIG. 14 is a process cross-sectional view showing the method for manufacturing the compound semiconductor device according to the present embodiment. The same components as those of the compound semiconductor device and the manufacturing method thereof according to the first embodiment are denoted by the same reference numerals, and description thereof is omitted or simplified.
まず、本実施形態による化合物半導体装置の構造について図１３を用いて説明する。 First, the structure of the compound semiconductor device according to the present embodiment will be explained with reference to FIG 3.
本実施形態による化合物半導体装置の基本的構成は、第１実施形態による化合物半導体装置とほぼ同様である。本実施形態による化合物半導体装置は、Ｆｅが添加されたＧａＮバッファ層１６に代えて、Ｆｅが添加されたＡｌｘＧａ１−ｘＮバッファ層４４が形成されている点で、第１実施形態による化合物半導体装置と異なっている。 The basic configuration of the compound semiconductor device according to the present embodiment is substantially the same as that of the compound semiconductor device according to the first embodiment. The compound semiconductor device according to the present embodiment is different from the first embodiment in that an Al x Ga 1-x N buffer layer 44 doped with Fe is formed instead of the GaN buffer layer 16 doped with Fe. Different from compound semiconductor devices.
図１３に示すように、単結晶のｎ型導電性ＳｉＣ基板１０上には、第１実施形態による化合物半導体装置と同様に、例えば厚さ２５μｍのｉ型ＡｌＮバッファ層１２と例えば厚さ２０〜５０ｎｍのｉ型ＡｌＮ層１４とからなるバッファ層１５が形成されている。 As shown in FIG. 1 3, on the n-type conductive SiC substrate 10 of single crystal, in the same manner as the compound semiconductor device according to the first embodiment, a thickness of 25μm of the i-type AlN buffer layer 12 and a thickness of 20 A buffer layer 15 composed of an i-type AlN layer 14 of ˜50 nm is formed.
ｉ型ＡｌＮ層１４上には、例えば厚さ０．３μｍ、遷移金属元素であるＦｅが不純物として添加されたＡｌｘＧａ１−ｘＮバッファ層４４が形成されている。ＡｌｘＧａ１−ｘＮバッファ層４４には、例えば１×１０１８〜１×１０２０／ｃｍ３の濃度でＦｅが添加されている。ＡｌｘＧａ１−ｘＮバッファ層４４のＡｌ組成ｘは、０＜ｘ＜１を満たす値であればよいが、０．１以下の小さな値であることが好ましい。これは、Ａｌ組成が大きくなるほどＡｌＧａＮの結晶品質の制御が困難になるためである。ＡｌｘＧａ１−ｘＮバッファ層４４は、比較的厚く形成され、凹凸の大きな表面を有するｉ型ＡｌＮバッファ層１２上に形成されていても、その表面はほぼ平坦になっている。 On the i-type AlN layer 14, for example, an Al x Ga 1-x N buffer layer 44 having a thickness of 0.3 μm and added with Fe as a transition metal element as an impurity is formed. For example, Fe is added to the Al x Ga 1-x N buffer layer 44 at a concentration of 1 × 10 18 to 1 × 10 20 / cm 3 . The Al composition x of the Al x Ga 1-x N buffer layer 44 may be a value satisfying 0 <x <1, but is preferably a small value of 0.1 or less. This is because the crystal quality of AlGaN becomes more difficult to control as the Al composition increases. The Al x Ga 1-x N buffer layer 44 is formed relatively thick, and even if it is formed on the i-type AlN buffer layer 12 having a highly uneven surface, the surface is substantially flat.
ＡｌｘＧａ１−ｘＮバッファ層４４上には、例えば厚さ１〜２μｍ、アンドープのｉ型ＧａＮ層１８が形成されている。ｉ型ＧａＮ層１８の厚さは、少なくとも０．５μｍ以上であればよい。ｉ型ＧａＮ層１８は、ＡｌｘＧａ１−ｘＮバッファ層４４とは異なり、Ｆｅは添加されていない。 On the Al x Ga 1-x N buffer layer 44, for example, an undoped i-type GaN layer 18 having a thickness of 1 to 2 μm is formed. The thickness of the i-type GaN layer 18 may be at least 0.5 μm or more. Unlike the Al x Ga 1-x N buffer layer 44, the i-type GaN layer 18 is not added with Fe.
ｉ型ＧａＮ層１８上には、例えば厚さ２０〜３０ｎｍのｎ型ＡｌＧａＮ層２０が形成されている。 On the i-type GaN layer 18, for example, an n-type AlGaN layer 20 having a thickness of 20 to 30 nm is formed.
ｉ型ＧａＮ層１８は電子走行層として機能し、ｎ型ＡｌＧａＮ層２０は電子供給層として機能する。ｉ型ＧａＮ層１８のｎ型ＡｌＧａＮ層２０との界面近傍には、２次元電子ガス層２２が形成される。 The i-type GaN layer 18 functions as an electron transit layer, and the n-type AlGaN layer 20 functions as an electron supply layer. A two-dimensional electron gas layer 22 is formed in the vicinity of the interface between the i-type GaN layer 18 and the n-type AlGaN layer 20.
ｎ型ＡｌＧａＮ層２０上には、例えば厚さ３〜８ｎｍのｎ型ＧａＮキャップ層２４が形成されている。 On the n-type AlGaN layer 20, an n-type GaN cap layer 24 having a thickness of 3 to 8 nm, for example, is formed.
ｎ型ＧａＮキャップ層２４上には、第１実施形態による化合物半導体装置と同様に、ゲート電極３４、ソース電極２６及びドレイン電極２８、並びにＳｉＮ膜３０が形成されている。 On the n-type GaN cap layer 24, as in the compound semiconductor device according to the first embodiment, the gate electrode 34, the source electrode 26 and the drain electrode 28, and the SiN film 30 are formed.
こうして、電子走行層として機能するｉ型ＧａＮ層１８と、電子供給層として機能するｎ型ＡｌＧａＮ層２０とを有するＧａＮ−ＨＥＭＴが構成されている。 Thus, a GaN-HEMT having the i-type GaN layer 18 functioning as an electron transit layer and the n-type AlGaN layer 20 functioning as an electron supply layer is configured.
本実施形態による化合物半導体装置は、凹凸の大きな表面を有するｉ型ＡｌＮバッファ層１２上、ｉ型ＧａＮ層１８下に形成され、遷移金属元素であるＦｅが添加されたＡｌｘＧａ１−ｘＮバッファ層４４を有することに主たる特徴がある。 The compound semiconductor device according to the present embodiment is formed on the i-type AlN buffer layer 12 having a large uneven surface and the i-type GaN layer 18, and Al x Ga 1-x N to which Fe as a transition metal element is added. The main characteristic is that the buffer layer 44 is provided.
このように、本実施形態による化合物半導体装置では、ＡｌｘＧａ１−ｘＮバッファ層４４にＦｅが添加されているので、第１実施形態による化合物半導体装置と同様に、ＡｌｘＧａ１−ｘＮバッファ層４４及びｉ型ＧａＮ層１８に低抵抗層が形成されるのを回避することができる。これにより、オフ状態電流を十分に低減するとともに、十分に高抵抗な素子間分離抵抗を得ることができる。 As described above, in the compound semiconductor device according to the present embodiment, since Fe is added to the Al x Ga 1-x N buffer layer 44, similarly to the compound semiconductor device according to the first embodiment, Al x Ga 1-x. Formation of a low resistance layer in the N buffer layer 44 and the i-type GaN layer 18 can be avoided. As a result, the off-state current can be sufficiently reduced, and a sufficiently high resistance between elements can be obtained.
次に、本実施形態による化合物半導体装置の製造方法について図１４を用いて説明する。 Next, the method for manufacturing the compound semiconductor device according to the present embodiment will be explained with reference to FIGS.
まず、第１実施形態による化合物半導体装置の製造方法と同様に、単結晶のｎ型導電性ＳｉＣ基板１０上に、例えばＨＶＰＥ法により、例えば厚さ２５μｍのｉ型ＡｌＮバッファ層１２を成長する（図１４（ａ））。 First, similarly to the method of manufacturing the compound semiconductor device according to the first embodiment, an i-type AlN buffer layer 12 having a thickness of, for example, 25 μm is grown on a single crystal n-type conductive SiC substrate 10 by, eg, HVPE ( FIG. 14 (a)).
次いで、ｉ型ＡｌＮバッファ層１２上に、減圧式ＭＯＣＶＤ法により、例えば厚さ２０〜５０ｎｍの比較的薄いｉ型ＡｌＮ層１４、Ｆｅが添加された例えば厚さ０．３μｍのＡｌｘＧａ１−ｘＮバッファ層４４、例えば厚さ１〜２μｍのｉ型ＧａＮ層１８、例えば厚さ２０〜３０ｎｍのｎ型ＡｌＧａＮ層２０、及び例えば厚さ３〜８ｎｍのｎ型ＧａＮキャップ層２４を順次成長する（図１４（ｂ）、図１４（ｃ））。 Next, a relatively thin i-type AlN layer 14 having a thickness of 20 to 50 nm, for example, Fe is added to the i-type AlN buffer layer 12 by a reduced pressure MOCVD method, for example, 0.3 μm thick Al x Ga 1− An xN buffer layer 44, for example, an i-type GaN layer 18 having a thickness of 1 to 2 μm, an n-type AlGaN layer 20 having a thickness of 20 to 30 nm, and an n-type GaN cap layer 24 having a thickness of 3 to 8 nm, for example, are sequentially grown. (FIGS. 14B and 14C).
減圧式ＭＯＣＶＤ法によるこれら化合物半導体層の成長条件は、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスを用い、成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭとする。また、成長圧力は５０〜３００Ｔｏｒｒ、成長温度は１０００〜１２００℃とする。 The growth conditions of these compound semiconductor layers by the reduced pressure MOCVD method are as follows: trimethylaluminum gas, trimethylgallium gas, and ammonia gas are used as source gases. The presence / absence of the trimethylgallium gas and the flow rate are appropriately set. The flow rate of ammonia gas, which is a common raw material, is 100 ccm to 10 LM. The growth pressure is 50 to 300 Torr, and the growth temperature is 1000 to 1200 ° C.
また、Ｆｅが添加されたＡｌｘＧａ１−ｘＮバッファ層４４を成長する際には、他の原料ガスともにフェロセン等のＦｅを含む有機金属原料を供給し、ＡｌｘＧａ１−ｘＮバッファ層４４にＦｅを例えば１×１０１８〜１×１０２０／ｃｍ３の濃度で添加する。 Further, when the Al x Ga 1-x N buffer layer 44 to which Fe is added is grown, an organometallic raw material containing Fe such as ferrocene is supplied together with other source gases, and the Al x Ga 1-x N buffer is supplied. For example, Fe is added to the layer 44 at a concentration of 1 × 10 18 to 1 × 10 20 / cm 3 .
また、ｎ型ＡｌＧａＮ層２０、ｎ型ＧａＮキャップ層２４を成長する際には、他の原料ガスとともに希釈ＳｉＨ４を数ｃｃｍで供給し、ｎ型ＡｌＧａＮ層２０、ｎ型ＧａＮキャップ層２４に不純物としてＳｉをキャリア濃度１×１０１８〜５×１０１８／ｃｍ３で添加する。これにより、ＧａＮ−ＨＥＭＴの電気的特性を制御する。 Further, when the n-type AlGaN layer 20 and the n-type GaN cap layer 24 are grown, diluted SiH 4 is supplied in several ccm together with other source gases, and impurities are introduced into the n-type AlGaN layer 20 and the n-type GaN cap layer 24. Si is added at a carrier concentration of 1 × 10 18 to 5 × 10 18 / cm 3 . Thereby, the electrical characteristics of the GaN-HEMT are controlled.
ｎ型ＧａＮキャップ層２４を成長した後の工程は、第１実施形態による化合物半導体装置の製造方法と同様なので説明を省略する。 Since the process after growing the n-type GaN cap layer 24 is the same as that of the compound semiconductor device manufacturing method according to the first embodiment, the description thereof is omitted.
このように、本実施形態によれば、凹凸の大きな表面を有するｉ型ＡｌＮバッファ層１２を形成した後、ｉ型ＧａＮ層１８を形成する前に、ｉ型ＡｌＮバッファ層１２上に、遷移金属元素であるＦｅが添加されたＡｌｘＧａ１−ｘＮバッファ層４４を形成するので、ＡｌｘＧａ１−ｘＮバッファ層４４及びｉ型ＧａＮ層１８に低抵抗層が形成されるのを回避することができる。したがって、本実施形態によれば、半絶縁性ＳｉＣ基板と比較して安価な導電性ＳｉＣ基板１０を用いた場合において、デバイス特性に優れたＧａＮ−ＨＥＭＴを実現することができる。 As described above, according to the present embodiment, after the i-type AlN buffer layer 12 having a large uneven surface is formed, before the i-type GaN layer 18 is formed, the transition metal is formed on the i-type AlN buffer layer 12. Since the Al x Ga 1-x N buffer layer 44 to which the element Fe is added is formed, it is avoided that the low resistance layer is formed in the Al x Ga 1-x N buffer layer 44 and the i-type GaN layer 18. can do. Therefore, according to the present embodiment, a GaN-HEMT having excellent device characteristics can be realized when the conductive SiC substrate 10 that is cheaper than the semi-insulating SiC substrate is used.
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
[Modified Embodiment]
The present invention is not limited to the above embodiment, and various modifications can be made.
例えば、上記実施形態では、導電性ＳｉＣ基板１０上に、キャリア走行層としてのｉ型ＧａＮ層１８を含む化合物半導体層を形成する場合について説明したが、本発明は、導電性ＳｉＣ基板上に、ＧａＮ系のキャリア走行層を含む化合物半導体層を形成する場合に広く適用することができる。例えば、キャリア走行層としてＩｎＧａＮ層を形成する場合についても、本発明を適用することができる。 For example, in the embodiment described above, the case where the compound semiconductor layer including the i-type GaN layer 18 as the carrier traveling layer is formed on the conductive SiC substrate 10 has been described. The present invention can be widely applied when forming a compound semiconductor layer including a GaN-based carrier traveling layer. For example, the present invention can be applied to the case where an InGaN layer is formed as a carrier traveling layer.
また、上記実施形態では、キャリア供給層としてｎ型ＡｌＧａＮ層２０を形成する場合について説明したが、キャリア供給層は、ｎ型ＡｌＧａＮ層に限定されるものではない。キャリア供給層として、i型のＡｌＧａＮ層やＩｎＡｌＮ層、ＡｌＩｎＧａＮ層を形成してもよい。 Moreover, although the said embodiment demonstrated the case where the n-type AlGaN layer 20 was formed as a carrier supply layer, a carrier supply layer is not limited to an n-type AlGaN layer. As the carrier supply layer, an i-type AlGaN layer, an InAlN layer, or an AlInGaN layer may be formed.
また、上記実施形態では、キャップ層としてｎ型ＧａＮ層２４を形成する場合について説明したが、キャップ層は、ｎ型ＧａＮ層に限定されるものではない。キャップ層はなくてもよく、i型のＧａＮ層、i型のＡｌＧａＮ層を形成してもよい。 Moreover, although the said embodiment demonstrated the case where the n-type GaN layer 24 was formed as a cap layer, a cap layer is not limited to an n-type GaN layer. The cap layer may not be provided, and an i-type GaN layer and an i-type AlGaN layer may be formed.
また、上記実施形態では、ＧａＮバッファ層１６、ＡｌｘＧａ１−ｘＮバッファ層４４に、遷移金属元素としてＦｅを添加する場合について説明したが、ＧａＮバッファ層１６、ＡｌｘＧａ１−ｘＮバッファ層４４に添加する遷移金属元素はＦｅに限定されるものではない。Ｆｅのほか、ＧａＮバッファ層１６、ＡｌｘＧａ１−ｘＮバッファ層４４に種々の遷移金属元素を添加することによっても、Ｆｅを添加した場合と同様に低抵抗層の形成を回避することができる。遷移金属元素としては、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、及びＣｏからなる群から選ばれる少なくとも１種の金属元素を添加すればよい。また、遷移金属元素として、Ｓｃ、Ｔｉ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、及びＡｇからなる群から選ばれる少なくとも１種の金属元素を添加してもよい。 In the above embodiment, the GaN buffer layer 16, Al x Ga 1-x N buffer layer 44 has been described the case of adding Fe as the transition metal element, the GaN buffer layer 16, Al x Ga 1-x N The transition metal element added to the buffer layer 44 is not limited to Fe. By adding various transition metal elements to the GaN buffer layer 16 and the Al x Ga 1-x N buffer layer 44 in addition to Fe, it is possible to avoid the formation of a low resistance layer as in the case of adding Fe. it can. As the transition metal element, at least one metal element selected from the group consisting of V, Cr, Mn, Fe, and Co may be added. Further, as the transition metal element, at least one metal element selected from the group consisting of Sc, Ti, Ni, Cu, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, and Ag may be added. Good.
また、上記実施形態では、導電性ＳｉＣ基板とｉ型ＧａＮ層１８との間に形成する遷移金属元素が添加されたバッファ層として、ＧａＮバッファ層１６、ＡｌｘＧａ１−ｘＮバッファ層４４を形成する場合について説明したが、遷移金属元素が添加されたバッファ層は、Ａｌ組成ｘが０≦ｘ≦１であるＡｌｘＧａ１−ｘＮ層に遷移金属元素を添加したものであればよい。 In the above embodiment, the GaN buffer layer 16 and the Al x Ga 1-x N buffer layer 44 are used as buffer layers to which a transition metal element formed between the conductive SiC substrate and the i-type GaN layer 18 is added. Although the case where it is formed has been described, the buffer layer to which the transition metal element is added may be any layer in which the transition metal element is added to the Al x Ga 1-x N layer in which the Al composition x is 0 ≦ x ≦ 1. .
以上詳述したように、本発明の特徴をまとめると以下のようになる。 As described above in detail, the features of the present invention are summarized as follows.
（付記１）
導電性ＳｉＣ基板上に形成されたバッファ層と、
前記バッファ層上に形成され、ドナー不純物を不活性化してキャリア濃度を低減するキャリア濃度低減用不純物が添加され、Ａｌ組成ｘが０≦ｘ≦１であるＡｌｘＧａ１−ｘＮ層と、
前記ＡｌｘＧａ１−ｘＮ層上に形成されたＧａＮ系のキャリア走行層と、
前記キャリア走行層上に形成されたキャリア供給層と、
前記キャリア供給層上に形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記キャリア供給層上に形成されたゲート電極と
を有することを特徴とする化合物半導体装置。
(Appendix 1)
A buffer layer formed on a conductive SiC substrate;
An Al x Ga 1-x N layer formed on the buffer layer, doped with a carrier concentration reducing impurity for deactivating donor impurities to reduce a carrier concentration, and having an Al composition x of 0 ≦ x ≦ 1,
A GaN-based carrier running layer formed on the Al x Ga 1-x N layer;
A carrier supply layer formed on the carrier running layer;
A source electrode and a drain electrode formed on the carrier supply layer;
A compound semiconductor device comprising: a gate electrode formed on the carrier supply layer between the source electrode and the drain electrode.
（付記２）
付記１記載の化合物半導体装置において、
前記バッファ層は、ＡｌＮ層である
ことを特徴とする化合物半導体装置。
(Appendix 2)
In the compound semiconductor device according to attachment 1,
The buffer layer is an AlN layer. A compound semiconductor device, wherein:
（付記３）
付記１又は２記載の化合物半導体装置において、
前記キャリア走行層は、ＧａＮ層又はＩｎＧａＮ層である
ことを特徴とする化合物半導体装置。
(Appendix 3)
In the compound semiconductor device according to appendix 1 or 2,
The carrier traveling layer is a GaN layer or an InGaN layer.
（付記４）
付記１乃至３のいずれかに記載の化合物半導体装置において、
前記キャリア濃度低減用不純物は、遷移金属元素である
ことを特徴とする化合物半導体装置。
(Appendix 4)
In the compound semiconductor device according to any one of appendices 1 to 3,
The impurity for reducing the carrier concentration is a transition metal element.
（付記５）
付記４記載の化合物半導体装置において、
前記遷移金属元素は、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、及びＣｏからなる群から選ばれる少なくとも１種の金属元素である
ことを特徴とする化合物半導体装置。
(Appendix 5)
In the compound semiconductor device according to attachment 4,
The transition metal element is at least one metal element selected from the group consisting of V, Cr, Mn, Fe, and Co. A compound semiconductor device.
（付記６）
付記４記載の化合物半導体装置において、
前記遷移金属元素は、Ｓｃ、Ｔｉ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、及びＡｇからなる群から選ばれる少なくとも１種の金属元素である
ことを特徴とする化合物半導体装置。
(Appendix 6)
In the compound semiconductor device according to attachment 4,
The transition metal element is at least one metal element selected from the group consisting of Sc, Ti, Ni, Cu, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, and Ag. Compound semiconductor device.
（付記７）
付記１乃至６のいずれかに記載の化合物半導体装置において、
前記キャリア走行層は、前記キャリア濃度低減用不純物が添加されていない
ことを特徴とする化合物半導体装置。
(Appendix 7)
In the compound semiconductor device according to any one of appendices 1 to 6,
The compound semiconductor device, wherein the carrier traveling layer is not added with the impurity for reducing the carrier concentration.
（付記８）
付記１乃至７のいずれかに記載の化合物半導体装置において、
前記キャリア走行層の厚さは、０．５μｍ以上である
ことを特徴とする化合物半導体装置。
(Appendix 8)
In the compound semiconductor device according to any one of appendices 1 to 7,
The thickness of the carrier travel layer is 0.5 μm or more. A compound semiconductor device, wherein:
（付記９）
請求項１乃至８のいずれかに記載の化合物半導体装置において、
前記ＡｌｘＧａ１−ｘＮ層の厚さは、０．２μｍ以上である
ことを特徴とする化合物半導体装置。
(Appendix 9)
The compound semiconductor device according to claim 1,
The compound semiconductor device, wherein the Al x Ga 1-x N layer has a thickness of 0.2 μm or more.
（付記１０）
請求項１乃至９のいずれかに記載の化合物半導体装置において、
前記バッファ層の平均厚さは、１０μｍ以上である
ことを特徴とする化合物半導体装置。
(Appendix 10)
The compound semiconductor device according to any one of claims 1 to 9,
The compound semiconductor device, wherein the buffer layer has an average thickness of 10 μm or more.
（付記１１）
付記１０記載の化合物半導体装置において、
前記バッファ層の平均厚さは、１５μｍ以上である
ことを特徴とする化合物半導体装置。
(Appendix 11)
In the compound semiconductor device according to attachment 10,
The compound semiconductor device, wherein the buffer layer has an average thickness of 15 μm or more.
（付記１２）
導電性ＳｉＣ基板上に、バッファ層を形成する工程と、
前記バッファ層上に、ドナー不純物を不活性化してキャリア濃度を低減するキャリア濃度低減用不純物が添加され、Ａｌ組成ｘが０≦ｘ≦１であるＡｌｘＧａ１−ｘＮ層を形成する工程と、
前記ＡｌｘＧａ１−ｘＮ層上に、ＧａＮ系のキャリア走行層を形成する工程と、
前記キャリア走行層上に、キャリア供給層を形成する工程と、
前記キャリア供給層上に、ソース電極及びドレイン電極を形成する工程と、
前記ソース電極と前記ドレイン電極との間の前記キャリア供給層上に、ゲート電極を形成する工程と
を有することを特徴とする化合物半導体装置の製造方法。
(Appendix 12)
Forming a buffer layer on the conductive SiC substrate;
A step of forming an Al x Ga 1-x N layer in which an Al composition x is 0 ≦ x ≦ 1 by adding a carrier concentration reducing impurity that deactivates a donor impurity to reduce a carrier concentration on the buffer layer. When,
Forming a GaN-based carrier running layer on the Al x Ga 1-x N layer;
Forming a carrier supply layer on the carrier running layer;
Forming a source electrode and a drain electrode on the carrier supply layer;
Forming a gate electrode on the carrier supply layer between the source electrode and the drain electrode. A method of manufacturing a compound semiconductor device, comprising:
（付記１３）
付記１２記載の化合物半導体装置の製造方法において、
前記バッファ層は、ＡｌＮ層である
ことを特徴とする化合物半導体装置の製造方法。
(Appendix 13)
In the method of manufacturing a compound semiconductor device according to attachment 12,
The buffer layer is an AlN layer. A method of manufacturing a compound semiconductor device.
（付記１４）
付記１３記載の化合物半導体装置の製造方法において、
前記バッファ層を形成する工程では、ハイドライド気相成長法により前記ＡｌＮ層を成長する
ことを特徴とする化合物半導体装置の製造方法。
(Appendix 14)
In the method of manufacturing a compound semiconductor device according to attachment 13,
In the step of forming the buffer layer, the AlN layer is grown by a hydride vapor phase growth method.
（付記１５）
付記１２乃至１４のいずれかに記載の化合物半導体装置の製造方法において、
前記ＡｌｘＧａ１−ｘＮ層を形成する工程では、有機金属気相成長法により前記ＡｌｘＧａ１−ｘＮ層を成長する
ことを特徴とする化合物半導体装置の製造方法。
(Appendix 15)
In the method for manufacturing a compound semiconductor device according to any one of appendices 12 to 14,
The Al x In Ga 1-x N layer to form a method of manufacturing a compound semiconductor device, characterized by growing said Al x Ga 1-x N layer by metal organic chemical vapor deposition.
（付記１６）
付記１２乃至１５のいずれかに記載の化合物半導体装置の製造方法において、
前記キャリア走行層は、ＧａＮ層又はＩｎＧａＮ層である
ことを特徴とする化合物半導体装置の製造方法。
(Appendix 16)
In the method for manufacturing a compound semiconductor device according to any one of appendices 12 to 15,
The carrier travel layer is a GaN layer or an InGaN layer.
（付記１７）
付記１２乃至１６のいずれかに記載の化合物半導体装置の製造方法において、
前記キャリア濃度低減用不純物は、遷移金属元素である
ことを特徴とする化合物半導体装置の製造方法。
(Appendix 17)
In the method for manufacturing a compound semiconductor device according to any one of appendices 12 to 16,
The impurity for reducing the carrier concentration is a transition metal element. A method for manufacturing a compound semiconductor device, wherein:
（付記１８）
付記１７記載の化合物半導体装置の製造方法において、
前記遷移金属元素は、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、及びＣｏからなる群から選ばれる少なくとも１種の金属元素である
ことを特徴とする化合物半導体装置の製造方法。
(Appendix 18)
In the method for manufacturing a compound semiconductor device according to appendix 17,
The method for producing a compound semiconductor device, wherein the transition metal element is at least one metal element selected from the group consisting of V, Cr, Mn, Fe, and Co.
（付記１９）
付記１７記載の化合物半導体装置の製造方法において、
前記遷移金属元素は、Ｓｃ、Ｔｉ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、及びＡｇからなる群から選ばれる少なくとも１種の金属元素である
ことを特徴とする化合物半導体装置の製造方法。
(Appendix 19)
In the method for manufacturing a compound semiconductor device according to appendix 17,
The transition metal element is at least one metal element selected from the group consisting of Sc, Ti, Ni, Cu, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, and Ag. A method of manufacturing a compound semiconductor device.
（付記２０）
付記１２乃至１９のいずれかに記載の化合物半導体装置の製造方法において、
前記キャリア走行層を形成する工程では、前記キャリア濃度低減用不純物が添加されていない前記キャリア走行層を形成する
ことを特徴とする化合物半導体装置の製造方法。
(Appendix 20)
In the method for manufacturing a compound semiconductor device according to any one of appendices 12 to 19,
In the step of forming the carrier traveling layer, the carrier traveling layer to which the impurity for reducing the carrier concentration is not added is formed. A method for manufacturing a compound semiconductor device.
１０…ｎ型導電性ＳｉＣ基板
１２…ｉ型ＡｌＮバッファ層
１４…ｉ型ＡｌＮ層
１５…バッファ層
１６…ＧａＮバッファ層
１８…ｉ型ＧａＮ層
２０…ｎ型ＡｌＧａＮ層
２２…２次元電子ガス層
２４…ｎ型ＧａＮキャップ層
２６…ソース電極
２８…ドレイン電極
３０…ＳｉＮ膜
３２…開口部
３４…ゲート電極
３６…溝
３８…素子間分離領域
４０…フォトレジスト膜
４２…フォトレジスト膜
４４…ＡｌｘＧａ１−ｘＮバッファ層
１００…ｎ型導電性ＳｉＣ基板
１０２…ｉ型ＡｌＮバッファ層
１０４…ｉ型ＡｌＮ層
１０５…バッファ層
１０６…ｉ型ＧａＮ層
１０８…低抵抗層
１１０…ｎ型ＡｌＧａＮ層
１１２…２次元電子ガス層
１１４…ｎ型ＧａＮキャップ層
１１６…ソース電極
１１８…ドレイン電極
１２０…ＳｉＮ膜
１２２…開口部
１２４…ゲート電極
１２６…溝
１２８…絶縁膜
DESCRIPTION OF SYMBOLS 10 ... n-type conductive SiC substrate 12 ... i-type AlN buffer layer 14 ... i-type AlN layer 15 ... buffer layer 16 ... GaN buffer layer 18 ... i-type GaN layer 20 ... n-type AlGaN layer 22 ... two-dimensional electron gas layer 24 ... n-type GaN cap layer 26 ... source electrode 28 ... drain electrode 30 ... SiN film 32 ... opening 34 ... gate electrode 36 ... groove 38 ... element isolation region 40 ... photoresist film 42 ... photoresist film 44 ... Al x Ga 1-x N buffer layer 100 ... n-type conductive SiC substrate 102 ... i-type AlN buffer layer 104 ... i-type AlN layer 105 ... buffer layer 106 ... i-type GaN layer 108 ... low resistance layer 110 ... n-type AlGaN layer 112 ... Two-dimensional electron gas layer 114 ... n-type GaN cap layer 116 ... source electrode 118 ... drain electrode 120 ... SiN film 122 ... opening 124 ... gate G electrode 126 ... groove 128 ... insulating film
Claims (4)
前記第１のＡｌＮバッファ層上に、有機金属気相成長法により第２のＡｌＮバッファ層を形成する工程と、
前記第２のＡｌＮバッファ層上に、ドナー不純物を不活性化してキャリア濃度を低減するキャリア濃度低減用不純物が添加され、Ａｌ組成ｘが０≦ｘ≦１であるＡｌｘＧａ１−ｘＮ層を形成する工程と、
前記ＡｌｘＧａ１−ｘＮ層上に、ＧａＮ系のキャリア走行層を形成する工程と、
前記キャリア走行層上に、キャリア供給層を形成する工程と、
前記キャリア供給層上に、ソース電極及びドレイン電極を形成する工程と、
前記ソース電極と前記ドレイン電極との間の前記キャリア供給層上に、ゲート電極を形成する工程とを有し、
前記キャリア濃度低減用不純物は、遷移金属元素である
ことを特徴とする化合物半導体装置の製造方法。 Forming a first AlN buffer layer on a conductive SiC substrate by hydride vapor phase epitaxy ;
Forming a second AlN buffer layer on the first AlN buffer layer by metal organic vapor phase epitaxy ;
A step of forming an AlxGa1-xN layer in which an Al composition x is 0 ≦ x ≦ 1 is added on the second AlN buffer layer by adding a carrier concentration reducing impurity that deactivates a donor impurity to reduce a carrier concentration. When,
Forming a GaN-based carrier running layer on the AlxGa1-xN layer;
Forming a carrier supply layer on the carrier running layer;
Forming a source electrode and a drain electrode on the carrier supply layer;
Forming a gate electrode on the carrier supply layer between the source electrode and the drain electrode;
The impurity for reducing the carrier concentration is a transition metal element. A method for manufacturing a compound semiconductor device, wherein:
ことを特徴とする請求項１記載の化合物半導体装置の製造方法。 The thickness of the carrier transit layer, the production method of a compound semiconductor device according to claim 1, wherein a is 0.5μm or more.
ことを特徴とする請求項１又は２記載の化合物半導体装置の製造方法。 3. The method of manufacturing a compound semiconductor device according to claim 1, wherein the transition metal element is at least one metal element selected from the group consisting of V, Cr, Mn, Fe, and Co. 4.
ことを特徴とする請求項１又は２記載の化合物半導体装置の製造方法。 The transition metal element is at least one metal element selected from the group consisting of Sc, Ti, Ni, Cu, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, and Ag. A method of manufacturing a compound semiconductor device according to claim 1 or 2 .
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