JP2015211254A

JP2015211254A - 信号増幅装置

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Publication number: JP2015211254A
Application number: JP2014089936A
Authority: JP
Inventors: 敬大川; Takashi Okawa
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2014-04-24
Filing date: 2014-04-24
Publication date: 2015-11-24

Abstract

【課題】簡単な回路構成で簡単な制御を行うことで、装置全体の消費電力を抑える。
【解決手段】直列に接続された複数の増幅器３，４００−１，４００−２，４と、増幅器４のドレインバイアス端子８と増幅器４との間に接続された抵抗器１００と、ドレインバイアス端子の電圧を反転増幅して出力する第１の反転増幅器と、所定の基準電圧値を用いて、第１の反転増幅器が出力した電圧を反転増幅して出力する第２の反転増幅器とを有し、第２の反転増幅器が出力した電圧を、増幅器３のゲートバイアス端子５に印加する。
【選択図】図１４

Description

本発明は、信号を増幅する信号増幅装置に関する。

近年、通信機器において装置の小型化と送信電力の高出力化に伴い、低消費電力化が求められている。直列に接続された複数の増幅器から構成される信号増幅装置において、歪成分が影響しないバイアス条件で使用するためには、前段の増幅器はＡ級動作を行うＡ級増幅回路であり、最後段の増幅器はＢ，ＡＢ級動作を行うＢ，ＡＢ級増幅回路であるという構成がとられる。このような構成において、送信電力が低い場合、消費電力を低く抑えることができる。しかし、送信電力が高い場合は、最後段の増幅器にはドレイン電流が振れ込む影響で、装置全体としての消費電力は増加してしまう。
この消費電力を抑えるために、最後段の増幅器のドレインバイアス端子と接続されたバイアス抵抗の両端に生じた電圧を増幅し、増幅した電圧と基準電圧値との差分を増幅して、前段の可変利得増幅器における利得を制御する回路が考えられている（例えば、特許文献１参照。）。

特開２０１２−１５１５３９号公報

特許文献１に記載されたような技術においては、差分増幅器を用いて利得を制御して消費電力を抑える構成であるため、装置自体を簡単な構成とすることができないという問題点がある。
本発明の目的は、上述した課題を解決する信号増幅装置を提供することである。

本発明の信号増幅装置は、
直列に接続された複数の増幅器と、
前記複数の増幅器のうち、最後段の最後段増幅器のドレインバイアス端子と該最後段増幅器との間に接続された抵抗器と、
前記ドレインバイアス端子の電圧を反転増幅して出力する第１の反転増幅器と、
所定の基準電圧値を用いて、前記第１の反転増幅器が出力した電圧を反転増幅して出力する第２の反転増幅器とを有し、
前記第２の反転増幅器が出力した電圧を、前記複数の増幅器のうち、最前段の最前段増幅器のゲートバイアス端子に印加する。
また、本発明の他の信号増幅装置は、
直列に接続された複数の増幅器と、
前記複数の増幅器のうち、最前段の最前段増幅器以外の増幅器それぞれのドレインバイアス端子と該増幅器との間にそれぞれ接続された複数の抵抗器と、
前記複数の増幅器のドレインバイアス端子とそれぞれ接続された複数の制御回路とを有し、
前記複数の制御回路それぞれは、
前記ドレインバイアス端子の電圧を反転増幅して出力する第１の反転増幅器と、
所定の基準電圧値を用いて、前記第１の反転増幅器が出力した電圧を反転増幅して出力する第２の反転増幅器とを具備し、
前記第２の反転増幅器が出力した電圧を、該電圧を出力した第２の反復増幅器が具備される制御回路と接続されたドレインバイアス端子の増幅器の１段前段の増幅器のゲートバイアス端子に印加する。

以上説明したように、本発明においては、簡単な回路構成で簡単な制御を行うことで、装置全体の消費電力を抑えることができる。

本発明の信号増幅装置の実施の一形態を示す図である。図１に示した制御回路の内部構成の一例を示す図である。図１に示したゲートバイアス端子に印加する電圧を制御する制御回路の一例を示す図である。一般的な信号増幅装置の一形態を示す図である。図４に示したゲートバイアス端子に印加する電圧を制御する制御回路の一例を示す図である。図４に示した信号増幅装置における処理を説明するためのフローチャートである。図４に示した信号増幅装置における入力電力と出力電力との関係を示すグラフである。図４に示した信号増幅装置における出力電力と消費電流との関係を示すグラフである。図１に示した信号増幅装置における処理を説明するためのフローチャートである。図１に示した出力ポートから出力される出力電力に対する反転増幅器の出力電圧および増幅器のゲートバイアス端子への印加電圧の関係を示すグラフおよび表である。図１に示した信号増幅装置における入力電力と出力電力との関係および図４に示した信号増幅装置における入力電力と出力電力との関係を示すグラフである。図１に示した信号増幅装置における出力電力と消費電流との関係を示すグラフである。図１に示した信号増幅装置における出力電力と消費電流との関係を示すグラフである。本発明の信号増幅装置が４段構成の増幅器を具備した場合の第１の形態を示す図である。本発明の信号増幅装置が４段構成の増幅器を具備した場合の第２の形態を示す図である。本発明の信号増幅装置が４段構成の増幅器を具備した場合の第３の形態を示す図である。図４に示した一般的な信号増幅装置の構成を用いて、制御方式を変更した場合の処理の一例を説明するためのフローチャートである。図１に示した制御回路の変形例を示す図である。図１に示した出力ポートから出力される出力電力に対する反転増幅器の出力電圧、増幅器のゲートバイアス端子への印加電圧および増幅器のドレインバイアス端子への印加電圧の関係を示す表である。本発明の信号増幅装置の他の実施の形態を示す図である。

以下に、本発明の実施の形態について図面を参照して説明する。

図１は、本発明の信号増幅装置の実施の一形態を示す図である。
本形態における信号増幅装置は図１に示すように、複数の増幅器３，４が直列に接続され、入力ポート１から入力された高周波信号を増幅して出力ポート２から出力する構成となっている。また、増幅器３は、ゲートバイアス端子５およびドレインバイアス端子６と接続している。また、増幅器４は、ゲートバイアス端子７およびドレインバイアス端子８と接続している。増幅器３はＡ級増幅回路であり、増幅器４はＢ級増幅回路またはＡＢ級増幅回路である。増幅器３，４は、電界効果トランジスタ（ＦＥＴ：ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）であっても良い。また、増幅器４とドレインバイアス端子８との間にバイアス抵抗となる抵抗器１００が接続されている。この抵抗器１００は、ドレインバイアス端子８から印加されたドレイン電圧を降下する役割を持つ。さらに、抵抗器１００のドレインバイアス端子８側に、制御回路１０１が接続されている。制御回路１０１の出力は、ゲートバイアス端子５と接続される。

図２は、図１に示した制御回路１０１の内部構成の一例を示す図である。
図１に示した制御回路１０１は図２に示すように、２つの反転増幅器１９９，１０３を具備している。
反転増幅器１９９は、ドレインバイアス端子８の電圧を反転増幅して出力する第１の反転増幅器である。反転増幅器１０３は、所定の基準電圧値を用いて、反転増幅器１９９が出力した電圧を反転増幅して出力する第２の反転増幅器である。
反転増幅器１０３が出力した電圧は、ゲートバイアス端子５に印加される。

図３は、図１に示したゲートバイアス端子７に印加する電圧を制御する制御回路の一例を示す図である。
図３に示すように、図１に示したゲートバイアス端子７に印加する電圧を制御する制御回路１０は、反転増幅器１３を具備している。反転増幅器１３は、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）１２からの設定に基づいて、ＤＡＣ（ＤｉｇｉｔａｌｔｏＡｎａｌｏｇＣｏｎｖｅｒｔｅｒ）１１に設定された電圧を反転増幅し、マイナス電圧を生成する。生成されたマイナス電圧は、反転増幅器１３からゲートバイアス端子７へ出力され、増幅器４に必要なドレイン電流が制御される。

一般的に、送信電力が高い場合、直列構成の最後段の増幅器（図１に示した形態においては、増幅器４）のドレイン電流は振れ込む。ドレイン電流が振れこむ場合、消費電力は増加する。
変調方式が多値でない場合（例えば、多値の順にＱＰＳＫ、１６ＱＡＭ、２５６ＱＡＭ）において、それぞれの変調方式での最大出力電力はスペクトラムマスクの規制の点から、ＱＰＳＫ＞＝１６ＱＡＭ＞＝２５６ＱＡＭとなる場合が多い。この場合、多値になれば、前段の増幅器（図１に示した形態においては、増幅器３）の高調波歪み成分の寄与が、より大きくなってくる。言い換えると、多値でない場合、増幅器３の寄与が少ないため、適正なバイアスでなくとも、高調波歪み成分が悪くとも、スペクトラムマスク規制を破ることはない。

以下に、本発明の信号増幅装置の動作について、一般的な信号増幅装置と比較して説明する。
図４は、一般的な信号増幅装置の一形態を示す図である。
図４に示した信号増幅装置は、図１に示した信号増幅装置と比較して、抵抗器１００および制御回路１０１を具備していない。
図５は、図４に示したゲートバイアス端子７およびゲートバイアス端子５に印加する電圧を制御する制御回路の一例を示す図である。
図５に示すように、図３に示したような、ゲートバイアス端子７に印加する電圧を制御する制御回路１０に加えて、図４に示したゲートバイアス端子５に印加する電圧を制御する制御回路９がＤＡＣ１１と接続されている。制御回路９は、反転増幅器１４を具備している。反転増幅器１４は、ＣＰＵ１２からの設定に基づいて、ＤＡＣ１１に設定された電圧を反転増幅し、マイナス電圧を生成する。生成されたマイナス電圧は、反転増幅器１４からゲートバイアス端子５へ出力される。

図６は、図４に示した信号増幅装置における処理を説明するためのフローチャートである。
まず、入力ポート１にＲＦ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙ）信号（高周波信号）が入力されていない状態で（ステップＳ１）、ＣＰＵ１２は、ＤＡＣ１１を用いて、ドレインバイアス端子６に流れるドレイン電流を制御する（ステップＳ２）。また、ＣＰＵ１２は、ＤＡＣ１１を用いて、ドレインバイアス端子８に流れるドレイン電流を制御する（ステップＳ３）。変調方式が設定された後（ステップＳ４）、出力電力を設定した場合（ステップＳ５）、処理は終了する。

図７は、図４に示した信号増幅装置における入力電力と出力電力との関係を示すグラフである。
図８は、図４に示した信号増幅装置における出力電力と消費電流との関係を示すグラフである。
図７および図８に示すように、入力電力の増加に伴い、増幅器３の消費電流はほとんど変化しないが、増幅器４の消費電流が増加する。つまり、入力電力の増加に伴い、増幅器４の消費電力が増加する。増幅器４の消費電力が増加するため、増幅器３の消費電力と増幅器４の消費電力とを加算した装置全体の消費電力も増加する。
ここで、Ａ級増幅回路の動作を行う増幅器３において、入力ポート１から入力された高周波信号は、Ｂ級増幅回路の動作を行う増幅器４と比べて、高周波信号が入力されていない状態で設定されたバイアス動作点からの振れ込み量は少ない。その理由は、増幅器４から先に飽和領域になるからである。
増幅器４は、増幅器３で増幅された信号をさらに増幅するため、飽和領域に近い、ＱＰＳＫでの出力電力の場合、ドレインバイアス端子８に流れるドレイン電流は増加する。図７および図８に示すように消費電力が増加するのは、ドレイン電流が増加するからである。

図９は、図１に示した信号増幅装置における処理を説明するためのフローチャートである。
まず、入力ポート１にＲＦ信号（高周波信号）が入力されていない状態で（ステップＳ１１）、ＣＰＵ１２は、ＤＡＣ１１を用いて、ドレインバイアス端子８に流れるドレイン電流を制御する（ステップＳ１２）。変調方式が設定された後（ステップＳ１３）、出力電力を設定した場合（ステップＳ１４）、処理は終了する。
このように、増幅器４のドレインバイアス端子８に流れる電流を用いて、増幅器３のゲートバイアス端子５へ電圧を印加しているため、ＣＰＵ１２がＤＡＣ１１を用いてドレインバイアス端子６に流れるドレイン電流を制御する必要はない。これにより、ＣＰＵ１２の負荷が軽減される。

図１０は、図１に示した出力ポート２から出力される出力電力に対する反転増幅器１９９の出力電圧および増幅器３のゲートバイアス端子５への印加電圧の関係を示すグラフおよび表である。
図１０の上図において、出力ポート２から出力される出力電力に対する反転増幅器１９９の出力電圧の関係を実線で示している。また、出力ポート２から出力される出力電力に対する増幅器３のゲートバイアス端子５への印加電圧の関係を破線で示している。このグラフは図１０の下図の表から作成したものである。
増幅器４のドレイン電流が増加した場合、抵抗器１００での電圧降下分は大きくなり、制御回路１０１に設けられた反転増幅器１９９の出力電圧は大きくなる。反転増幅器１９９から出力された電圧は、反転増幅器１０３により、マイナス電圧として出力される。出力されたマイナス電圧は、増幅器３のゲートバイアス端子５に印加される。なお、図１０において、反転増幅器１０３のオフセット電圧（基準電圧値）を−０．５Ｖとして計算している。
このように、出力ポート２の出力電力が高いほど、増幅器３のゲートバイアス端子５には、Ａ級動作で設定された電圧よりもマイナス側に大きな電圧が印加され、ドレインバイアス端子６へ電流が流れないように制御される。

図１１は、図１に示した信号増幅装置における入力電力と出力電力との関係および図４に示した信号増幅装置における入力電力と出力電力との関係を示すグラフである。図１１において、図１に示した信号増幅装置における入力電力と出力電力との関係を実線で示しており、図４に示した信号増幅装置における入力電力と出力電力との関係を破線で示している。
図１に示した信号増幅装置においては、増幅器３にゲート電圧が深くなり、ドレインバイアス端子６に流れる電流が少なくなるため、一般的には増幅器３の利得が下がることとなる。そのため、図１１に示すように、入力電力が増加すると、実線で示したものも破線で示したものも出力電力は増加するが、実線で示したものの方が出力電力が少なくなることがわかる。
図１２および図１３は、図１に示した信号増幅装置における出力電力と消費電流との関係を示すグラフである。
図１２に示すように、出力電力に対する増幅器４の消費電流の変化（図１２中、破線で示す）は図８に示したものと同じであるが、出力電力がある値を超えると増幅器３の消費電流（図１２中、実線で示す）が減少する。そのため、増幅器３の消費電力と増幅器４の消費電力とを加算した値（図１２中、一点鎖線で示す）は、図８に示したものよりも少なくなる。結果として、図１３に示すように、図１に示した信号増幅装置における出力電力に対する装置全体の消費電力は、図４に示した信号増幅装置における出力電力に対する装置全体の消費電力よりも少なくなる。

以上、増幅器が直列２段構成である場合を例に挙げてその動作を説明したが、増幅器が直列４段構成である場合を例に挙げてその動作を以下に説明する。

図１４は、本発明の信号増幅装置が４段構成の増幅器を具備した場合の第１の形態を示す図である。
本形態における信号増幅装置は図１４に示すように、４つの増幅器３，４００−１，４００−２，４が直列に接続され、入力ポート１から入力された高周波信号を増幅して出力ポート２から出力する構成となっている。また、増幅器３は、ゲートバイアス端子５およびドレインバイアス端子６と接続している。増幅器３はＡ級増幅回路である。
増幅器４００−１は、増幅器３の１段後段の増幅器である。
増幅器４００−２は、増幅器４００−１の１段後段の増幅器である。
増幅器４は、増幅器４００−２の１段後段の増幅器であり、図１に示したものと同じものである。抵抗器１００のドレインバイアス端子８側に接続された制御回路１０１の出力は、増幅器３のゲートバイアス端子５と接続される。
このように、最後段の最後段増幅器に接続された制御回路が出力した電圧を、最前段の最前段増幅器のゲートバイアス端子に印加する。

図１５は、本発明の信号増幅装置が４段構成の増幅器を具備した場合の第２の形態を示す図である。
本形態における信号増幅装置は図１５に示すように、４つの増幅器３，５００−１，５００−２，４が直列に接続され、入力ポート１から入力された高周波信号を増幅して出力ポート２から出力する構成となっている。また、増幅器３は、ゲートバイアス端子５およびドレインバイアス端子６と接続している。増幅器３はＡ級増幅回路である。
増幅器５００−１は、増幅器３の１段後段の増幅器である。
増幅器５００−２は、増幅器５００−１の１段後段の増幅器である。
増幅器４は、増幅器５００−２の１段後段の増幅器であり、図１に示したものと同じものである。ドレインバイアス端子８と接続された制御回路１０１の出力は、増幅器３，５００−１，５００−２それぞれのゲートバイアス端子５と接続される。
このように、最後段の最後段増幅器に接続された制御回路が出力した電圧を、最後段増幅器以外のすべての増幅器のゲートバイアス端子に印加する。

図１６は、本発明の信号増幅装置が４段構成の増幅器を具備した場合の第３の形態を示す図である。
本形態における信号増幅装置は図１６に示すように、４つの増幅器３，４−１〜４−３が直列に接続され、入力ポート１から入力された高周波信号を増幅して出力ポート２から出力する構成となっている。また、増幅器３は、ゲートバイアス端子５−１およびドレインバイアス端子６と接続している。増幅器３はＡ級増幅回路である。
増幅器４−１は、ゲートバイアス端子５−２およびドレインバイアス端子８−１と接続している。また、増幅器４−１とドレインバイアス端子８−１との間にバイアス抵抗となる抵抗器１００−１が接続されている。この抵抗器１００−１は、ドレインバイアス端子８−１から印加されたドレイン電圧を降下する役割を持つ。さらに、ドレインバイアス端子８−１に、制御回路１０１−１が接続されている。制御回路１０１−１の出力は、ゲートバイアス端子５−１と接続される。
増幅器４−２は、ゲートバイアス端子５−３およびドレインバイアス端子８−２と接続している。また、増幅器４−２とドレインバイアス端子８−２との間にバイアス抵抗となる抵抗器１００−２が接続されている。この抵抗器１００−２は、ドレインバイアス端子８−２から印加されたドレイン電圧を降下する役割を持つ。さらに、ドレインバイアス端子８−２に、制御回路１０１−２が接続されている。制御回路１０１−２の出力は、ゲートバイアス端子５−２と接続される。
増幅器４−３は、ゲートバイアス端子７およびドレインバイアス端子８−３と接続している。また、増幅器４−３とドレインバイアス端子８−３との間にバイアス抵抗となる抵抗器１００−３が接続されている。この抵抗器１００−３は、ドレインバイアス端子８−３から印加されたドレイン電圧を降下する役割を持つ。さらに、ドレインバイアス端子８−３に、制御回路１０１−３が接続されている。制御回路１０１−３の出力は、ゲートバイアス端子５−３と接続される。増幅器４−３はＢ級増幅回路またはＡＢ級増幅回路である。増幅器３，４−１〜４−３は、電界効果トランジスタ（ＦＥＴ）であっても良い。
制御回路１０１−１〜１０１−３の内部構成は、図２に示した構成と同じである。
このように、制御回路が出力した電圧を、当該制御回路と接続されたドレインバイアス端子の増幅器の１段前段の増幅器のゲートバイアス端子に印加する。

図４に示した一般的な信号増幅装置の構成を用いて、制御方式を変更することで、上述した本発明の効果を得ることもできる。
図１７は、図４に示した一般的な信号増幅装置の構成を用いて、制御方式を変更した場合の処理の一例を説明するためのフローチャートである。
まず、入力ポート１にＲＦ信号（高周波信号）が入力されていない状態で（ステップＳ２１）、ＣＰＵ１２は、ＤＡＣ１１を用いて、ドレインバイアス端子６に流れるドレイン電流を制御する（ステップＳ２２）。また、ＣＰＵ１２は、ＤＡＣ１１を用いて、ドレインバイアス端子８に流れるドレイン電流を制御する（ステップＳ２３）。変調方式が設定された後（ステップＳ２４）、出力電力を設定した場合（ステップＳ２５）、設定された変調方式および出力電力に応じて、ＣＰＵ１２が、ＣＰＵ１２内のメモリに設定された値を用いてＤＡＣ１１を制御し、ゲートバイアス端子５への印加電圧を可変する（ステップＳ２６）。これにより、ＣＰＵ１２は、増幅器３に流れるドレイン電流を制御する。

図１８は、図１に示した制御回路１０１の変形例を示す図である。
図１８に示すように、制御回路１０１は、３つの反転増幅器１９９，１０３，３０３と、トランジスタ３０４とを具備している。
反転増幅器１９９，１０３は図２に示したものと同じものである。反転増幅器３０３は、反転増幅器１０３が用いる基準電圧値の極性を反転させた電圧値を用いて、反転増幅器１９９が出力した電圧を反転増幅して出力する第３の反転増幅器である。
トランジスタ３０４は、端子３０２に印加される所定の電圧値を用いて駆動する。
このような構成により、反転増幅器１０３が出力した電圧は、ゲートバイアス端子５に印加される。また、反転増幅器３０３が出力した電圧は、トランジスタ３０４を介してドレインバイアス端子６に印加される。

図１９は、図１に示した出力ポート２から出力される出力電力に対する反転増幅器１９９の出力電圧、増幅器３のゲートバイアス端子５への印加電圧および増幅器３のドレインバイアス端子６への印加電圧の関係を示す表である。
図１９に示すように、出力電力に応じて、増幅器３のゲートバイアス端子５への印加電圧に加えて、増幅器３のドレインバイアス端子６への印加電圧も変化する。このように、増幅器３のドレイン電圧を変更することでも消費電力の低減を実現することができる。

図２０は、本発明の信号増幅装置の他の実施の形態を示す図である。
本形態における信号増幅装置は図２０に示すように、複数の増幅器３，４が直列に接続され、入力ポート１から入力された高周波信号を増幅して出力ポート２から出力する構成となっている。また、増幅器３は、ゲートバイアス端子５およびドレインバイアス端子６と接続している。また、増幅器４は、ゲートバイアス端子７およびドレインバイアス端子８と接続している。増幅器３はＡ級増幅回路であり、増幅器４はＢ級増幅回路またはＡＢ級増幅回路である。増幅器３，４は、電界効果トランジスタ（ＦＥＴ）であっても良い。また、増幅器４とゲートバイアス端子７との間にバイアス抵抗となる抵抗器２００が接続されている。この抵抗器２００は、ゲートバイアス端子７から印加されたゲート電圧を降下する役割を持つ。さらに、抵抗器２００の両端に、制御回路２０１が接続されている。制御回路２０１の出力は、ゲートバイアス端子５と接続される。制御回路２０１は、抵抗器２００の電圧降下を所望の電圧へ変換し、変換した電圧を増幅器３のゲートバイアス端子５へ印加する。
本形態は、増幅器４は飽和領域に近くで動作する場合、ゲートバイアス端子７へ電流が流れ込む（もしくは、流れ出る）ため、モニタする抵抗器２００を用いて、抵抗器２００の電圧降下を制御回路２０１を用いて所望の電圧へ変換し、増幅器３のゲートバイアス端子５へ印加する方法である。

以上説明したように、本発明は、所望の歪成分・出力電力に応じて、消費電力を削減することができる装置である。複数の増幅器が直列に接続された構成において、前段の増幅器の歪成分が寄与しない場合、例えば、通信機器において高多値でない場合、前段の増幅器の消費電力を抑制することで、装置全体の消費電力を削減することができる。また、本発明では、簡単な制御回路を用いることで、ＣＰＵを用いた複雑な計算が不要な制御で低消費電力回路を提供することが可能である。

上記の実施の形態の一部または全部は、以下の付記のようにも記載され得るが、以下には限られない。
（付記１）直列に接続された複数の増幅器と、
前記複数の増幅器のうち、最後段の最後段増幅器のドレインバイアス端子と該最後段増幅器との間に接続された抵抗器と、
前記ドレインバイアス端子の電圧を反転増幅して出力する第１の反転増幅器と、
所定の基準電圧値を用いて、前記第１の反転増幅器が出力した電圧を反転増幅して出力する第２の反転増幅器とを有し、
前記第２の反転増幅器が出力した電圧を、前記複数の増幅器のうち、最前段の最前段増幅器のゲートバイアス端子に印加する信号増幅装置。
（付記２）前記第２の反転増幅器が出力した電圧を、前記複数の増幅器のうち、前記最後段増幅器以外のすべての増幅器のゲートバイアス端子に印加する、付記１に記載の信号増幅装置。
（付記３）直列に接続された複数の増幅器と、
前記複数の増幅器のうち、最前段の最前段増幅器以外の増幅器それぞれのドレインバイアス端子と該増幅器との間にそれぞれ接続された複数の抵抗器と、
前記複数の増幅器のドレインバイアス端子とそれぞれ接続された複数の制御回路とを有し、
前記複数の制御回路それぞれは、
前記ドレインバイアス端子の電圧を反転増幅して出力する第１の反転増幅器と、
所定の基準電圧値を用いて、前記第１の反転増幅器が出力した電圧を反転増幅して出力する第２の反転増幅器とを具備し、
前記第２の反転増幅器が出力した電圧を、該電圧を出力した第２の反復増幅器が具備される制御回路と接続されたドレインバイアス端子の増幅器の１段前段の増幅器のゲートバイアス端子に印加する信号増幅装置。
（付記４）前記基準電圧値の極性を反転させた電圧値を用いて、前記第１の反転増幅器が出力した電圧を反転増幅して出力する第３の反転増幅器と、
トランジスタとを具備し、
前記第３の反転増幅器が前記トランジスタを介して出力した電圧を、前記複数の増幅器のうち、最前段の最前段増幅器のドレインバイアス端子に印加する、付記１に記載の信号増幅装置。
（付記５）前記基準電圧値の極性を反転させた電圧値を用いて、前記第１の反転増幅器が出力した電圧を反転増幅して出力する第３の反転増幅器と、
トランジスタとを具備し、
前記第３の反転増幅器が前記トランジスタを介して出力した電圧を、前記複数の増幅器のうち、前記最後段増幅器以外のすべての増幅器のドレインバイアス端子に印加する、付記２に記載の信号増幅装置。
（付記６）前記制御回路は、
前記基準電圧値の極性を反転させた電圧値を用いて、前記第１の反転増幅器が出力した電圧を反転増幅して出力する第３の反転増幅器と、
トランジスタとを具備し、
前記第３の反転増幅器が前記トランジスタを介して出力した電圧を、該電圧を出力した第３の反転増幅器が具備される制御回路と接続されたドレインバイアス端子の増幅器の１段前段の増幅器のドレインバイアス端子に印加する、付記３に記載の信号増幅装置。
（付記７）前記複数の増幅器のうち最前段の最前段増幅器はＡ級増幅回路であり、前記複数の増幅器のうち最後段の最後段増幅器はＢ級増幅回路またはＡＢ級増幅回路である、付記１から６のいずれか１項に記載の信号増幅装置。
（付記８）前記基準電圧値は、−０．５Ｖである、付記１から７のいずれか１項に記載の信号増幅装置。
（付記９）前記増幅器は、電界効果トランジスタである、付記１から８のいずれか１項に記載の信号増幅装置。

１入力ポート
２出力ポート
３，４，４−１〜４−３，４００−１，４００−２，５００−１，５００−２増幅器
５，５−１〜５−３，７ゲートバイアス端子
６，８，８−１〜８−３ドレインバイアス端子
９，１０，１０１，１０１−１〜１０１−３，２０１制御回路
１１ＤＡＣ
１２ＣＰＵ
１３，１４，１０３，１９９，３０３反転増幅器
１００，１００−１〜１００−３，２００抵抗器
３０２端子
３０４トランジスタ

Claims

直列に接続された複数の増幅器と、
前記複数の増幅器のうち、最後段の最後段増幅器のドレインバイアス端子と該最後段増幅器との間に接続された抵抗器と、
前記ドレインバイアス端子の電圧を反転増幅して出力する第１の反転増幅器と、
所定の基準電圧値を用いて、前記第１の反転増幅器が出力した電圧を反転増幅して出力する第２の反転増幅器とを有し、
前記第２の反転増幅器が出力した電圧を、前記複数の増幅器のうち、最前段の最前段増幅器のゲートバイアス端子に印加する信号増幅装置。
請求項１に記載の信号増幅装置において、
前記第２の反転増幅器が出力した電圧を、前記複数の増幅器のうち、前記最後段増幅器以外のすべての増幅器のゲートバイアス端子に印加する信号増幅装置。
直列に接続された複数の増幅器と、
前記複数の増幅器のうち、最前段の最前段増幅器以外の増幅器それぞれのドレインバイアス端子と該増幅器との間にそれぞれ接続された複数の抵抗器と、
前記複数の増幅器のドレインバイアス端子とそれぞれ接続された複数の制御回路とを有し、
前記複数の制御回路それぞれは、
前記ドレインバイアス端子の電圧を反転増幅して出力する第１の反転増幅器と、
所定の基準電圧値を用いて、前記第１の反転増幅器が出力した電圧を反転増幅して出力する第２の反転増幅器とを具備し、
前記第２の反転増幅器が出力した電圧を、該電圧を出力した第２の反復増幅器が具備される制御回路と接続されたドレインバイアス端子の増幅器の１段前段の増幅器のゲートバイアス端子に印加する信号増幅装置。
請求項１に記載の信号増幅装置において、
前記基準電圧値の極性を反転させた電圧値を用いて、前記第１の反転増幅器が出力した電圧を反転増幅して出力する第３の反転増幅器と、
トランジスタとを具備し、
前記第３の反転増幅器が前記トランジスタを介して出力した電圧を、前記複数の増幅器のうち、最前段の最前段増幅器のドレインバイアス端子に印加する信号増幅装置。
請求項２に記載の信号増幅装置において、
前記基準電圧値の極性を反転させた電圧値を用いて、前記第１の反転増幅器が出力した電圧を反転増幅して出力する第３の反転増幅器と、
トランジスタとを具備し、
前記第３の反転増幅器が前記トランジスタを介して出力した電圧を、前記複数の増幅器のうち、前記最後段増幅器以外のすべての増幅器のドレインバイアス端子に印加する信号増幅装置。
請求項３に記載の信号増幅装置において、
前記制御回路は、
前記基準電圧値の極性を反転させた電圧値を用いて、前記第１の反転増幅器が出力した電圧を反転増幅して出力する第３の反転増幅器と、
トランジスタとを具備し、
前記第３の反転増幅器が前記トランジスタを介して出力した電圧を、該電圧を出力した第３の反転増幅器が具備される制御回路と接続されたドレインバイアス端子の増幅器の１段前段の増幅器のドレインバイアス端子に印加する信号増幅装置。
請求項１から６のいずれか１項に記載の信号増幅装置において、
前記複数の増幅器のうち最前段の最前段増幅器はＡ級増幅回路であり、前記複数の増幅器のうち最後段の最後段増幅器はＢ級増幅回路またはＡＢ級増幅回路である信号増幅装置。
請求項１から７のいずれか１項に記載の信号増幅装置において、
前記基準電圧値は、−０．５Ｖである信号増幅装置。
請求項１から８のいずれか１項に記載の信号増幅装置において、
前記増幅器は、電界効果トランジスタである信号増幅装置。