JP2015201735A5 - 集積回路装置 - Google Patents
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Description
上記課題を解決し、目的を達成するために、本発明の集積回路装置は、第１の集積回路チップと、それぞれが前記第１の集積回路チップの第１面に積層された、複数の第２の集積回路チップと、を有し、前記第１の集積回路チップは、前記第２の集積回路チップのそれぞれに接続するための複数の第１の接続部を備え、前記第２の集積回路チップは、前記第１の集積回路チップの前記第１の接続部のいずれかに接続される第２の接続部を備え、前記第１の集積回路チップは、前記第１の接続部から複数の前記第２の集積回路チップの前記第２の接続部のそれぞれに対して同じ種類の信号を出力する。
Claims (17)
- 第１の集積回路チップと、
それぞれが前記第１の集積回路チップの第１面に積層された、複数の第２の集積回路チップと、を有し、
前記第１の集積回路チップは、前記第２の集積回路チップのそれぞれに接続するための複数の第１の接続部を備え、
前記第２の集積回路チップは、前記第１の集積回路チップの前記第１の接続部のいずれかに接続される第２の接続部を備え、
前記第１の集積回路チップは、前記第１の接続部から複数の前記第２の集積回路チップの前記第２の接続部のそれぞれに対して同じ種類の信号を出力することを特徴とする集積回路装置。 - 前記複数の第１の接続部は、前記第１の集積回路チップの前記第１面に配置されることを特徴とする請求項１に記載の集積回路装置。
- 前記第１の接続部のそれぞれは、前記第１の集積回路チップの前記第１面に対称に配置されることを特徴とする請求項１または２に記載の集積回路装置。
- 前記第２の集積回路チップの面積は、前記第１の集積回路チップの面積より広いことを特徴とする請求項１から３のいずれか１項に記載の集積回路装置。
- 前記第２の集積回路チップの面積は、前記第１の集積回路チップの面積より狭いことを特徴とする請求項１から３のいずれか１項に記載の集積回路装置。
- 前記第１の集積回路チップは撮像素子の画素が格子状に配置された集積回路チップであり、前記第２の集積回路チップは、前記撮像素子から出力される画像信号を取得することを特徴とする請求項１から５のいずれか１項に記載の集積回路装置。
- 前記第２の集積回路チップは、前記第１の集積回路チップから取得した画像信号を処理するための画像処理回路であることを特徴とする請求項６に記載の集積回路装置。
- 前記撮像素子の各画素には、異なるカラーフィルタが配置され、
前記撮像素子の各画素のデータは、前記第１の接続部における各画素の色に対応した接続端子から出力され、前記画像処理回路の第２の集積回路チップそれぞれの第２の接続部の対応する接続端子へ出力されることを特徴とする請求項７に記載の集積回路装置。 - 前記第１の集積回路チップから複数の前記第２の集積回路チップのそれぞれに対して同時に各画素のデータが出力されることを特徴とする請求項８に記載の集積回路装置。
- 前記第１の集積回路チップは、複数の前記第２の集積回路チップそれぞれから出力される制御信号に応じて、複数の前記第２の集積回路チップに画像データを出力することを特徴とする請求項８に記載の集積回路装置。
- 前記複数の第２の集積回路チップはそれぞれ、前記第１の集積回路チップに積層される前記第２の集積回路チップの数に応じた周期で前記第１の集積回路チップから入力した画像データを処理することを特徴とする請求項６から１０のいずれか１項に記載の集積回路装置。
- 画像信号を出力する撮像素子を備え、第１面に複数の第１接続部が配置された第１集積回路チップと
前記複数の第１接続部のうち１つと接続する第２接続部を備え、前記撮像素子から出力される画像信号を入力する第２集積回路チップと、
前記複数の第１接続部のうち他の１つと接続する第３接続部を備え、前記撮像素子から出力される画像信号を入力する第３集積回路チップと、を備え、
前記第２集積回路チップと前記第３集積回路チップとは、前記第１集積回路チップの前記第１面に積層されることを特徴とする集積回路装置。 - 前記第２集積回路チップは、前記第２集積回路チップの前記第２接続部が設けられた領域が前記第１集積回路チップの前記第１面に重なるように配置され、
前記第３集積回路チップは、前記第３集積回路チップの前記第３接続部が設けられた領域が前記第１集積回路チップの前記第１面に重なるように配置されることを特徴とする請求項１２に記載の集積回路装置。 - 前記複数の第１接続部は、前記第１集積回路チップの前記第１面上で、互いに対称に配置されることを特徴とする請求項１２または請求項１３に記載の集積回路装置。
- 前記第２集積回路チップの面積および前記第３集積回路チップの面積は、前記第１集積回路チップの面積より狭いことを特徴とする請求項１２から１４のいずれか１項に記載の集積回路装置。
- 前記第２集積回路チップおよび前記第３集積回路チップは、それぞれメモリを有し、前記第１集積回路チップから入力した画像信号を前記メモリに記憶することを特徴とする請求項１２から１５のいずれか１項に記載の集積回路装置。
- 前記第２集積回路チップおよび前記第３集積回路チップは、入力された画像データに所定の画像処理を施して出力することを特徴とする請求項１２から１５のいずれか１項に記載の集積回路装置。
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