JP2015201519A - 相変化メモリおよびその製造方法 - Google Patents
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Abstract
リセット動作に必要な電流、電力が小さく、かつ特性ばらつきの少ない相変化メモリを提供する。
【解決手段】
金属電極に挟まれた記録材料に異なる抵抗状態を持たせて情報を記憶する相変化メモリを、前記記録材料は、Sb2Te3層とGeTe層を少なくとも一層ずつ有する構造であり、かつ、少なくとも一層のGeTeが、Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層であるように構成する。
【選択図】 図3
Description
(1)本願発明の相変化メモリの超格子膜の検証
本願発明者は、非特許文献1に開示されている結晶Sb2Te3と結晶GeTeを交互に層状に形成した超格子膜を用いた相変化メモリに対して、膜厚を20nm〜50nm程度に形成した一層の結晶Sb2Te3上に膜厚1nm〜5nm程度の結晶GeTeを一層堆積するだけで、スイッチング動作することを見出した。また、この結晶GeTeには、Ge原子数に対してTe原子数の比率の多い膜を用いると、従来のGe原子数とTe原子数比率がほぼ同じGeTe層を用いた膜に対して大幅にリセット電流を減らすことができることも見出した。
一方、前記した一層の結晶Sb2Te3上のGeTeでは、結晶Sb2Te3は20nm程度以上の厚さが必要であることが分かっており、この膜(十分な厚さの結晶Sb2Te3膜)の上では、GeTeとSb2Te3を交互に層状に形成した場合(超格子膜)の上層のGeTe層と同じ構造のGeTe層が形成できていることはX線回折分析により実験的に確かめられている。
図6−1の301はシリコン酸化膜などの絶縁膜である。この中には、シリコン基板上に公知技術により作成したCMOSによる回路などが埋め込まれている。このシリコン酸化膜などの絶縁膜の上に、例えばタングステンなどの高融点金属を堆積後、図6−1に示したような形状302に、ドライエッチングなどで加工して、下部配線を形成する。その後、シリコン酸化膜303などの絶縁膜をCVD(Chemical Vapor Deposition)法などで堆積後、CMP(Chemical Mechanical Polish)法により図6−2に示したように平坦化する。
さらに、図6−5に示すように、CVD法による絶縁膜もしくはスピン塗布により絶縁膜307を厚く成膜し、CMP法により絶縁膜307を削り、前記メモリセル単位の柱状の最上層306が露出するまで平坦化する。
ここで、図6−6に示すように、タングステンなどの金属膜308を成膜する。
絶縁膜307を除いて示した斜視図である。
ここで、図6−8に示すように、金属膜308をリソグラフィー工程及びドライエッチング工程などにより加工すれば、選択素子を有する相変化メモリを得ることができる。
101 Ge原子数とTe原子数の比率において、Te原子数の比率がGe原子数の比率に対して多い結晶GeTe
102 Ge原子数とTe原子数の比率において、Ge原子数とTe原子数の比率がほぼ等しいまたはGe原子数の比率がTe原子数の比率に対して多い結晶GeTe
200 下部電極
201 上部電極
301 絶縁膜
302 金属膜
303 絶縁膜
304 ボロンドープのシリコン膜、真正層のシリコン膜、リンドープのシリコン膜の積層膜
305 金属膜
306 Sb2Te3とGeTeを少なくとも一層ずつ有し、少なくとも一層のGeTeが、Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層を有する超格子膜。
307 絶縁膜
308 金属膜
Claims (10)
- 金属電極に挟まれた記録材料に異なる抵抗状態を持たせて情報を記憶する相変化メモリにおいて、
前記記録材料は、Sb2Te3層とGeTe層を少なくとも一層ずつ有する構造であり、かつ、少なくとも一層のGeTeが、Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層であることを特徴とする相変化メモリ。 - 前記記録材料は、[GeTe/ Sb2Te3]を単位層とする構造であり、該単位層の少なくとも一つが、Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層を有することを特徴とする請求項1に記載の相変化メモリ。
- 請求項1または請求項2に記載の相変化メモリにおいて、
前記記録材料の少なくとも一層のGeTe層の組成式をGe100-xTexとしたとき、その原子数の比率の範囲が60≦x≦90であることを特徴とする相変化メモリ。 - 前記記録材料は、[GeTe/ Sb2Te3]を単位層とする構造であり、該単位層の少なくとも一つが、Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層を有し、かつその他のGeTe層は、Ge原子数とTe原子数の比率が同じ、若しくはGe原子数がTe原子数より比率が多いGeTe材料から成膜したGeTe層を有することを特徴とする請求項1に記載の相変化メモリ。
- 請求項4に記載の相変化メモリセルにおいて、
前記記録材料のGe原子数に対してTe原子数の比率の多いGeTe層の組成式をGe100-xTexとしたとき、その原子数の比率の範囲が60≦x≦90であり、かつGe原子数がTe原子数より比率が多いGeTe層の組成式をGe100-yTeyとしたとき、その原子数の比率の範囲が30≦y<50であることを特徴とする相変化メモリ。 - 半導体素子が形成された基板と、該基板の上方に設けられた第一の電極、および第二の電極との間に挟まれた記録材料が、少なくとも1層以上の単位層[GeTe/ Sb2Te3]より構成される相変化メモリにおいて、
該単位層の少なくとも一つがGe原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層を有し、かつ前記Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層は第二の電極に接続することを特徴とする相変化メモリ。 - 請求項6に記載の相変化メモリにおいて、
前記単位層の少なくとも一つがGe原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層を有し、かつ前記記録材料の最上層にはSb2Te3膜が形成されて前記第二の電極に接続し、該Sb2Te3膜の直下には前記Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層が接続されることを特徴とする相変化メモリセル。 - 請求項6または請求項7に記載の相変化メモリにおいて、
前記記録材料の前記Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料から成膜したGeTe層の組成式をGe100-xTexとしたとき、その原子数の比率の範囲が60≦x≦90であることを特徴とする相変化メモリ。 - 下部電極と上部電極との間に形成された記録膜の抵抗を変化させて情報を記録する相変化メモリの製造方法において、
半導体基板上に、高融点金属層を堆積後、リソグラフィー工程、ドライエッチングにより下部配線を形成する工程と、
絶縁膜を堆積後、CMP法により平坦化して、ダイオード形成層、および下部電極層を成膜する工程と、
前記下部電極層の上に前記記録膜を、PVD法またはCVD法により、第一にSb2Te3膜を形成し、その上にGeTe膜とSb2Te3膜を所定回数繰り返し成膜し、その中において、少なくとも一層のGeTe膜を、Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料を用いて成膜する工程と、
前記下部配線上の各層を、リソグラフィー工程、ドライエッチングによって各相変化メモリセルを構成する柱状の積層体に加工し、及び絶縁膜の成膜工程によって各相変化メモリセルを分離して構成するための絶縁膜を前記柱状の積層体の周囲に形成する工程と、
CMP法により絶縁膜を削り、前記メモリセル単位の柱状の最上層が露出するまで平坦化し、金属膜を成膜する工程と、
前記金属膜をリソグラフィー工程及びドライエッチング工程により上部配線を形成する工程とを有することを特徴とする相変化メモリの製造方法。 - 請求項9に記載の相変化メモリの製造方法において、
前記記録膜の少なくとも一層のGeTe膜を、Ge原子数に対してTe原子数の比率を意図的に多くしたGeTe材料を用いて成膜したGeTe層の組成式をGe100-xTexとしたとき、その原子数の比率の範囲が60≦x≦90であることを特徴とする相変化メモリの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2014078771A JP6270600B2 (ja) | 2014-04-07 | 2014-04-07 | 相変化メモリ |
Applications Claiming Priority (1)
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JP2014078771A JP6270600B2 (ja) | 2014-04-07 | 2014-04-07 | 相変化メモリ |
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JP2015201519A true JP2015201519A (ja) | 2015-11-12 |
JP6270600B2 JP6270600B2 (ja) | 2018-01-31 |
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Application Number | Title | Priority Date | Filing Date |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10026780B2 (en) | 2016-02-09 | 2018-07-17 | Kabushiki Kaisha Toshiba | Superlattice memory and crosspoint memory device |
US10026895B2 (en) | 2016-02-09 | 2018-07-17 | Kabushiki Kaisha Toshiba | Superlattice memory and crosspoint memory device |
US10547000B2 (en) | 2017-10-20 | 2020-01-28 | Samsung Electronics Co., Ltd. | Variable resistance memory device and method of manufacturing the same |
WO2021083010A1 (zh) * | 2019-10-28 | 2021-05-06 | 华中科技大学 | 低密度变化的超晶格相变薄膜、相变存储器及其制备方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006514392A (ja) * | 2003-03-18 | 2006-04-27 | 株式会社東芝 | 相変化メモリ装置 |
JP2013055257A (ja) * | 2011-09-05 | 2013-03-21 | Ulvac Japan Ltd | 相変化メモリの形成方法、及び相変化メモリの形成装置 |
JP2014175528A (ja) * | 2013-03-11 | 2014-09-22 | National Institute Of Advanced Industrial & Technology | 相変化メモリおよび半導体記録再生装置 |
-
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006514392A (ja) * | 2003-03-18 | 2006-04-27 | 株式会社東芝 | 相変化メモリ装置 |
JP2013055257A (ja) * | 2011-09-05 | 2013-03-21 | Ulvac Japan Ltd | 相変化メモリの形成方法、及び相変化メモリの形成装置 |
JP2014175528A (ja) * | 2013-03-11 | 2014-09-22 | National Institute Of Advanced Industrial & Technology | 相変化メモリおよび半導体記録再生装置 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10026780B2 (en) | 2016-02-09 | 2018-07-17 | Kabushiki Kaisha Toshiba | Superlattice memory and crosspoint memory device |
US10026895B2 (en) | 2016-02-09 | 2018-07-17 | Kabushiki Kaisha Toshiba | Superlattice memory and crosspoint memory device |
US10547000B2 (en) | 2017-10-20 | 2020-01-28 | Samsung Electronics Co., Ltd. | Variable resistance memory device and method of manufacturing the same |
US10923655B2 (en) | 2017-10-20 | 2021-02-16 | Samsung Electronics Co., Ltd. | Variable resistance memory device and method of manufacturing the same |
WO2021083010A1 (zh) * | 2019-10-28 | 2021-05-06 | 华中科技大学 | 低密度变化的超晶格相变薄膜、相变存储器及其制备方法 |
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