JP2015191031A - 光デバイスおよびその製造方法 - Google Patents

Abstract

【課題】 一般的なＣＭＯＳプロセスで用いられるものと同一の厚さの絶縁層を有するＳＯＩ基板上に光回路を集積することが可能となり、シリコン・フォトニクスとＣＭＯＳプロセスの完全な整合を実現することができる光デバイスを提供する。
【解決手段】 この光デバイスは、埋設される絶縁層の厚さが２００ｎｍ以下であるＳＯＩ基板１０１と、ＳＯＩ基板１０１上にＩＩＩ−Ｖ族化合物半導体材料により形成される光導波路１０２と、光導波路１０２の下側でＳＯＩ基板１０１内に形成され、光導波路１０２内からＳＯＩ基板１０１への光の漏洩を防止するための光漏洩防止層１０６とを含む。
【選択図】 図３

Description

本発明は、光通信に用いられる光デバイスおよびその製造方法に関する。

毎秒１０^１８回の演算を行うことが可能なエクサ・スケールのコンピュータの実現に向けて、チップ間等の短い距離を伝送させる光インターコネクトの高速化、高密度化、低消費電力化が要求されている。シリコン・フォトニクスは、シリコンを材料として微細な光導波路を作製し、この光導波路により構成した回路をプラット・フォームとして用いる技術で、上記の要求を満たす必須の技術として知られている。

このシリコン・フォトニクスで作製される光導波路は、光が伝送される光路となるコアと、そのコアを覆う部分であるクラッドとから構成される。クラッドは、光を全反射させ、コア内に光を閉じ込め、光をロスなく伝送できるように設計される。このため、光導波路では、導波路内を伝送される光が、シリコン基板へ漏洩するのを防止する構造が必要となっている。

このような構造として、埋め込み酸化膜と呼ばれるＳｉＯ_２層を、導波路の下部クラッドとして用いた構造が一般的となっている（例えば、非特許文献１参照）。この構造を、図１に例示する。図１に示す構造は、Ｓｉ基板１０と、Ｓｉ基板１０上の、下部クラッドとしてのＳｉＯ_２層１１と、ＳｉＯ_２層上に形成されるＳｉ導波路１２とを含む。ＳｉＯ_２層１１は、Ｓｉ導波路１２内を伝搬する光がＳｉ基板１０へ漏洩しないように、例えば２μｍといった十分な厚さで形成される。

その他の構造として、ＳｉＯ_２層をエッチングにより除去し、Ｓｉ導波路をエア・ブリッジ型とし、光閉じ込め効果を改善した構造も知られている（例えば、特許文献１、２、非特許文献２参照）。この構造を、図２に例示する。図２に示す構造は、Ｓｉ基板１０と、Ｓｉ基板１０上のＳｉＯ_２層１１と、ＳｉＯ_２層１１内に形成される空気層１３と、ＳｉＯ_２層の表面により支持され、空気層１３上に形成されるＳｉ導波路１２とを含む。空気層１３の厚さは、上記と同様、Ｓｉ導波路１２内を伝搬する光がＳｉ基板１０へ漏洩しないように、２μｍ程度の十分な厚さで形成される。

特開２００３−２１５５１９号公報 特開２００４−３４１１４７号公報

Yasuhiko Arakawa, et al、"Silicon Photonics for Next Generation System Integration Platform", IEEE Communications Magazine, pp.72-77, March 2013 Solomon Assefa, et al,"A 90nm CMOS Integrated Nano-Photonics Technology for 25Gbps WDM Optical Communications Applications", IEEE International Electron Devices Meeting, postdeadline session 33.8, December 10-12, 2012

上記のいずれの技術も、ＳｉＯ_２層１１もしくは空気層１３を下部クラッドとして用いる場合、それら各層が波長に対して２μｍ程度の十分な厚さを持つことが要求される。

ところで、一般的なＣＭＯＳ(Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体電界効果トランジスタ)プロセスで用いられるデジタル論理回路用のＳＯＩ(Silicon On Insulator)基板は、Ｓｉ基板上に形成されるＳｉＯ_２層の厚さが１００〜２００ｎｍ程度、もしくはそれ以下である。

シリコン・フォトニクス・プロセスでは、ＣＭＯＳプロセスで用いられるデジタル回路と光回路（光素子）との集積は可能であるが、上述したように、デジタル回路と光回路とでは、必要とされるＳｉＯ_２層の厚さが異なる。このため、両者を集積しようとすると、従来の技術では、異なるＳＯＩ基板に別々に集積する手法か、デジタル回路の性能を犠牲にし、両者をＳｉＯ_２層の厚さ２μｍ程度とした同一基板に集積する手法を採用しなければならなかった。

シリコン・フォトニクスの潜在的な利点は、既存のＣＭＯＳプロセスと完全な整合性が得られる可能性がある点であるが、従来の手法では、完全な整合を得ることができないという問題があった。

本発明は、上記課題に鑑み、埋設される絶縁層の厚さが２００ｎｍ以下であるＳＯＩ基板と、ＳＯＩ基板上にＩＩＩ−Ｖ族化合物半導体材料により形成される光導波路と、光導波路の下側でＳＯＩ基板内に形成され、光導波路内からＳＯＩ基板への光の漏洩を防止するための光漏洩防止層とを含む、光デバイスが提供される。

本発明によれば、一般的なＣＭＯＳプロセスで用いられるものと同一の厚さの絶縁層を有するＳＯＩ基板上に光回路を集積することが可能となり、シリコン・フォトニクスとＣＭＯＳプロセスの完全な整合を実現することができる。

一般的なシリコン・フォトニクス光導波路の構造の一例を示した図。 シリコン・フォトニクス光導波路の別の例を示した図。 本発明の光デバイスの構造の一例を示した図。 本発明の光デバイスの構造の別の例を示した図。 本発明の光デバイスの構造のさらに別の例を示した図。 図３に示した光デバイスの構造断面の屈折率の分布を示した図。 エア・ブリッジの有無による光強度プロファイルの違いを示した図。 光の伝搬距離と伝搬損失との関係を示した図。 エア・ブリッジ構造のモデルを示した図。 ＩＩＩ−Ｖ族化合物半導体層の厚さおよび光導波路の高さを変えた場合の光の伝搬距離と伝搬速度との関係を示した図。 図１０に示すｗ＝１μｍのときの光デバイスの構造断面の屈折率の分布と光強度プロファイルを示した図。 図１０に示すｗ＝１．７５μｍのときの光デバイスの構造断面の屈折率の分布と光強度プロファイルを示した図。 各工程で製造されたデバイスの構造を示した図。 各工程で製造されたデバイスの構造を示した図。 追加の工程で製造されたデバイスの構造を示した図。

以下、本発明を図面に示した具体的な実施の形態に沿って説明するが、本発明は、後述する実施の形態に限定されるものではない。図３は、本発明の光デバイスの構造の一例を示した図である。この光デバイスは、一般的なＣＭＯＳプロセスで用いられるものと同一の、埋設された絶縁層が２００ｎｍ以下であるＳＯＩ基板上に、光導波路、光変調器、光源となるレーザ素子、光検波器等の各種の光素子を、デジタル回路といったＣＭＯＳ素子とともに集積することが可能なデバイスである。このため、この光デバイスを提供することで、シリコン・フォトニクスとＣＭＯＳプロセスの完全な整合を実現することができる。

ここで、ＣＭＯＳは、ゲートに正電圧をかけるとオンになるｎチャンネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、ゲートに負電圧をかけるとオンになるｐチャンネルのＭＯＳＦＥＴとを相補形に配置したゲート構造で、フリップ・フロップ、カウンタ、シフト・レジスタ、加算器、乗算器等のＣＭＯＳ素子としてのデジタル回路に用いられるものである。ＳＯＩ基板は、シリコン(Si)基板と表面のＳｉ層との間に絶縁層が挟まれた構造の基板である。光導波路は、光を用いて通信を行う場合のその光の伝送路である。光変調器は、信号を送信する送信機において、信号を光に乗せる（光変調を行う）回路で、光検波器は、信号を乗せた光から信号を取り出す（復調処理を行う）回路である。

図３に示す光デバイス１００は、ＳＯＩ基板１０１と、ＳＯＩ基板１０１上の光導波路１０２とを含む。ＳＯＩ基板１０１は、Ｓｉ基板１０３と、Ｓｉ基板１０３上の薄い絶縁層としてのＳｉＯ_２層１０４と、そのＳｉＯ_２層１０４上の薄いＳｉ層１０５とから構成される。光導波路１０２は、ＳＯＩ基板１０１上に、所定の幅および高さで、奥行き方向に延びるように形成される。

Ｓｉ基板１０３は、これに限られるものではないが、０．５〜１ｍｍ程度の厚さとされ、 ＳｉＯ_２層１０４は、ＣＭＯＳプロセスで一般的に使用される２００ｎｍ以下、具体的には５０〜２００ｎｍ程度の厚さとされ、その上のＳｉ層１０５も、２００ｎｍ以下、具体的には５０〜２００ｎｍ程度の厚さとされる。

光デバイス１００は、さらに、光導波路１０２の下側でＳＯＩ基板１０１内に形成される光漏洩防止層１０６を含む。光漏洩防止層１０６の幅は、その光導波路１０２の幅より広くても、狭くてもよいが、光の漏洩を、簡単かつ効果的に防止できる点で広いほうが好ましい。光漏洩防止層１０６は、光導波路１０２内を伝搬する光が、その光導波路１０２内からＳＯＩ基板１０１、より具体的にはＳｉ基板１０３へ漏洩するのを防止する機能をもつ層である。

光導波路１０２は、基本的に、その境界面で光が反射しながら内部を伝搬するが、その境界面で反射しきれない光がエバネッセント光として外部へにじみ出る。このエバネッセント光は、光導波路１０２から光漏洩したもので、伝搬損失となるため、このエバネッセント光を減少させるべく、光導波路１０２の幅より広い光漏洩防止層１０６が設けられる。

屈折率が高い材料からなる層から屈折率が低い材料からなる層へ光が進むとき、その低い材料からなる層はその光にとって障壁となることから、光漏洩防止層１０６を構成する材料としては、光導波路１０２を構成する材料より屈折率が低い材料が選択される。

光導波路１０２は、ＩＩＩ−Ｖ族化合物半導体材料により形成される。ＩＩＩ−Ｖ族化合物半導体は、光導波路１０２に必要とされる光を伝搬させる機能を有し、金属や電極等を取り付け、光素子となるアクティブ・デバイスにそのまま転用することができるためである。

ＩＩＩ−Ｖ族化合物半導体は、アルミニウム(Al)、ガリウム(Ga)、インジウム(In)といったＩＩＩ族と、窒素(N)、リン(P)、ヒ素(As)、アンチモン(Sb)といったＶ族の材料が化合した半導体特性を有する化合物であり、例えば、ガリウムヒ素(GaAs)、リン化インジウム(InP)、窒化ガリウム(GaN)、窒化アルミニウム(AlN)、ヒ化インジウム(InAs)、アンチモン化インジウム(InSb)、アンチモン化ガリウム(GaSb)等を挙げることができる。ここでは、２つの材料が化合した化合物のみを例示したが、ＩｎＧａＡｓ、ＧａＩｎＮＡｓ、ＧａＡｓＰ等の３つ以上が化合した化合物であってもよい。なお、この半導体は、その組成を変化させることにより、自由にバンドギャップや屈折率等を変えることができる特徴を有している。

光導波路１０２の幅ｗ、高さｈは、光に乗せた信号を、送信先に適切に送信することができる幅、高さとされ、その信号を送信できれば、いかなる幅、高さであってもよい。一例では、幅５００〜７５０ｎｍ程度、高さ５００〜７５０ｎｍ程度とすることができる。

光導波路１０２に用いられるＩＩＩ−Ｖ族化合物半導体は、屈折率が、ＧａＡｓで約３．９、ＩｎＰで約３．５、ＧａＮで約２．４、ＡｌＮで約２．２、ＩｎＮで約４、ＩｎＳｂで約４．３、ＧａＳｂで約５．２である。光漏洩防止層１０６に用いられる材料は、光導波路１０２に用いられる材料より低いものであればいかなる材料であってもよい。このような材料の一例としては、屈折率が約１である空気、約１．５〜２であるポリエチレン、ポリエステル、アクリル樹脂等の樹脂（ポリマー）等を挙げることができる。

光漏洩防止層１０６の幅は、光導波路１０２の幅より広く、エバネッセント光がＳｉ基板へ漏洩するのを防止することができれば、いかなる幅であってもよい。また、その高さは、エバネッセント光がＳｉ基板１０３へ漏洩するのを防止することができれば、いかなる高さであってもよい。なお、光漏洩防止層１０６は、ＳＯＩ基板１０１表面にあるＳｉ層１０５、その下のＳｉＯ_２層１０４の厚さが薄いことから、これらを貫通するように溝を設け、その溝内に形成することができる。エバネッセント光の漏洩を確実に防止するためには、このようにＳｉＯ_２層１０４を貫通するように光漏洩防止層１０６が設けられるほうが望ましい。

光漏洩防止層１０６が空気層である場合、光導波路１０２を支持するために、光導波路支持層１０７が設けられる。光導波路支持層１０７は、Ｓｉ層１０５上に橋を架けるように設けられ、その略中央で光導波路１０２を支える。このような構造は、エア・ブリッジ構造と呼ばれ、このエア・ブリッジ構造を形成した光導波路は、エア・ブリッジ型光導波路と呼ばれる。光導波路支持層１０７は、光導波路１０２と異なる材料により形成されていてもよいが、同じ材料により形成することで、光導波路１０２と同時に形成することができる。

光デバイス１００は、図３に例示した構造に限定されるものではなく、図４に示したように、光導波路１０２の高さ方向の中央部分に、量子井戸層１０８を設けることもできる。量子井戸層１０８を設けることにより、光変調器やレーザ素子等のアクティブ・デバイスとしての性能を付与することができる。

量子井戸層１０８は、光導波路１０２を構成するＩＩＩ-Ｖ族化合物半導体材料とはバンドギャップが異なる半導体材料が用いられ、その厚さは約１〜１０ｎｍとされる。そのＩＩＩ−Ｖ族化合物半導体材料をＩｎＰとした場合、量子井戸層１０８に用いる材料としては、それよりバンドギャップが小さい、例えばＩｎＡｓやＩｎＧａＡｓ等を用いることができる。ここでは、量子井戸層１０８が一層のみ設けられているが、よりアクティブ・デバイスとしての性能を向上させるためには、二層以上設けられた多重量子井戸構造が望ましい。

このような量子井戸層１０８を設けることにより、図５に示すように、部分的に電極１０９を設けて光変調器やレーザ素子等のアクティブ・デバイスとしての機能を付与することができる。

ここで、本発明の光デバイスに対して、三次元ビーム伝搬法による光伝搬特性の数値解析を行った結果を以下に示す。光伝搬特性は、光導波路１０２としての機能であり、例えば光の伝搬損失等である。数値解析は、光漏洩防止層１０６を空気層とし、その空気層の幅を図６に示すようにｗ、その高さをｈとし、水平方向に電界成分をもつＴＥ(Transverse Electric field)偏光の光を入射した場合について行った。

図６は、光デバイスの構造断面の屈折率分布を示した図である。図６の横軸は、幅を示し、縦軸は、高さあるいは厚さを示している。また、図６は、１．０から３．５まで濃淡で色分けした屈折率の指標も示している。

この光デバイスは、ＳＯＩ基板１０１を構成するＳｉＯ_２層１０４の厚さが１５０ｎｍ、Ｓｉ層１０５の厚さが８０ｎｍとされている。光導波路１０２の幅は、７５０ｎｍ、その高さは、７５０ｎｍ、光導波路支持層１０７の厚さは、１００ｎｍとされている。屈折率は、その指標から、Ｓｉ基板１０３およびＳｉ層１０５は、約３．５で、光導波路１０２および光導波路支持層１０７は、約３で、ＳｉＯ_２層１０４は、約１．５で、空気層は、約１となっている。

図７は、エア・ブリッジの有無による光強度プロファイルの違いを示した図である。図７も、横軸は、幅を示し、縦軸は、高さあるいは厚さを示している。また、図７は、０．０から１．０まで濃淡で色分けした光強度の指標も示している。

図７（ａ）は、エア・ブリッジなしの場合を示し、図７（ｂ）は、エア・ブリッジありの場合を示す。図７（ａ）に示すエア・ブリッジなしの場合は、ＳｉＯ_２層１０４を超えてＳｉ基板１０３へ光がにじみ出している。なお、図７（ａ）は、光の伝搬距離が５μｍの箇所での光強度プロファイルを示しており、入射した光がすぐに漏洩している。

これに対し、図７（ｂ）に示すエア・ブリッジありの場合は、光漏洩防止層１０６としての空気層により、その下方にあるＳｉ基板１０３への光の漏洩が完全に抑止されている。図７（ｂ）は、光の伝搬距離が、図７（ａ）の１００倍の５００μｍの箇所での光強度プロファイルを示すもので、これだけ長い距離伝送されても、光が漏洩していない。また、光が光導波路１０２内に完全に閉じ込められ、光の強度も高いことを示した。このことから、エア・ブリッジの形成により、高効率に伝搬可能であることが見出された。

図８は、エア・ブリッジなし、空気層の幅および高さを変えた場合の伝搬距離と伝搬損失との関係を示した図である。横軸は、伝搬距離(μｍ)で、縦軸は、伝搬損失(ｄＢ)である。図８は、幅ｗを１．０μｍと２．５μｍ、高さｈを２５０ｎｍと５００ｎｍと７５０ｎｍに変えた場合の結果を示している。

図８に示すように、エア・ブリッジなしの場合、短い伝搬距離で急激に伝搬損失が大きくなり、Ｓｉ基板１０３へ光が漏洩している。高さｈが５００ｎｍ以上では、幅ｗが１．０μｍでも、２．５μｍでも、光の伝搬損失が５００μｍの伝搬距離で０．３ｄＢ以下の伝搬損失であることから、非常に良好な光伝搬特性が得られた。

この数値解析を行ったモデルは、光導波路１０２の幅および高さがいずれも７５０ｎｍで、光導波路支持層１０７の厚さが１００ｎｍである。光導波路支持層１０７の厚さが１００ｎｍと薄いが、この厚さは、機械的強度を十分に保証できる厚さである。十分な厚さであることを、以下に証明する。

このブリッジ構造のモデルは、光導波路１０２の荷重が光導波路支持層１０７の中央部に集中したモデルと仮定することができる。そこで、機械的強度を見積もるため、図９（ａ）に示すような３点荷重モデルと仮定した。そして、実際の構造よりも脆弱なパラメータを設定した。この３点荷重モデルは、実際より脆い状況であるため、このモデルで機械的耐性を示すことができれば、実際の構造での機械的耐性は十分に保証されるものである。ＩＩＩ−Ｖ族化合物半導体としては、ＩｎＰを用いるものと仮定した。各パラメータは、図９（ｂ）に示す通りである。

ＩＩＩ−Ｖ族化合物半導体層の全荷重Ｍ、すなわち光導波路１０２と光導波路支持層１０７の重量は、ＩｎＰの密度が４．７８ｇ／ｃｍ^３であることから、４．７８ｇ／ｃｍ^３×（１μｍ×１μｍ＋１００ｎｍ×５μｍ）×１００μｍ＝約７．２×１０^−１３ｋｇとなる。このブリッジ構造のモデルの断面係数Ｚと最大応力σは、奥行きをＤ、高さをＨ、梁の長さＬとすると、以下の式１、２により算出することができる。

上記式１により梁（ＩＩＩ−Ｖ族化合物半導体層）の断面係数Ｚは、１．７×１０^−１９ｍ^３となる。算出したＺと上記式２を用いて計算すると、最大応力σは、５５Ｐａとなる。温度が６００℃の場合におけるＩＩＩ−Ｖ族化合物半導体の降伏応力は、約２０ＭＰａである。自重によりエア・ブリッジ構造にかかる応力（５５Ｐａ）は、降伏応力（約２０ＭＰａ）より十分に小さいことから、十分に機械的強度があることが示された。

このように光導波路支持層１０７の厚さが１００ｎｍでも十分に機械的強度を保証できるが、製造中に過度な圧力が加わる等、機械的強度が危ぶまれるケースを想定し、より強固な構造パラメータで計算した例を、以下に示す。

より強固な構造パラメータとして、光導波路支持層１０７の厚さを増して２００ｎｍとし、かつ光導波路１０２の高さｈを低くして５００ｎｍとした。このとき、空気層の幅を変えて数値解析を行った場合の伝搬距離と伝搬損失との関係は、図１０に示すようなものとなった。図１１（ａ）に示すように、空気層の幅ｗが１．０μｍと最も狭い場合であっても、伝搬距離が５００μｍに対して伝搬損失が５ｄＢ以下と、光導波路１０２の機能として耐え得る特性が得られた。このときのＳｉ基板１０３への光の漏洩は、図１１（ｂ）に示すように、ほとんどないことが示された。

図１２（ａ）に示すように、空気層の幅ｗがより広い１．７５μｍの場合は、伝搬距離が５００μｍに対して０．１ｄＢ以下と、光導波路１０２の機能として十分であることが示された。このため、図１２（ｂ）に示すようにＳｉ基板１０３への光の漏洩は全くなく、その光の強度も、図１１（ａ）に示すｗが１．０μｍのときより高いことが示された。したがって、空気層の幅が広いほど、光導波路１０２がより良好な機能を有することが見出された。

光デバイス１００は、光導波路１０２に加えて、レーザ素子、光変調器、光検波器等の光素子を設けることができるが、これら光素子の伝搬距離の総和は、５００μｍ以下を想定しているため、上記の空気層の幅が最も狭い１．０μｍの場合でも、伝搬損失が、伝搬距離５００μｍ当たり４．２５ｄＢであることから、最大許容可能な伝搬損失５ｄＢ以下という要求を満たしている。

図４に示した光デバイス１００の構造を作製するための方法について、図１３〜図１５を参照して説明する。この構造は、これまでに知られた方法により作製することができる。まず、ＳＯＩ基板１０１を用意する。ＳＯＩ基板１０１は、これまでに知られた方法により作製することができる。例えば、Ｓｉ基板１０３を用意し、そのＳｉ基板１０３のＳｉ結晶表面に酸素分子をイオン注入により埋め込み、アニールして酸化させることによりシリコン結晶中にＳｉＯ_２層１０４を形成し、これにより、絶縁層が埋設されたＳＯＩ基板１０１を作製することができる。ＳＯＩ基板１０１のＳｉＯ_２層１０４およびその上のＳｉ層１０５は、ＣＭＯＳプロセスで用いられる２００ｎｍ以下のものとされる。

図１３（ａ）に示すように、ＳＯＩ基板１０１上にフォトレジスト１１０を、スピン・コート等により塗布し、光および現像液を用いてパターンを形成する。フォトレジスト１１０をマスクとして用い、ＳＦ_６、ＣＣｌ_４、ＣＦ_４等のエッチング・ガスを用い、マスクで覆われていない露出した部分のＳｉ層１０５をエッチングし、そのＳｉ層１０５を除去する。エッチングは、例えば、毎分６０〜１００ｎｍの速度で実施することができる。

次に、図１３（ｂ）に示すように、ＣＨＦ_３、Ｃ_２Ｆ_６等のエッチング・ガスを用い、マスクで覆われていない露出した部分のＳｉＯ_２層１０４をエッチングし、そのＳｉＯ_２層１０４を除去する。エッチングは、例えば、毎分２０〜５０ｎｍの速度で実施することができる。

そして、図１３（ｃ）に示すように、上記のＳｉ層１０５に使用したものと同様のエッチング・ガスを用い、マスクで覆われていない部分のＳｉ基板１０３の一部をエッチングし、そのＳｉ基板１０３の一部を除去する。ここでは、Ｓｉ基板１０３を所定深さまでエッチングして除去する。エッチングは、例えば、毎分６０〜１００ｎｍの速度で実施することができる。所定の深さは、光導波路１０２内からこのＳｉ基板１０３へ光が漏洩するのを防止できる空気層の高さに応じて決定される。

量子井戸層１０８が挟まれた構造のＩＩＩ−Ｖ族化合物半導体層１１１を予め形成しておき、図１３（ｃ）に示すエッチングにより溝が形成されたＳＯＩ基板１０１上のフォトレジスト１１０を除去する。この構造は、分子線エピタキシャル成長法（ＭＢＥ）や有機金属気相成長法（ＭＯＣＶＤ）等を用い、その厚さがｎｍオーダの薄膜をバンドギャップが大きいバリア層で挟み込むように形成することにより作製することができる。フォトレジスト１１０の除去は、オゾンやプラズマにより灰化（アッシング）して除去する方法や、有機溶剤により溶解させて除去するウェット・プロセスを採用することができる。

図１４（ａ）に示すように、分子ボンディング法（例えば、UCSB, Laser & Photonics Reviews,1-29(2010)参照）により、量子井戸層１０８が挟まれた構造のＩＩＩ−Ｖ族化合物半導体層１１１と、溝が形成されたＳＯＩ基板１０１とを貼り付けて一体化する。このとき、溝の開口部がＩＩＩ−Ｖ族化合物半導体層１１１に向くようにして貼り付けられる。これにより、溝の上部は完全に覆われ、光漏洩防止層１０６である空気層１１２が形成される。

分子ボンディング法では、ＳＯＩ基板１０１の表面の酸化物を、ＨＦやＮＨ_４ＯＨ等を使用して表面洗浄することにより除去する。そして、表面洗浄された疎水性の表面を、Ｏ_２プラズマ表面処理により親水性の表面に変換する。続いて、水をベースとした溶液に接触させ、その表面上に高密度の水酸基を発生させる。２つの基板を、例えば３００℃という温度でアニールし、強い共有結合を形成させることにより２つの基板を結合させる。

図１４（ｂ）に示すように、反応性イオン・エッチングにより、光導波路１０２の部分を残し、それ以外の部分を所定の深さまでエッチングして除去する。反応性イオン・エッチングでは、フッ素系やその他のハロゲン系のエッチング・ガスを用いることができる。また、反応性イオン・エッチングに限られるものではなく、硫酸、塩酸、ＨＦ等のエッチング液を用い、ウェット・エッチングを行うことも可能である。これにより、図４に示すような、光導波路１０２を光導波路支持層１０７により空気層上に支持したエア・ブリッジ構造の光デバイス１００を形成する。機械的強度が不十分である場合、図１５に示すように、光導波路１０２および光導波路支持層１０７上にポリイミドやＰＭＭＡ等の樹脂１１３により覆い、樹脂膜により補強することができる。

空気層以外に、樹脂層を光漏洩防止層１０６として形成することができる。樹脂層は、図１３（ｃ）に示した溝内に樹脂層を埋め込むことにより形成することもできるし、図１４（ａ）に示すように貼り合わせた後、光導波路１０２あるいは光導波路支持層１０７に小さい穴を開け、ガス状の樹脂成分を吹き込む、あるいは流し込む等して、その溝内に充填し、樹脂層を形成することもできる。これらは一例であり、これ以外の方法を採用することも可能である。

したがって、本発明の光デバイスは、一般的なＣＭＯＳプロセスで用いられる、絶縁層の厚さが２００ｎｍ以下のＳＯＩ基板上に光回路を集積することが可能となり、シリコン・フォトニクスとＣＭＯＳプロセスの完全な整合を実現することができる。

これまで、本発明の光デバイスおよびその製造方法について、図面を参照して詳細に説明してきたが、他の実施形態や、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。

１０…Ｓｉ基板、１１…ＳｉＯ_２層、１２…Ｓｉ導波路、１３…空気層、１００…光デバイス、１０１…ＳＯＩ基板、１０２…光導波路、１０３…Ｓｉ基板、１０４…ＳｉＯ_２層、１０５…Ｓｉ層、１０６…光漏洩防止層、１０７…光導波路支持層、１０８…量子井戸層、１０９…電極、１１０…フォトレジスト、１１１…ＩＩＩ−Ｖ族化合物半導体層、１１２…空気層、１１３…樹脂

Claims (14)

1. 埋設される絶縁層の厚さが２００ｎｍ以下であるＳＯＩ基板と、
   前記ＳＯＩ基板上にＩＩＩ−Ｖ族化合物半導体材料により形成される光導波路と、
   前記光導波路の下側で前記ＳＯＩ基板内に形成され、前記光導波路内から前記ＳＯＩ基板への光の漏洩を防止するための光漏洩防止層とを含む、光デバイス。
2. 前記光漏洩防止層は、前記ＳＯＩ基板の表面から前記絶縁層を貫通するように設けられた溝内に、光の屈折率が前記ＩＩＩ−Ｖ族化合物半導体材料より小さい材料により形成される、請求項１に記載の光デバイス。
3. 前記光漏洩防止層の幅は、前記光導波路の幅より広く形成される、請求項１に記載の光デバイス。
4. 前記光漏洩防止層は、空気層であり、
   前記光デバイスは、前記空気層上に前記光導波路を支持するための光導波路支持層をさらに含む、請求項１に記載の光デバイス。
5. 前記光導波路支持層は、前記光導波路と同一の前記ＩＩＩ−Ｖ族化合物半導体材料により形成される、請求項４に記載の光デバイス。
6. 前記光導波路は、少なくとも１つの量子井戸層を含む、請求項１に記載の光デバイス。
7. 前記少なくとも１つの量子井戸層が設けられた前記光導波路の部分に光素子が設けられる、請求項６に記載の光デバイス。
8. 前記光素子は、光変調器もしくはレーザ素子または光検波器である、請求項７に記載の光デバイス。
9. 前記ＳＯＩ基板は、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)プロセスで使用され、ＣＭＯＳ素子が設けられる、請求項１に記載の光デバイス。
10. 光デバイスの製造方法であって、
    埋設される絶縁層の厚さが２００ｎｍ以下であるＳＯＩ基板をエッチングし、前記ＳＯＩ基板の表面から前記絶縁層を貫通する溝を形成する工程と、
    ＩＩＩ−Ｖ族化合物半導体層を形成する工程と、
    前記溝が形成された前記ＳＯＩ基板と、前記ＩＩＩ−Ｖ族化合物半導体層とを、前記溝の開口部が前記ＩＩＩ−Ｖ族化合物半導体層に向くようにして貼り合わせる工程と、
    前記ＩＩＩ−Ｖ族化合物半導体層をエッチングして光導波路を形成する工程とを含む、光デバイスの製造方法。
11. 前記光導波路を形成する工程では、前記溝の幅より狭い幅の該光導波路を形成する、請求項１０に記載の光デバイスの製造方法。
12. 前記貼り合わせる工程では、前記ＩＩＩ−Ｖ族化合物半導体層により覆われた前記溝により空気層を形成し、
    前記光導波路を形成する工程では、該光導波路と同時に、前記空気層上に該光導波路を支持するための光導波路支持層を形成する、請求項１０に記載の光デバイスの製造方法。
13. 前記光導波路上を覆う樹脂膜を形成する工程をさらに含む、請求項１０に記載の光デバイスの製造方法。
14. 前記ＩＩＩ−Ｖ族化合物半導体層を形成する工程では、少なくとも１つの量子井戸層を含むように該ＩＩＩ−Ｖ族化合物半導体層を形成する、請求項１０に記載の光デバイスの製造方法。