JP2015170698A - Semiconductor device and manufacturing method and inspection method of semiconductor device - Google Patents
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Abstract
Description
本発明は、スーパージャンクション構造を備えた半導体装置とその製造方法および検査方法に関し、特に、製造工程途中で半導体装置のチャージアンバランス量を測定することができる半導体装置とその製造方法および検査方法に関する。 The present invention relates to a semiconductor device having a super junction structure, a manufacturing method thereof, and an inspection method, and more particularly to a semiconductor device capable of measuring a charge unbalance amount of a semiconductor device in the course of a manufacturing process, and a manufacturing method and an inspection method thereof. .
一般的なスーパージャンクション構造の半導体装置を製造する際には、例えばｎ+型シリコン基板の表面にｎ-型層をエピタキシャル成長させた半導体基板を用意し、ｎ-型層にトレンチ溝を形成した後、そのトレンチ溝内にｐ-型層をエピタキシャル成長させることで、ｎ-型層からなるｎ型カラム層とｐ-型層からなるｐ型カラム層が形成される。 When manufacturing a semiconductor device having a general super junction structure, for example, a semiconductor substrate in which an n − type layer is epitaxially grown on the surface of an n + type silicon substrate is prepared, and a trench groove is formed in the n − type layer. The p − type layer is epitaxially grown in the trench, thereby forming an n type column layer made of an n − type layer and a p type column layer made of a p − type layer.
ここで、ｎ型カラム層の電荷量とｐ型カラム層の電荷量を一致させることで、半導体装置のオフ時に電荷は打ち消され、あたかも電荷を有していないように空乏層が拡がり、耐圧を得ることができる。 Here, by matching the charge amount of the n-type column layer and the charge amount of the p-type column layer, the charge is canceled when the semiconductor device is turned off, the depletion layer expands as if it has no charge, and the withstand voltage is increased. Can be obtained.
しかしながら、ｎ型カラム層とｐ型カラム層とを形成する際の加工バラツキによって、ｎ型カラム層の電荷量とｐ型カラム層の電荷量とに差（以下、チャージアンバランス量）が生じる。このチャージアンバランス量が大きいと、打ち消されずに残る電荷がスーパージャンクション構造内に電界を発生させ、所望の耐圧が得られなくなってしまう。 However, due to processing variations in forming the n-type column layer and the p-type column layer, a difference (hereinafter, charge imbalance amount) occurs between the charge amount of the n-type column layer and the charge amount of the p-type column layer. If this amount of charge imbalance is large, the electric charge that remains without being canceled will generate an electric field in the super junction structure, making it impossible to obtain a desired breakdown voltage.
このような問題を解決する方法として、ｎ型カラム層内に流れる電流およびｐ型カラム層とｎ+型シリコン基板によって形成されるダイオードに順方向の電圧を印加した際の電圧降下（以降、ｐ型カラム層／ｎ型基板間ダイオードの順方向電圧）を測定することでチャージアンバランス量を特定し、チャージアンバランス量を補償する量の不純物をｎ型カラム層および／またはｐ型カラム層に付加することが提案されている（特許文献１）。この提案よれば、チャージバランスが確保されたスーパージャンクション構造の半導体装置を製造することができる。 As a method for solving such a problem, a current drop flowing in the n-type column layer and a voltage drop when a forward voltage is applied to a diode formed by the p-type column layer and the n + -type silicon substrate (hereinafter, p Type column layer / n-type substrate diode forward voltage) to determine the amount of charge imbalance and to compensate for the amount of charge imbalance in the n-type column layer and / or p-type column layer It has been proposed to add (Patent Document 1). According to this proposal, a semiconductor device having a super junction structure in which charge balance is ensured can be manufactured.
しかしながら、上記特許文献１に開示された半導体装置の製造方法では、ｎ型カラム層内に流れる電流およびｐ型カラム層／ｎ型基板間ダイオードの順方向電圧を測定するために、ｎ型カラム層、ｐ型カラム層およびｎ+型シリコン基板にオーミックコンタクトを形成する必要がある。
However, in the method of manufacturing a semiconductor device disclosed in
通常ｎ+型シリコン基板裏面は、オートドープを防止するため酸化膜で覆われている。従って、上記特許文献１に開示された半導体装置の製造方法では、ｎ型カラム層内に流れる電流およびｐ型カラム層／ｎ型基板間ダイオードの順方向電圧を測定するため、ｎ+型シリコン基板裏面の酸化膜を除去する必要がある。
Usually, the back surface of the n + -type silicon substrate is covered with an oxide film to prevent autodoping. Therefore, in the method of manufacturing a semiconductor device disclosed in
ところで、上記のような測定のため裏面酸化膜を除去したウエハは、ｎ+型シリコン基板内の不純物が半導体製造装置内へ拡散することを防止できないため、このウエハが汚染源となり他のウエハに悪影響を及ぼすことになり、半導体装置の製造工場においては、それ以降の工程を流動することはない。 By the way, a wafer from which the back oxide film has been removed for the measurement as described above cannot prevent the impurities in the n + type silicon substrate from diffusing into the semiconductor manufacturing apparatus, and this wafer becomes a contamination source and adversely affects other wafers. In the semiconductor device manufacturing factory, the subsequent processes do not flow.
また、ｎ型カラム層およびｐ型カラム層の幅はそれぞれ数μｍ程度であり、不純物濃度は１×１０15〜１×１０17ｃｍ-3であるため、それぞれの表面にオーミックコンタクトを形成することは、微細なパターニングを要し、さらに不純物濃度が低いため、オーミックコンタクトを形成することに困難性を伴うものであった。 In addition, since the width of the n-type column layer and the p-type column layer is about several μm and the impurity concentration is 1 × 10 15 to 1 × 10 17 cm −3 , an ohmic contact should be formed on each surface. However, since fine patterning is required and the impurity concentration is low, it is difficult to form an ohmic contact.
このように、ｎ型カラム層内に流れる電流およびｐ型カラム層／ｎ型基層間ダイオードの順方向電圧を測定することによりチャージアンバランス量を測定することは、半導体装置を量産する製造工程中には採用できず、半導体装置が完成した後の特性テストによって良品、不良品の良否判定を行わざるをえないという問題があった。 Thus, measuring the amount of charge imbalance by measuring the current flowing in the n-type column layer and the forward voltage of the p-type column layer / n-type base layer diode is a manufacturing process for mass-producing semiconductor devices. However, it has been necessary to determine whether the product is good or defective by a characteristic test after the semiconductor device is completed.
本発明は上記問題点を解消し、製造工程中に、チャージアンバランス量を安定的、かつ簡便に測定し、チャージバランスが確保されたスーパージャンクション構造の半導体装置を製造することができる半導体装置とその製造方法および検査方法を提供することを目的としている。 The present invention solves the above problems, and can stably and easily measure the amount of charge imbalance during the manufacturing process, and can manufacture a semiconductor device having a super junction structure in which charge balance is ensured. It aims at providing the manufacturing method and the inspection method.
上記目的を達成するために、本願請求項１に係る発明は、第１導電型の第１半導体カラム層と第２導電型の第２半導体カラム層が交互に繰り返し配置されているスーパージャンクション構造を有する半導体装置において、前記第１半導体カラム層と前記第２半導体カラム層を含む半導体装置形成領域と、第１導電型の第１テスト用半導体カラム層と第２導電型の第２テスト用半導体カラム層とを含むテストパターン領域とを備え、前記テストパターン領域には、前記第１の半導体カラム層と同時に形成した前記第１テスト用半導体カラム層と、前記第２の半導体カラム層と同時に形成した前記第２テスト用半導体カラム層とが交互に繰り返し配置されているスーパージャンクション構造を有するテストパターンを備え、前記テストパターンは、前記第１半導体カラム層と同じ幅の前記第１テスト用半導体カラム層と前記第２半導体カラム層と同じ幅の前記第２テスト用半導体カラム層とからなるテストパターン、あるいは前記第１半導体カラム層と前記第２半導体カラム層の少なくともいずれか一方の幅を異なる幅とした前記第１テスト用半導体カラム層と前記第２テスト用半導体カラム層とからなるテストパターンを複数組含み、各前記テストパターン毎に前記第１テスト用半導体カラム層と前記第２テスト用半導体カラム層との間の容量値を測定することができる接続部を備えていることを特徴とする。
In order to achieve the above object, an invention according to
本願請求項２に係る発明は、第１導電型の第１半導体カラム層と第２導電型の第２半導体カラム層が交互に繰り返し配置されているスーパージャンクション構造を有する半導体装置の製造方法において、前記第１半導体カラム層と同時に第１導電型の第１テスト用半導体カラム層を形成し、前記第２半導体カラム層と同時に第２導電型の第２テスト用半導体カラム層を形成することにより、前記第１テスト用半導体カラム層と前記第２テスト用半導体カラム層とが交互に繰り返し配置されているスーパージャンクション構造のテストパターンを形成する工程と、前記第２の半導体カラム層および前記第２テスト用カラム層を形成した後、前記テストパターン毎に前記第１テスト用半導体カラム層と前記第２テスト用半導体カラム層との間の容量値を測定する工程と、を含み、前記テストパターンは、前記第１半導体カラム層と同じ幅の前記第１テスト用半導体カラム層と前記第２半導体カラム層と同じ幅の前記第２テスト用半導体カラム層とからなるテストパターン、あるいは前記第１半導体カラム層と前記第２半導体カラム層の少なくともいずれか一方の幅を異なる幅とした前記第１テスト用半導体カラム層と前記第２テスト用半導体カラム層とからなるテストパターンを複数組含むように形成することを特徴とする。
The invention according to
本願請求項３に係る発明は、第１導電型の第１半導体カラム層と第２導電型の第２半導体カラム層が交互に繰り返し配置されているスーパージャンクション構造を有する半導体装置であって、前記第１の半導体カラム層と同時に形成した第１導電型の第１テスト用半導体カラム層と、前記第２の半導体カラム層と同時に形成した第２導電型の第２テスト用半導体カラム層とが交互に繰り返し配置されているスーパージャンクション構造のテストパターンを備え、前記テストパターンは、前記第１半導体カラム層と同じ幅の前記第１テスト用半導体カラム層と前記第２半導体カラム層と同じ幅の前記第２テスト用半導体カラム層とからなるテストパターン、あるいは前記第１半導体カラム層と前記第２半導体カラム層の少なくともいずれか一方の幅と異なる幅とした前記第１テスト用半導体カラム層と前記第２テスト用半導体カラム層とからなるテストパターンを複数組含み、各前記テストパターン毎に前記第１テスト用半導体カラム層と前記第２テスト用半導体カラム層と間の容量値を測定することができる接続部を備えている半導体装置の検査方法において、各前記テストパターン毎に、前記第１テスト用半導体カラム層と前記第２テスト用半導体カラム層との間の容量−電圧特性を測定することにより、チャージアンバランス量が許容範囲内であるか否かを判定し、半導体装置の良否判定を行うことを特徴とする。
The invention according to
本願請求項４に係る発明は、請求項３記載の半導体装置の検査方法において、前記容量−電圧特性を測定することにより、前記第１半導体カラム層あるいは前記第２半導体カラム層の少なくともいずれか一方の不純物濃度が許容範囲内であるか否かを判定し、半導体装置の良否判定を行うことを特徴とする。 According to a fourth aspect of the present invention, in the semiconductor device inspection method according to the third aspect, at least one of the first semiconductor column layer and the second semiconductor column layer is measured by measuring the capacitance-voltage characteristic. It is characterized in that it is determined whether or not the impurity concentration of the semiconductor device is within an allowable range and the quality of the semiconductor device is determined.
本発明の半導体装置およびその製造方法によれば、第２半導体カラム層および第２テスト用半導体カラム層の製造直後に、複数組のテストパターンのそれぞれの第１テスト用半導体カラム層と第２テスト用半導体カラム層との間の容量−電圧測定から、チャージアンバランス量が許容範囲内か否かを判断することができ、製造工程の途中で良否判定が可能となる。そのため、もし不良品と判断された場合には、それ以降の製造を行う必要がなくなる。また良品と判断された場合には、半導体基板裏面に形成した酸化膜を除去していないため、半導体装置の製造工程を継続することができ、半導体装置の製造コストを低減できる効果がある。またこの容量−電圧測定は、測定のための特別な加工を施す必要がなく、非常に簡便な方法である。 According to the semiconductor device and the manufacturing method thereof of the present invention, the first test semiconductor column layer and the second test of each of the plurality of sets of test patterns immediately after the manufacture of the second semiconductor column layer and the second test semiconductor column layer. It is possible to determine whether or not the charge imbalance amount is within an allowable range from the capacitance-voltage measurement between the semiconductor column layer and the semiconductor column layer. Therefore, if it is determined that the product is defective, it is not necessary to perform subsequent manufacturing. If it is determined that the product is a non-defective product, the oxide film formed on the back surface of the semiconductor substrate is not removed, so that the manufacturing process of the semiconductor device can be continued and the manufacturing cost of the semiconductor device can be reduced. Further, this capacitance-voltage measurement is a very simple method without requiring any special processing for measurement.
また本発明の半導体装置の検査方法によれば、第１テスト用半導体カラム層と第２テスト用半導体カラム層の幅を変えた複数のスーパージャンクション構造のテストパターンを形成し、容量−電圧特性を測定することで、チャージアンバランスの有無、チャージアンバランスを解消するための半導体カラム層の幅、不純物濃度等を算出することができ、半導体装置の歩留まり向上を図る上で、非常に有益となる。 According to the semiconductor device inspection method of the present invention, a plurality of test patterns having a super junction structure in which the widths of the first test semiconductor column layer and the second test semiconductor column layer are changed are formed, and the capacitance-voltage characteristics are improved. By measuring, it is possible to calculate the presence / absence of charge imbalance, the width of the semiconductor column layer for eliminating the charge imbalance, the impurity concentration, etc., which is very useful for improving the yield of the semiconductor device. .
特に、第１半導体カラム層の幅と第２半導体カラム層の幅の和、および第１テスト用半導体カラム層の幅と第２テスト用半導体カラム層の幅の和が一定であるように構成することで、チャージアンバランス量がゼロとなる第１半導体カラム層および第２半導体カラム層の幅を容易に特定できるため、効果的である。 In particular, the sum of the width of the first semiconductor column layer and the width of the second semiconductor column layer, and the sum of the width of the first test semiconductor column layer and the width of the second test semiconductor column layer are configured to be constant. This is effective because the width of the first semiconductor column layer and the second semiconductor column layer at which the charge imbalance amount becomes zero can be easily specified.
本発明の実施例について、スーパージャンクション構造のＭＯＳＦＥＴの製造工程を例にとり、詳細に説明する。 An embodiment of the present invention will be described in detail by taking a manufacturing process of a MOSFET having a super junction structure as an example.
図１および図２は、スーパージャンクション構造のＭＯＳＦＥＴと同一ウエハ上に形成される１つのテストパターンの製造工程を説明する図で、左図はＭＯＳＦＥＴ、右図はテストパターンの製造工程を示している。まず、ｎ+型シリコン基板上１にｎ-型半導体層２がエピタキシャル成長された半導体基板を用意する。半導体基板の裏面側には外方拡散を抑制するために、酸化膜３が形成されている（図１ａ）。
FIG. 1 and FIG. 2 are diagrams for explaining a manufacturing process of one test pattern formed on the same wafer as a MOSFET having a super junction structure, a left figure shows a MOSFET and a right figure shows a manufacturing process of the test pattern. . First, a semiconductor substrate in which an n −
次に、ｎ-型半導体層２表面に、例えば、ウェット酸化法やドライ酸化法、あるいはＣＶＤ法等により酸化膜４を形成する。その後、トレンチ形成予定領域が開口するようにフォトレジスト５をパターニングし、フォトレジスト５をエッチングマスクとして使用して酸化膜４をエッチング除去し、ｎ-型半導体層２表面を露出させる（図１ｂ）。ここで、テストパターンを形成する際には、開口幅を変えた複数のテストパターンを形成する。一例として、エッチングして形成した開口幅と、エッチングせずに残る酸化膜４の幅の和が、一定となるような複数の組合せのテストパターンを用意する。この場合、ＭＯＳＦＥＴの開口幅と酸化膜４の幅の和も一致させるのが好ましい。
Next, an
その後、酸化膜４をエッチングマスクとして使用して露出するｎ-型半導体層２をＲＩＥ法等による異方性エッチングを行い、ストライプ状の複数のトレンチ溝６を形成する（図１ｃ）。ストライプ状に残るｎ-型半導体層２は、ＭＯＳＦＥＴのｎ型カラム層７（第１半導体カラム層に相当）を構成する。また、テストパターンのｎ型カラム層７Ｔ（第１テスト用半導体カラム層に相当）を構成する。
Thereafter, the n −
トレンチ溝６近傍の酸化膜４の一部をエッチング除去する（図２ａ）。その後、トレンチ溝６内を充填するように、ｐ-型エピタキシャル層を成長させる。トレンチ溝６内に埋め込まれたｐ-型エピタキシャル膜は、ＭＯＳＦＥＴのｐ型カラム層８（第２半導体カラム層に相当）を構成する。また、テストパターンのｐ型カラム層８Ｔ（第２テスト用半導体カラム層に相当）を構成する。なお、ｐ-型エピタキシャル膜を成長させる際には、各トレンチ溝６内が完全に埋め込まれるようにオーバーエピタキシャル成長させるため、図２（ｂ）に示すように半導体基板の主表面上に１〜１０μｍ程度のｐ-型エピタキシャル膜が形成されることになる。また、エピタキシャル成長させる際、シリコンソースガスとハロゲン化物の混合ガスを流すことで、酸化膜４上でのシリコンのエピタキシャル成長を抑制することができる。
A part of the
次に、チャージアンバランス量を測定するために、カラム幅を変えた複数のテストパターンのｎ型カラム７Ｔとｐ型カラム８Ｔとの間の容量−電圧特性を測定する（図２ｂ）。容量−電圧測定の詳細は、後述する。ここで、オーバーエピタキシャル成長されたｐ-型エピタキシャル膜と酸化膜３が、容量測定を行う際の接続部となる。
Next, in order to measure the charge imbalance amount, capacitance-voltage characteristics between the n-
この容量−電圧測定により、ＭＯＳＦＥＴのチャージアンバランス量が許容値を大幅に超える場合には、不良と判断される。また、チャージアンバランス量が許容値の範囲内とするためのカラム層の幅や不純物濃度等を算出することができる。チャージアンバランス量がゼロあるいは許容値の範囲内の場合には、製造を続けるという判断を行うことができ、次工程に進む。 According to this capacitance-voltage measurement, if the amount of charge imbalance of the MOSFET greatly exceeds the allowable value, it is determined as defective. In addition, the width of the column layer, the impurity concentration, etc. for making the charge imbalance amount within the allowable range can be calculated. When the charge imbalance amount is zero or within the allowable range, it can be determined that the manufacturing is continued, and the process proceeds to the next step.
半導体基板の主表面上に形成されたｐ-型エピタキシャル膜７を除去して平坦化することで、スーパージャンクション構造を構成するｎ型カラム層７、ｐ型カラム層８が形成される（図２ｃ）。その後、半導体基板の主表面上にｐ型エピタキシャル膜１０を成膜し、通常の半導体製造プロセス等を行った後、図３に示すスーパージャンクション構造を有するトレンチゲート型ＭＯＳＦＥＴの半導体装置が形成する。図３において、１１はｐ型ボディー領域、１２はｎ型ソース領域、１３はゲート酸化膜、１４はゲート電極、１５はソース電極、１６はドレイン電極である。
By removing and planarizing the p −
次に、テストパターンについて詳細に説明する。テストパターンは、ＭＯＳＦＥＴが形成されるウエハの一部に形成される、図４はその一例であり、ウエハ上の一部（図４では中央部の破線の円で囲まれた領域）にテストパターン領域１７が形成され、その他の領域は半導体装置形成領域１８が形成されている。テストパターン領域１７には、複数のテストパターンが形成されており、ｎ型カラム層７Ｔとｐ型カラム層８Ｔの幅の寸法を変えた組合せのテストパターンが形成されている。
Next, the test pattern will be described in detail. The test pattern is formed on a part of the wafer on which the MOSFET is formed. FIG. 4 shows an example. The test pattern is formed on a part of the wafer (a region surrounded by a broken circle in the center in FIG. 4). A
次にチャージアンバランス量を測定する容量−電圧特性の測定について説明する。スーパージャンクション構造のテストパターンの容量−電圧特性の測定においては、半導体基板の裏面側の酸化膜３が形成する容量は、テストパターンの容量と比較して十分大きい。そのため、テストパターンの容量−電圧特性の測定において酸化膜３は、除去する必要はない。容量−電圧特性の測定は、一般的なステージを有するプローバーを用いて行う。
Next, measurement of capacitance-voltage characteristics for measuring the charge imbalance amount will be described. In measuring the capacitance-voltage characteristics of the test pattern of the super junction structure, the capacitance formed by the
図２（ｂ）右図に示すテストパターンのｎ型カラム層７Ｔおよびｐ型カラム層８Ｔとの間に逆バイアスを印加すると、図５（ａ）に模式的に示すように、ｎ型カラム層７Ｔおよびｐ型カラム層８Ｔのｐｎ接合界面からそれぞれ空乏層が拡がる。破線はｐ型カラム層８Ｔ中に延びる空乏層の先端と、ｎ型カラム層７Ｔ中に延びる空乏層の先端を表している。さらに逆バイアスを印加していくと、空乏層は隣接する空乏層と接続し、カラム層全体が空乏化する。図５（ｂ）はｎ型カラム層７Ｔの電荷量とｐ型カラム層８Ｔの電荷量が同じである場合、ｎ型カラム層およびｐ型カラム層内に延びた空乏層が同時に横方向に全体が空乏化することを示している。
When a reverse bias is applied between the n-
この場合の容量−電圧特性は、図６に実線で示す。ｎ型カラム層およびｐ型カラム層が横方向に全体が空乏化する電圧Ｖｄｅｐで容量値が急激に低下することがわかる。 The capacity-voltage characteristic in this case is shown by a solid line in FIG. It can be seen that the capacitance value sharply decreases at the voltage Vdep at which the n-type column layer and the p-type column layer are depleted in the horizontal direction.
一方、ｎ型カラム層７Ｔの電荷量Ｑｎとｐ型カラム層８Ｔの電荷量Ｑｐが異なる場合は、電荷量が少ないどちらか一方のカラム層が先に横方向に全体が空乏化する。図７は、ｐ型カラム層８Ｔの電荷量Ｑｐがｎ型カラム層７Ｔの電荷量Ｑｎよりも少ない場合を示している。また図８は、ｐ型カラム層の電荷量Ｑｐがｎ型カラム層の電荷量Ｑｎよりも多い場合を示している。いずれにおいても、容量値が急激に低下する電圧Ｖｄｅｐは、電荷量が少ないどちらか一方のカラムの電荷量に依存し、図６中の破線で示すように、ｎ型カラム層の電荷量Ｑｎとｐ型カラム層の電荷量Ｑｐが同じ場合と比較して低下することになる。
On the other hand, when the charge amount Qn of the n-
そこで本発明のテストパターンでは、例えばｎ型カラム層７Ｔの幅を一定（ＭＯＳＦＥＴのｎ型カラム層の幅と同一）とし、ｐ型カラム層の幅を変化させたパターン（例えば、ＭＯＳＦＥＴのｐ型カラム層の幅と同一の幅と、これより狭い幅および広い幅）を複数用意し、それぞれのテストパターンの容量−電圧特性を測定し、容量値が急激に低下する電圧Ｖｄｅｐを測定する。その結果、図９に示すように、ｐ型カラム層の幅の増加とともに電圧Ｖｄｅｐは増大し、ｐ型カラム層の電荷量とｎ型カラム層の電荷量が同じとなるｐ型カラムの幅（図中Ｗｐｃｂと表示）で飽和する。ｐ型カラム層の幅がそれ以上の場合は、ｎ型カラム層の電荷量がｐ型カラム層の電荷量より少なくなり、容量値が急激に低下する電圧Ｖｄｅｐは、ｎ型カラム層の電荷量すなわちｎ型カラム層の幅で決まるためである。
Therefore, in the test pattern of the present invention, for example, the width of the n-
同様に、テストパターンにおいて、ｐ型カラム層の幅を一定とし、ｎ型カラム層の幅を変化させると、容量値が急激に低下する電圧Ｖｄｅｐは、ｎ型カラム層の幅の増加とともに増大し、ｎ型カラム層の電荷量とｐ型カラム層の電荷量が同じとなるｎ型カラム層の幅で飽和する。 Similarly, in the test pattern, when the width of the p-type column layer is constant and the width of the n-type column layer is changed, the voltage Vdep at which the capacitance value rapidly decreases increases as the width of the n-type column layer increases. The n-type column layer is saturated with the width of the n-type column layer where the charge amount of the n-type column layer is the same as that of the p-type column layer.
なお、ｎ型カラム層の幅あるいはｐ型カラム層の幅の一方を固定した場合に限らず、両方のカラム層の幅を変化させても、容量値が急激に低下する電圧Ｖｄｅｐの変動より、ｎ型カラム層の電荷量とｐ型カラム層の電荷量が等しい幅を検出できる。 In addition, not only when the width of the n-type column layer or the width of the p-type column layer is fixed, even if the widths of both column layers are changed, A width in which the charge amount of the n-type column layer and the charge amount of the p-type column layer are equal can be detected.
ｐ型カラムの電荷量とｎ型カラムの電荷量が同じとなるテストパターンにおいて、次式が成り立つ。 In a test pattern in which the charge amount of the p-type column and the charge amount of the n-type column are the same, the following equation holds.
Ｗｎｃｂ・Ｄｎ・Ｌｎ＝Ｗｐｃｂ・Ｄｐ・Ｌｐ ・・・・（１） Wncb · Dn · Ln = Wpcb · Dp · Lp (1)
ここで、Ｗｎｃｂ、Ｗｐｃｂはそれぞれｎ型カラム層およびｐ型カラム層の幅、Ｄｎ、Ｄｐはそれぞれｎ型カラム層およびｐ型カラム層の不純物濃度、Ｌｎ、Ｌｐはそれぞれｎ型カラム層およびｐ型カラム層の深さであり、Ｌｎ＝Ｌｐ＝Ｌである。 Here, Wncb and Wpcb are the widths of the n-type column layer and the p-type column layer, Dn and Dp are the impurity concentrations of the n-type column layer and the p-type column layer, respectively, and Ln and Lp are the n-type column layer and the p-type, respectively. This is the depth of the column layer, and Ln = Lp = L.
一旦、ｐ型カラム層の電荷量とｎ型カラム層の電荷量が同じ、すなわちチャージアンバランス量がゼロとなるテストパターンのｎ型カラムおよびｐ型カラムの幅が決まれば、次式より半導体装置のカラム層１本あたりの奥行方向単位長あたりチャージアンバランス量Ｑが求められる。 Once the width of the n-type column and the p-type column of the test pattern in which the charge amount of the p-type column layer and the charge amount of the n-type column layer are the same, that is, the charge unbalance amount is zero, the semiconductor device is obtained from the following equation The charge unbalance amount Q per unit length in the depth direction per column layer is obtained.
ここで、Ｗｎ、Ｗｐはそれぞれ半導体装置のｎ型カラム層およびｐ型カラム層の幅、ΔＷｎはテストパターンのｎ型カラム層の幅と半導体装置のｎ型カラム層の幅の差であり、ΔＷｐはテストパターンのｐ型カラム層の幅と半導体装置のｐ型カラム層の幅の差である。 Here, Wn and Wp are the widths of the n-type column layer and the p-type column layer of the semiconductor device, respectively, and ΔWn is the difference between the width of the n-type column layer of the test pattern and the width of the n-type column layer of the semiconductor device, and ΔWp Is the difference between the width of the p-type column layer of the test pattern and the width of the p-type column layer of the semiconductor device.
半導体装置において、例えば、ｐ型カラム層の不純物濃度を調整してチャージバランスを確保するためには、（３）式が成り立つように以降の製造工程においてｐ型カラム層の不純物濃度をＤｐａに修正すればよい。 In a semiconductor device, for example, in order to secure the charge balance by adjusting the impurity concentration of the p-type column layer, the impurity concentration of the p-type column layer is corrected to Dpa in the subsequent manufacturing process so that the formula (3) is satisfied. do it.
すなわち、（４）式に示すように、ｐ型カラム層の不純物濃度をＤｐの（１＋ΔＷｎ／Ｗｐ・Ｗｐｃｂ／Ｗｎｃｂ＋ΔＷｐ／Ｗｐ）倍となるように、ｐ型カラム層の製造条件を調整すればよいことがわかる。 That is, as shown in the equation (4), the p-type column layer manufacturing conditions may be adjusted so that the impurity concentration of the p-type column layer is (1 + ΔWn / Wp · Wpcb / Wncb + ΔWp / Wp) times Dp. I understand that.
複数のテストパターンにおいて、図１０に示すように、ｎ型カラム層の幅とｐ型カラム層の幅の和が一定であるように構成すると、チャージバランスする寸法以外のテストパターンは、必ずｎ型カラム層あるいはｐ型カラム層のどちらかの一方のカラムの電荷量がチャージバランスする電荷量より多く、他方のカラムの電荷量がチャージバランスする電荷量より少なくなる。従って、容量値が急激に低下する電圧は、図１１に示すように、チャージアンバランス量がゼロの場合が最大となり、その他の場合は低くなり、チャージアンバランス量がゼロとなるテストパターンのｎ型カラム層の幅およびｐ型カラム層の幅を容易に決定できる。 In a plurality of test patterns, as shown in FIG. 10, if the sum of the width of the n-type column layer and the width of the p-type column layer is constant, the test patterns other than the dimension to be charge-balanced are always n-type. The charge amount of one column of either the column layer or the p-type column layer is larger than the charge amount to be charge balanced, and the charge amount of the other column is smaller than the charge amount to be charge balanced. Therefore, as shown in FIG. 11, the voltage at which the capacitance value rapidly decreases is maximum when the charge unbalance amount is zero, and is low in other cases, and is n in the test pattern where the charge unbalance amount is zero. The width of the mold column layer and the width of the p-type column layer can be easily determined.
なお、図１０では５つのテストパターンのカラム幅の例を記載しているが、複数のテストパターンは５つに限定するものではなく、チャージアンバランス量がゼロとなるテストパターンの検出に必要なカラム幅および数は、適宜設定すれば良い。 In addition, although the example of the column width of five test patterns is described in FIG. 10, the plurality of test patterns is not limited to five, and is necessary for detecting a test pattern in which the charge unbalance amount is zero. The column width and number may be set as appropriate.
以上説明した検査方法は、半導体装置の試作段階での半導体装置のデザインルールの決定に使用可能である他、量産段階での工程管理にも使用することも可能である。 The inspection method described above can be used not only for determining the design rules of a semiconductor device at the prototype stage of the semiconductor device, but also for process management at the mass production stage.
以上、本発明の実施形態を説明したが、この発明は、上記実施例に限定されるものではない。例えば、第１の導電型をｎ型、第２の導電型をｐ型として説明をしたが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。また、ＭＯＳＦＥＴに限定するものではなく、スーパージャンクション構造を有するＩＧＢＴなどスーパージャンクション構造を有するすべてのデバイスへ適用することができる。 As mentioned above, although embodiment of this invention was described, this invention is not limited to the said Example. For example, although the first conductivity type has been described as n-type and the second conductivity type as p-type, the first conductivity type may be p-type and the second conductivity type may be n-type. Further, the present invention is not limited to MOSFETs, and can be applied to all devices having a super junction structure such as an IGBT having a super junction structure.
１：ｎ+型シリコン基板、２：ｎ-型半導体層、３：酸化膜、４：酸化膜、５：フォトレジスト、６：トレンチ溝、７：ｎ型カラム層、８：ｐ型カラム層、９：容量計、１０：ｐ型エピタキシャル層、１１：ｐ型ボディー領域、１２：ｎ型ソース領域、１３：ゲート酸化膜、１４：ゲート電極、１５：ソース電極、１６：ドレイン電極、１７：テストパターン領域、１８：半導体装置形成領域 1: n + type silicon substrate, 2: n − type semiconductor layer, 3: oxide film, 4: oxide film, 5: photoresist, 6: trench groove, 7: n-type column layer, 8: p-type column layer, 9: capacitance meter, 10: p-type epitaxial layer, 11: p-type body region, 12: n-type source region, 13: gate oxide film, 14: gate electrode, 15: source electrode, 16: drain electrode, 17: test Pattern region, 18: Semiconductor device formation region
Claims (4)
前記第１半導体カラム層と前記第２半導体カラム層を含む半導体装置形成領域と、第１導電型の第１テスト用半導体カラム層と第２導電型の第２テスト用半導体カラム層とを含むテストパターン領域とを備え、
前記テストパターン領域には、前記第１の半導体カラム層と同時に形成した前記第１テスト用半導体カラム層と、前記第２の半導体カラム層と同時に形成した前記第２テスト用半導体カラム層とが交互に繰り返し配置されているスーパージャンクション構造を有するテストパターンを備え、
前記テストパターンは、前記第１半導体カラム層と同じ幅の前記第１テスト用半導体カラム層と前記第２半導体カラム層と同じ幅の前記第２テスト用半導体カラム層とからなるテストパターン、あるいは前記第１半導体カラム層と前記第２半導体カラム層の少なくともいずれか一方の幅を異なる幅とした前記第１テスト用半導体カラム層と前記第２テスト用半導体カラム層とからなるテストパターンを複数組含み、
各前記テストパターン毎に前記第１テスト用半導体カラム層と前記第２テスト用半導体カラム層との間の容量値を測定することができる接続部を備えていることを特徴とする半導体装置。 In a semiconductor device having a super junction structure in which a first semiconductor column layer of a first conductivity type and a second semiconductor column layer of a second conductivity type are alternately arranged,
A semiconductor device forming region including the first semiconductor column layer and the second semiconductor column layer, a test including a first conductivity type first test semiconductor column layer and a second conductivity type second test semiconductor column layer. Pattern area,
In the test pattern region, the first test semiconductor column layer formed simultaneously with the first semiconductor column layer and the second test semiconductor column layer formed simultaneously with the second semiconductor column layer are alternately arranged. It has a test pattern with a super junction structure that is repeatedly arranged in
The test pattern includes a test pattern including the first test semiconductor column layer having the same width as the first semiconductor column layer and the second test semiconductor column layer having the same width as the second semiconductor column layer, or A plurality of sets of test patterns each including the first test semiconductor column layer and the second test semiconductor column layer having different widths of at least one of the first semiconductor column layer and the second semiconductor column layer; ,
A semiconductor device comprising a connection portion capable of measuring a capacitance value between the first test semiconductor column layer and the second test semiconductor column layer for each of the test patterns.
前記第１半導体カラム層と同時に第１導電型の第１テスト用半導体カラム層を形成し、前記第２半導体カラム層と同時に第２導電型の第２テスト用半導体カラム層を形成することにより、前記第１テスト用半導体カラム層と前記第２テスト用半導体カラム層とが交互に繰り返し配置されているスーパージャンクション構造のテストパターンを形成する工程と、
前記第２の半導体カラム層および前記第２テスト用カラム層を形成した後、前記テストパターン毎に前記第１テスト用半導体カラム層と前記第２テスト用半導体カラム層との間の容量値を測定する工程と、を含み、
前記テストパターンは、前記第１半導体カラム層と同じ幅の前記第１テスト用半導体カラム層と前記第２半導体カラム層と同じ幅の前記第２テスト用半導体カラム層とからなるテストパターン、あるいは前記第１半導体カラム層と前記第２半導体カラム層の少なくともいずれか一方の幅を異なる幅とした前記第１テスト用半導体カラム層と前記第２テスト用半導体カラム層とからなるテストパターンを複数組含むように形成することを特徴とする半導体装置製造方法。 In a method for manufacturing a semiconductor device having a super junction structure in which a first semiconductor column layer of a first conductivity type and a second semiconductor column layer of a second conductivity type are alternately and repeatedly arranged,
Forming a first conductivity type first test semiconductor column layer simultaneously with the first semiconductor column layer, and forming a second conductivity type second test semiconductor column layer simultaneously with the second semiconductor column layer; Forming a test pattern of a super junction structure in which the first test semiconductor column layer and the second test semiconductor column layer are alternately and repeatedly arranged;
After forming the second semiconductor column layer and the second test column layer, a capacitance value between the first test semiconductor column layer and the second test semiconductor column layer is measured for each test pattern. Including the steps of:
The test pattern includes a test pattern including the first test semiconductor column layer having the same width as the first semiconductor column layer and the second test semiconductor column layer having the same width as the second semiconductor column layer, or A plurality of sets of test patterns each including the first test semiconductor column layer and the second test semiconductor column layer having different widths at least one of the first semiconductor column layer and the second semiconductor column layer are included. A method for manufacturing a semiconductor device, characterized by comprising:
前記第１の半導体カラム層と同時に形成した第１導電型の第１テスト用半導体カラム層と、前記第２の半導体カラム層と同時に形成した第２導電型の第２テスト用半導体カラム層とが交互に繰り返し配置されているスーパージャンクション構造のテストパターンを備え、
前記テストパターンは、前記第１半導体カラム層と同じ幅の前記第１テスト用半導体カラム層と前記第２半導体カラム層と同じ幅の前記第２テスト用半導体カラム層とからなるテストパターン、あるいは前記第１半導体カラム層と前記第２半導体カラム層の少なくともいずれか一方の幅と異なる幅とした前記第１テスト用半導体カラム層と前記第２テスト用半導体カラム層とからなるテストパターンを複数組含み、
各前記テストパターン毎に前記第１テスト用半導体カラム層と前記第２テスト用半導体カラム層と間の容量値を測定することができる接続部を備えている半導体装置の検査方法において、
各前記テストパターン毎に、前記第１テスト用半導体カラム層と前記第２テスト用半導体カラム層との間の容量−電圧特性を測定することにより、チャージアンバランス量が許容範囲内であるか否かを判定し、半導体装置の良否判定を行うことを特徴とする半導体装置の検査方法。 A semiconductor device having a super junction structure in which a first semiconductor column layer of a first conductivity type and a second semiconductor column layer of a second conductivity type are alternately arranged,
A first conductivity type first test semiconductor column layer formed simultaneously with the first semiconductor column layer; and a second conductivity type second test semiconductor column layer formed simultaneously with the second semiconductor column layer. It has a super junction structure test pattern that is alternately and repeatedly arranged.
The test pattern includes a test pattern including the first test semiconductor column layer having the same width as the first semiconductor column layer and the second test semiconductor column layer having the same width as the second semiconductor column layer, or A plurality of sets of test patterns each including the first test semiconductor column layer and the second test semiconductor column layer having a width different from at least one of the first semiconductor column layer and the second semiconductor column layer; ,
In the method for inspecting a semiconductor device including a connection portion capable of measuring a capacitance value between the first test semiconductor column layer and the second test semiconductor column layer for each of the test patterns,
Whether or not the charge unbalance amount is within an allowable range by measuring the capacitance-voltage characteristic between the first test semiconductor column layer and the second test semiconductor column layer for each of the test patterns. And determining whether the semiconductor device is good or bad.
前記容量−電圧特性を測定することにより、前記第１半導体カラム層あるいは前記第２半導体カラム層の少なくともいずれか一方の不純物濃度が許容範囲内であるか否かを判定し、半導体装置の良否判定を行うことを特徴とする半導体装置の検査方法。 In the inspection method of the semiconductor device according to claim 3,
By measuring the capacitance-voltage characteristic, it is determined whether or not the impurity concentration of at least one of the first semiconductor column layer or the second semiconductor column layer is within an allowable range. A method for inspecting a semiconductor device, comprising:
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