JP2007149974A - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor device Download PDFInfo
- Publication number
- JP2007149974A JP2007149974A JP2005342453A JP2005342453A JP2007149974A JP 2007149974 A JP2007149974 A JP 2007149974A JP 2005342453 A JP2005342453 A JP 2005342453A JP 2005342453 A JP2005342453 A JP 2005342453A JP 2007149974 A JP2007149974 A JP 2007149974A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor wafer
- protective tape
- semiconductor
- front surface
- ion implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
本発明は、ＩＧＢＴ等のパワーデバイスの製造に用いられる半導体素子の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor element used for manufacturing a power device such as an IGBT.
従来のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の製造方法においては、半導体ウェハのおもて面に半導体素子の表面電極を形成し、そのおもて面に通常よりは厚いバックグラインド用保護テープを貼付し、半導体ウェハの裏面を研削して半導体ウェハを所望の厚さにした後に、バックグラインド用保護テープを剥がし、裏面からｎ型不純物やｐ型不純物をイオン注入してｎ層、ｐ層を形成し、半導体ウェハの裏面に裏面電極を形成した後に、半導体ウェハの裏面をダイシングテープに貼付し、半導体ウェハを個片に分割して半導体素子を製造している（例えば、特許文献１参照。）。 In a conventional IGBT (Insulated Gate Bipolar Transistor) manufacturing method, a surface electrode of a semiconductor element is formed on the front surface of a semiconductor wafer, and a protective tape for back grind that is thicker than usual is applied to the front surface. After the back surface of the semiconductor wafer is ground to the desired thickness, the protective tape for back grinding is peeled off, and n-type impurities and p-type impurities are ion-implanted from the back surface to form n-layer and p-layer. After the back electrode is formed on the back surface of the semiconductor wafer, the back surface of the semiconductor wafer is attached to a dicing tape, and the semiconductor wafer is divided into individual pieces to manufacture a semiconductor element (see, for example, Patent Document 1).
このようなＩＧＢＴの製造においては、バックグラインド工程の後に半導体ウェハの裏面からｎ層やｐ層を形成するためのイオン注入が行われるが、このイオン注入工程は高真空等の減圧下で行われるため、真空吸引による半導体ウェハの保持は不可能であり、機械的な保持、例えば半導体ウェハの側面を爪等で保持する方法、または静電チャックにより半導体ウェハのおもて面側を静電チャックステージに静電吸引して保持する方法が採られる。 In manufacturing such an IGBT, after the back grinding process, ion implantation for forming an n layer and a p layer is performed from the back surface of the semiconductor wafer. This ion implantation process is performed under a reduced pressure such as high vacuum. Therefore, it is impossible to hold the semiconductor wafer by vacuum suction. Mechanical holding, for example, a method of holding the side surface of the semiconductor wafer with a nail or the like, or electrostatic chucking the front side of the semiconductor wafer by an electrostatic chuck A method of electrostatically attracting and holding the stage is employed.
一方、近年の半導体素子の製造に用いられる半導体ウェハは、その厚さが非常に薄くなっているので、半導体ウェハの側面の機械的な保持は難しく、静電チャックによる保持が一般に行われている。
このような高真空中で行われる半導体素子の製造工程における静電チャックの例としては、高真空中でのプラズマエッチング工程において、真空チャンバ内に設置された搬送ロボットにより搬送された半導体ウェハを静電チャックステージ上に載置し、静電チャックステージの平板電極と半導体ウェハとの間に直流電圧を印可してクーロン力により半導体ウェハを静電チャックステージに静電吸引し、エッチング処理の終了後にイオン化した窒素ガスを流して真空チャンバの除電、および半導体ウェハに蓄積された静電荷の除去を行っているものがある（例えば、特許文献２参照。）。
As an example of the electrostatic chuck in the manufacturing process of a semiconductor element performed in such a high vacuum, a semiconductor wafer transferred by a transfer robot installed in a vacuum chamber in a plasma etching process in a high vacuum is statically fixed. Place on the electrostatic chuck stage, apply a DC voltage between the flat plate electrode of the electrostatic chuck stage and the semiconductor wafer, electrostatically attract the semiconductor wafer to the electrostatic chuck stage by Coulomb force, and after the etching process is completed There is one in which ionized nitrogen gas is flowed to remove static electricity from a vacuum chamber and remove static charges accumulated on a semiconductor wafer (see, for example, Patent Document 2).
しかしながら、上述した特許文献１の技術においては、半導体ウェハの裏面を研削した後に、バックグラインド用保護テープを剥がし、その後に裏面からイオン注入を行っているため、静電チャックステージに半導体ウェハのおもて面側を当接させて静電チャックにより保持した場合に、表面電極等に傷が生じて半導体ウェハに形成した半導体素子の歩留りが低下するという問題がある。 However, in the technique of Patent Document 1 described above, since the back grinding protective tape is peeled off after grinding the back surface of the semiconductor wafer, and then ion implantation is performed from the back surface, the semiconductor wafer is placed on the electrostatic chuck stage. When the front side is brought into contact with and held by an electrostatic chuck, there is a problem that the yield of semiconductor elements formed on the semiconductor wafer is reduced due to scratches on the surface electrodes and the like.
また、裏面からのイオン注入により半導体素子を形成する場合にはそのイオン注入工程の前にバックグラインド工程を行うことが必要であるので、バックグラインド工程における半導体ウェハの研削屑等の異物が半導体ウェハのおもて面に残留していた場合には、その異物が半導体ウェハのおもて面と静電チャックステージとの間に挟みつけられ、半導体ウェハのおもて面に応力集中によるクラックが生じて半導体ウェハに形成した半導体素子の歩留りが低下するという問題がある。 In addition, when a semiconductor element is formed by ion implantation from the back surface, it is necessary to perform a back grinding process before the ion implantation process. Therefore, foreign matter such as grinding debris of the semiconductor wafer in the back grinding process is removed from the semiconductor wafer. If it remains on the front surface, the foreign matter is pinched between the front surface of the semiconductor wafer and the electrostatic chuck stage, and cracks due to stress concentration occur on the front surface of the semiconductor wafer. There is a problem that the yield of semiconductor elements formed on the semiconductor wafer is reduced.
本発明は、上記の問題点を解決するためになされたもので、静電チャックにより半導体ウェハのおもて面を保持して裏面からのイオン注入を行う場合の半導体素子等の損傷を防止して半導体ウェハに形成した半導体素子の歩留りを向上させる手段を提供することを目的とする。 The present invention has been made to solve the above-described problems, and prevents damage to a semiconductor element or the like when the front surface of a semiconductor wafer is held by an electrostatic chuck and ion implantation is performed from the back surface. An object of the present invention is to provide means for improving the yield of semiconductor elements formed on a semiconductor wafer.
本発明は、上記課題を解決するために、半導体素子の製造方法が、おもて面に半導体素子の表面電極および閉ループパターンを形成した半導体ウェハを準備する工程と、前記半導体ウェハのおもて面側に、保護テープを貼付する工程と、該保護テープが貼付された半導体ウェハの裏面を研削する工程と、該裏面の研削を終えた半導体ウェハに貼付されている保護テープの、前記閉ループパターンを覆う領域に、該保護テープを貫通する貫通穴を形成する工程と、該貫通穴が形成された保護テープの側を静電チャックにより保持して、前記半導体ウェハの裏面にイオン注入を行う工程とを備えることを特徴とする。 In order to solve the above-described problems, the present invention provides a method for manufacturing a semiconductor device, comprising: preparing a semiconductor wafer having a front surface electrode and a closed loop pattern formed on a front surface; The closed loop pattern of the step of affixing a protective tape to the surface side, the step of grinding the back surface of the semiconductor wafer to which the protective tape is affixed, and the protective tape affixed to the semiconductor wafer after the grinding of the back surface A step of forming a through hole penetrating the protective tape in a region covering the surface, and a step of performing ion implantation on the back surface of the semiconductor wafer while holding the side of the protective tape on which the through hole is formed with an electrostatic chuck It is characterized by providing.
これにより、本発明は、イオン注入工程において貫通穴が形成された保護テープを介して半導体ウェハを静電チャックにより確実に保持することができ、半導体ウェハのおもて面の表面電極等の損傷を防止して半導体ウェハに形成した半導体素子の歩留りを向上させることができると共に、閉ループパターンにより形成される閉空間に閉じ込められた空気を減圧下で効率的に排出することができ、イオン注入工程における半導体ウェハの搬送時および姿勢変更時の半導体ウェハの脱落を防止することができるという効果が得られる。 As a result, the present invention can reliably hold the semiconductor wafer by the electrostatic chuck via the protective tape in which through holes are formed in the ion implantation process, and damage the surface electrodes on the front surface of the semiconductor wafer. Can improve the yield of the semiconductor elements formed on the semiconductor wafer, and can efficiently discharge the air trapped in the closed space formed by the closed loop pattern under reduced pressure. In this case, it is possible to prevent the semiconductor wafer from dropping off when the semiconductor wafer is conveyed and when the posture is changed.
以下に、図面を参照して本発明による半導体素子の製造方法の実施例について説明する。 Embodiments of a method for manufacturing a semiconductor device according to the present invention will be described below with reference to the drawings.
図１は実施例の半導体素子の製造方法を示す説明図、図２は実施例の半導体ウェハの上面を示す説明図、図３は実施例のＴＥＧを示す説明図、図４は実施例の半導体ウェハの拡大した部分断面を示す説明図である。
図１において、１はシリコン（Ｓｉ）からなる半導体ウェハであり、そのおもて面１ａには複数の半導体素子（本実施例ではＩＧＢＴ）のアノード電極となる表面電極３が形成されている。
FIG. 1 is an explanatory view showing a method of manufacturing a semiconductor device of an embodiment, FIG. 2 is an explanatory view showing the upper surface of the semiconductor wafer of the embodiment, FIG. 3 is an explanatory view showing a TEG of the embodiment, and FIG. It is explanatory drawing which shows the partial cross section to which the wafer was expanded.
In FIG. 1, reference numeral 1 denotes a semiconductor wafer made of silicon (Si), and a surface electrode 3 serving as anode electrodes of a plurality of semiconductor elements (IGBT in this embodiment) is formed on the front surface 1a.
図２において、４はＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）であり、半導体ウェハ１の製造工程、例えば酸化膜の形成工程やコンタクトの形成工程の成否を電気的に検査するためのテストパターンを形成した図２に網掛けで示す複数の検査用素子５から構成される。
６は閉ループパターンとしてのガードリングであり、図３に示すように検査時のノイズの影響を抑制するための複数の円形のパターンであって、各検査用素子５に形成されるガードリング６はそれぞれ異なったピッチで同心円状に配置される。
2, reference numeral 4 denotes a TEG (Test Element Group), in which a test pattern for electrically inspecting the success or failure of a manufacturing process of the semiconductor wafer 1, for example, an oxide film forming process or a contact forming process is formed. Are composed of a plurality of inspection elements 5 indicated by shading.
Reference numeral 6 denotes a guard ring as a closed loop pattern, which is a plurality of circular patterns for suppressing the influence of noise at the time of inspection as shown in FIG. 3, and the guard ring 6 formed in each inspection element 5 is They are arranged concentrically at different pitches.
本実施例のＴＥＧ７は、半導体ウェハ１の中央部に検査用素子５を４個直列に並べて形成されている。
本実施例の表面電極３およびガードリング６は、図４に示すように半導体ウェハ１上に形成された窒化チタン（ＴｉＮ）等の下地金属層７上にアルミニウム（Ａｌ）−シリコン合金からなる金属層８を積層して比較的厚く（例えば５．５μｍ程度）形成される。
The TEG 7 of this embodiment is formed by arranging four test elements 5 in series at the center of the semiconductor wafer 1.
As shown in FIG. 4, the surface electrode 3 and the guard ring 6 of this embodiment are made of a metal made of aluminum (Al) -silicon alloy on a base metal layer 7 such as titanium nitride (TiN) formed on the semiconductor wafer 1. The layer 8 is laminated to be relatively thick (for example, about 5.5 μm).
図４において、１１は保護テープであり、一般的なバックグラインド用の片面接着テープであって、半導体ウェハ１のおもて面１ａにその接着層により貼付され、バックグラインド工程（後述する工程Ｐ３）における半導体ウェハ１のおもて面１ａの表面電極３等への研削屑の付着や損傷を防止する機能、およびイオン注入工程（後述する工程Ｐ７）における表面電極３等の損傷を防止する機能を有している。 In FIG. 4, reference numeral 11 denotes a protective tape, which is a general back-grinding single-sided adhesive tape, which is affixed to the front surface 1a of the semiconductor wafer 1 by the adhesive layer, and a back-grinding process (process P3 described later) The function of preventing adhesion or damage of grinding scraps to the surface electrode 3 or the like of the front surface 1a of the semiconductor wafer 1 in FIG. 3) and the function of preventing damage of the surface electrode 3 or the like in the ion implantation step (step P7 described later) have.
なお、本実施例で用いる保護テープ１１の厚さは、一般的なバックグラインド用の保護テープと同様の厚さである。
このようなバックグラインド用の保護テープ１１を、イオン注入工程における表面電極３等の保護にそのまま用いる場合の課題を抽出するために、発明者らは減圧下における保護テープ１１の挙動について確認試験を実施した。
Note that the thickness of the protective tape 11 used in this embodiment is the same as that of a general backgrinding protective tape.
In order to extract the problems when the protective tape 11 for back grinding is used as it is for protecting the surface electrode 3 and the like in the ion implantation process, the inventors conducted a confirmation test on the behavior of the protective tape 11 under reduced pressure. Carried out.
すなわち、バックグラインド工程の前に半導体ウェハ１のおもて面１ａ側に貼付された保護テープ１１は、図４に示すように厳密にはガードリング６および表面電極３上に貼付され、ＩＧＢＴのように比較的厚い表面電極３が形成されている半導体ウェハ１においては、貼付された保護テープ１１とおもて面１ａとの間のガードリング６や表面電極３で仕切られた空間１４に空気が存在する状態になる。 That is, the protective tape 11 applied to the front surface 1a side of the semiconductor wafer 1 before the back grinding process is applied strictly on the guard ring 6 and the surface electrode 3 as shown in FIG. In the semiconductor wafer 1 on which the relatively thick surface electrode 3 is formed as described above, air enters the space 14 partitioned by the guard ring 6 and the surface electrode 3 between the attached protective tape 11 and the front surface 1a. It will exist.
この空間１４の空気は、イオン注入工程のように減圧下において処理が行われる工程において、そのチャンバ内を減圧したときに、大部分は半導体ウェハ１の側面の保護テープ１１との隙間から排出されるが、おもて面１ａ上に形成された閉ループパターンである閉じられた円形状の検査用素子５のガードリング６に保護テープ１１を貼付するとその空間１４が閉空間になり、そこに閉じ込められた空気が減圧により膨張し、その部位の保護テープ１１が図５に示すように膨らみ、この保護テープ１１の膨らみが大きくなり過ぎると、静電チャック時の半導体ウェハ１と静電チャックステージ１７（図６参照）との距離が広がり、静電吸引による吸引力が低下してチャンバ内の半導体ウェハ１の搬送時およびイオン注入のときの半導体ウェハ１の姿勢の変更時（本実施例では水平に搬送された半導体ウェハ１を９０度起こして垂直に設置した後に裏面からのイオン注入が行われる。）において半導体ウェハ１が静電チャックステージ１７から脱落して破損する可能性があることが判った。 Most of the air in the space 14 is discharged from the gap between the side surface of the semiconductor wafer 1 and the protective tape 11 when the inside of the chamber is depressurized in a process where the process is performed under reduced pressure as in the ion implantation process. However, when the protective tape 11 is affixed to the guard ring 6 of the closed circular inspection element 5 which is a closed loop pattern formed on the front surface 1a, the space 14 becomes a closed space and is confined there. The generated air expands due to the reduced pressure, and the protective tape 11 at that portion expands as shown in FIG. 5. If the expansion of the protective tape 11 becomes too large, the semiconductor wafer 1 and the electrostatic chuck stage 17 at the time of electrostatic chucking. (See FIG. 6) The distance between the semiconductor wafer 1 and the attraction force due to electrostatic attraction decreases, so that the semiconductor wafer 1 is transported and ion-implanted in the chamber. When the posture of the semiconductor wafer 1 is changed (in this embodiment, the semiconductor wafer 1 transported horizontally is raised 90 degrees and placed vertically and then ion implantation is performed from the back surface), the semiconductor wafer 1 drops off the electrostatic chuck stage 17. It was found that there is a possibility of damage.
このような半導体ウェハの静電チャックステージ１７からの脱落は、更に詳細に調査すると、図４に示すガードリング６や表面電極３の間の間隔Ｗが２００μｍ以上であり、かつ閉空間を形成する場合に、高真空の環境下において保護テープ１１の膨らみが大きくなり過ぎ、搬送時等に静電チャックステージ１７から半導体ウェハ１が脱落する可能性がある。 When the removal of the semiconductor wafer from the electrostatic chuck stage 17 is investigated in more detail, the interval W between the guard ring 6 and the surface electrode 3 shown in FIG. 4 is 200 μm or more, and a closed space is formed. In some cases, the swell of the protective tape 11 becomes too large in a high vacuum environment, and the semiconductor wafer 1 may fall off from the electrostatic chuck stage 17 during transportation.
このため、表面電極３間の間隔Ｗが２００μｍ以上の閉空間を形成する部位に、本実施例では検査用素子５のガードリング６が形成されている領域に保護テープ１１を貫通する１００〜２００μｍの直径を有する貫通穴１５を形成し、この貫通穴１５から閉じ込められた空気を排出して保護テープ１１の過度な膨らみを防止することとした。
このような貫通穴１５は、バックグラインド工程の前に形成すると、半導体ウェハ１のおもて面１ａへ研削屑が侵入してしまうので、バックグラインド工程の後の半導体ウェハ１の洗浄工程後に形成することが重要である。
For this reason, 100-200 micrometers which penetrates the protective tape 11 in the area | region in which the guard ring 6 of the element 5 for an inspection is formed in the site | part which forms the closed space whose space | interval W between the surface electrodes 3 is 200 micrometers or more. A through hole 15 having a diameter of 1 mm is formed, and air trapped from the through hole 15 is discharged to prevent excessive swelling of the protective tape 11.
If such through-holes 15 are formed before the back grinding process, grinding dust enters the front surface 1a of the semiconductor wafer 1, so that the through holes 15 are formed after the cleaning process of the semiconductor wafer 1 after the back grinding process. It is important to.
このように、本実施例の半導体素子の製造方法においては、工程Ｐ２において貼付された保護テープ１１は、その保護テープ１１を貼付したままでその後のバックグラインド工程（工程Ｐ３）やイオン注入工程（工程Ｐ７）が行われ、イオン注入工程後の工程Ｐ８において剥離される。
以下に、図１にＰで示す工程に従って本実施例の半導体素子の製造方法について説明する。
Thus, in the manufacturing method of the semiconductor element of the present embodiment, the protective tape 11 applied in the process P2 is the back grinding process (process P3) or ion implantation process (process P3) with the protective tape 11 being applied. Step P7) is performed, and peeling is performed in step P8 after the ion implantation step.
In the following, a method for manufacturing a semiconductor device of this example will be described according to the process indicated by P in FIG.
Ｐ１、半導体ウェハ１のおもて面１ａに複数の半導体素子の所定の部位に電気的に接続する表面電極３、および複数の検査用素子５のガードリング６等を形成した半導体ウェハ１を準備する。
Ｐ２、大気圧雰囲気中で半導体ウェハ１のおもて面１ａ側に押圧ローラ等を用いて保護テープ１１を貼付し、貼付した保護テープ１１を半導体ウェハ１の大きさに切断して半導体ウェハ１の全面に保護テープ１１を貼付する。
Preparation of semiconductor wafer 1 in which P1, surface electrode 3 electrically connected to a predetermined part of a plurality of semiconductor elements, guard ring 6 of a plurality of inspection elements 5 and the like are formed on front surface 1a of semiconductor wafer 1 To do.
P2, a protective tape 11 is applied to the front surface 1a side of the semiconductor wafer 1 using a pressure roller or the like in an atmospheric pressure atmosphere, and the attached protective tape 11 is cut into the size of the semiconductor wafer 1 to cut the semiconductor wafer 1 A protective tape 11 is affixed to the entire surface.
Ｐ３（バックグラインド工程）、おもて面１ａ側に保護テープ１１が貼付された半導体ウェハ１を、半導体ウェハ１を遊嵌する有底の嵌合穴を形成した図示しない研削冶具に保護テープ１１の側から挿入して取付け、半導体ウェハ１の裏面１ｂを自転しながら公転するグラインダ上に載置し、保護テープ１１を嵌合穴の底面で押圧しながらグラインダにより半導体ウェハ１の裏面１ｂを研削して所定の厚さ（本実施例では１８０μｍ）の半導体ウェハ１を形成する。 P3 (back grinding process), the protective tape 11 is attached to a grinding jig (not shown) in which a bottomed fitting hole for loosely fitting the semiconductor wafer 1 is formed on the semiconductor wafer 1 with the protective tape 11 attached to the front surface 1a. The back surface 1b of the semiconductor wafer 1 is placed on a revolving grinder while rotating, and the back surface 1b of the semiconductor wafer 1 is ground by the grinder while pressing the protective tape 11 on the bottom surface of the fitting hole. Thus, the semiconductor wafer 1 having a predetermined thickness (180 μm in this embodiment) is formed.
このとき、保護テープ１１は、研削冶具の嵌合穴の底面による押圧から表面電極３等を保護してその損傷を防止すると共に、半導体ウェハ１のおもて面１ａに研削屑等の異物が付着することを防止する。
Ｐ４、半導体ウェハ１の裏面１ｂをウェットエッチングによりエッチングして研削による半導体ウェハ１の裏面１ｂのダメージ層を除去する。本実施例では半導体ウェハ１の裏面１ｂを３０μｍ除去して１５０μｍの厚さの半導体ウェハ１に形成する。
At this time, the protective tape 11 protects the surface electrode 3 and the like from being pressed by the bottom surface of the fitting hole of the grinding jig to prevent the damage, and foreign matter such as grinding dust is present on the front surface 1a of the semiconductor wafer 1. Prevent sticking.
P4, the back surface 1b of the semiconductor wafer 1 is etched by wet etching, and the damaged layer on the back surface 1b of the semiconductor wafer 1 is removed by grinding. In this embodiment, the back surface 1b of the semiconductor wafer 1 is removed by 30 μm to form the semiconductor wafer 1 having a thickness of 150 μm.
Ｐ５（洗浄工程）、半導体ウェハ１のおもて面１ａ側の保護テープ１１上に残留する異物を洗浄により除去する。
次いで、半導体ウェハ１の裏面１ｂを洗浄し、おもて面１ａ側の洗浄により裏面１ｂに回り込んだ異物を除去する。
Ｐ６、裏面１ｂの研削を終えた半導体ウェハ１の検査用素子５のガードリング６の領域を覆う保護テープ１１に、ＹＡＧレーザ等を照射して半導体ウェハ１に形成されている検査用素子５毎の最も外側のガードリング６の内側の領域に貫通穴１５を形成する。
P5 (cleaning step), foreign matters remaining on the protective tape 11 on the front surface 1a side of the semiconductor wafer 1 are removed by cleaning.
Next, the back surface 1b of the semiconductor wafer 1 is cleaned, and the foreign matter that has entered the back surface 1b is removed by cleaning the front surface 1a.
Each of the inspection elements 5 formed on the semiconductor wafer 1 by irradiating YAG laser or the like to the protective tape 11 covering the area of the guard ring 6 of the inspection element 5 of the semiconductor wafer 1 that has finished grinding of P6 and the back surface 1b. A through hole 15 is formed in the inner region of the outermost guard ring 6.
この場合に、最も内側のガードリング６により形成される閉空間、つまり検査用素子５のガードリング６の中心部６ａに貫通穴１５は形成することが望ましい。
Ｐ７（イオン注入工程）、高真空（例えば１０−６Ｔｏｒｒ程度）のチャンバ内で、貫通穴１５が形成された保護テープ１１の側を、水平にされた静電チャックステージ１７上に載置して静電チャックにより半導体ウェハ１を保持し、これをイオン注入装置へ搬送し、図６に示すように静電チャックステージ１７を９０度起こして半導体ウェハ１を垂直に設置し、その裏面１ｂから所定のイオンを注入する。
In this case, it is desirable to form the through hole 15 in the closed space formed by the innermost guard ring 6, that is, in the central portion 6 a of the guard ring 6 of the inspection element 5.
In the chamber of P7 (ion implantation step) and high vacuum (for example, about 10 −6 Torr), the side of the protective tape 11 in which the through hole 15 is formed is placed on the leveled electrostatic chuck stage 17. The semiconductor wafer 1 is held by an electrostatic chuck, and this is conveyed to an ion implantation apparatus. As shown in FIG. 6, the electrostatic chuck stage 17 is raised 90 degrees to place the semiconductor wafer 1 vertically, and from the back surface 1b. Predetermined ions are implanted.
Ｐ８、剥離用テープを保護テープ１１上に貼付し、その剥離用テープにより保護テープ１１を半導体ウェハ１のおもて面１ａから剥離する。
その後に、イオン注入層の活性化のためのアニールを行い、半導体ウェハ１の裏面１ｂにアノード電極となる裏面電極を形成し、検査用素子５による工程の成否の検査を行い、検査用素子５による検査後に、個々の半導体素子の電気的な特性を検査する。
P8, a peeling tape is affixed on the protective tape 11, and the protective tape 11 is peeled off from the front surface 1a of the semiconductor wafer 1 by the peeling tape.
Thereafter, annealing for activating the ion-implanted layer is performed, a back electrode serving as an anode electrode is formed on the back surface 1b of the semiconductor wafer 1, and the success or failure of the process by the inspection element 5 is inspected. After the inspection by, the electrical characteristics of the individual semiconductor elements are inspected.
そして、ダイシングブレード等により半導体ウェハ１を個片に分割して本実施例の半導体素子を製造する。この場合に個片に分割された検査用素子５は製品から除外される。
上記のイオン注入工程における保護テープ１１の貫通穴１５による静電チャックの確実性を評価するために、実際に製造ラインにおいて９００枚以上の半導体ウェハ１のイオン注入工程における搬送時、およびイオン注入のときの姿勢変更時における半導体ウェハ１の脱落件数を調査したところ、そのような不具合は皆無であり、保護テープ１１に貫通穴１５を形成することによって減圧下における保護テープ１１を介した静電チャックが確実に行われることが明らかになった。
Then, the semiconductor wafer 1 is divided into individual pieces by a dicing blade or the like to manufacture the semiconductor element of this embodiment. In this case, the inspection element 5 divided into individual pieces is excluded from the product.
In order to evaluate the certainty of the electrostatic chuck by the through hole 15 of the protective tape 11 in the ion implantation process described above, actually during the ion implantation process of 900 or more semiconductor wafers 1 in the production line, As a result of investigating the number of cases where the semiconductor wafer 1 was dropped when the posture was changed, there was no such inconvenience, and by forming the through hole 15 in the protective tape 11, the electrostatic chuck via the protective tape 11 under reduced pressure. It has become clear that this is done reliably.
このようにして製造された半導体素子は、イオン注入工程において、保護テープ１１を介して静電チャックステージ１７に吸引されるので、半導体ウェハ１のおもて面１ａの表面電極３等に損傷が生ずることはない。
また、バックグラインド工程の前に半導体ウェハ１のおもて面１ａに保護テープを貼付し、イオン注入工程の直前に、閉空間となるガードリング６を覆う保護テープ１１に貫通穴を形成するので、高真空下で保護テープ１１に過度の膨らみが生じて静電吸引による吸引力が低下することはなく、またバックグラインド工程において半導体ウェハ１のおもて面１ａの表面電極３等に損傷が生ずることもなく、異物が付着することもない。
Since the semiconductor element manufactured in this way is attracted to the electrostatic chuck stage 17 via the protective tape 11 in the ion implantation process, the surface electrode 3 on the front surface 1a of the semiconductor wafer 1 is damaged. Never happen.
In addition, a protective tape is applied to the front surface 1a of the semiconductor wafer 1 before the back grinding process, and a through hole is formed in the protective tape 11 covering the guard ring 6 that becomes a closed space immediately before the ion implantation process. In addition, excessive swelling of the protective tape 11 does not occur under high vacuum, and the attractive force due to electrostatic attraction does not decrease, and the surface electrode 3 on the front surface 1a of the semiconductor wafer 1 is damaged in the back grinding process. It does not occur and no foreign matter adheres.
更に、複数のガードリング６を覆う保護テープ１１に貫通穴１５を形成するので、閉空間を形成する部位に閉じ込められた空気を効率的に排出することができる。
この場合に、ガードリング６の中心部６ａに貫通穴１５を形成すれば、更に効率的に空気を排出することが可能になる。
更に、バックグラインド工程の前に貼付した保護テープ１１をそのままにし、貫通穴１５を形成してイオン注入工程で用いるようにしたので、イオン注入工程の前に新たな保護テープ１１を貼付することが不要になり、製造時間の短縮化を図ることがきると共に保護テープ１１の無駄を排除することができる。
Furthermore, since the through-hole 15 is formed in the protective tape 11 covering the plurality of guard rings 6, the air trapped in the portion forming the closed space can be efficiently discharged.
In this case, if the through hole 15 is formed in the central portion 6a of the guard ring 6, air can be discharged more efficiently.
Furthermore, since the protective tape 11 applied before the back grinding process is left as it is and the through hole 15 is formed and used in the ion implantation process, a new protective tape 11 can be applied before the ion implantation process. This eliminates the need for shortening the manufacturing time and eliminating the waste of the protective tape 11.
以上説明したように、本実施例では、検査用素子のガードリングを形成した半導体ウェハのおもて面側に保護テープを貼付して半導体ウェハの裏面を研削し、裏面の研削を終えた半導体ウェハに貼付されている保護テープのガードリングを覆う領域に貫通穴を形成し、この貫通穴が形成された保護テープの側を静電チャックにより保持して、半導体ウェハの裏面にイオン注入を行うようにしたことによって、イオン注入工程において貫通穴が形成された保護テープを介して半導体ウェハを静電チャックにより確実に保持することができ、半導体ウェハのおもて面の表面電極等の損傷を防止して半導体ウェハに形成した半導体素子の歩留りを向上させることができると共に、ガードリングにより形成される閉空間に閉じ込められた空気を減圧下で効率的に排出することができ、イオン注入工程における半導体ウェハの搬送時および姿勢変更時の半導体ウェハの脱落を防止することができる。 As described above, in this embodiment, the semiconductor wafer in which the back surface of the semiconductor wafer is ground by attaching the protective tape to the front surface side of the semiconductor wafer on which the guard ring of the inspection element is formed, and the back surface grinding is finished. A through hole is formed in the area covering the guard ring of the protective tape affixed to the wafer, the side of the protective tape on which the through hole is formed is held by an electrostatic chuck, and ion implantation is performed on the back surface of the semiconductor wafer. By doing so, the semiconductor wafer can be securely held by the electrostatic chuck via the protective tape in which the through hole is formed in the ion implantation step, and the surface electrode on the front surface of the semiconductor wafer is damaged. The yield of the semiconductor elements formed on the semiconductor wafer can be prevented and the air trapped in the closed space formed by the guard ring can be reduced under reduced pressure. Can be efficiently discharged, it can be prevented from falling off of the semiconductor wafer and during attitude change transportation of the semiconductor wafer in an ion implantation process.
また、保護テープの貫通穴を、ガードリングの中心部に形成したことによって、閉空間に閉じ込められた空気を減圧下で更に効率的に排出することができる。
なお、上記実施例においては、ＴＥＧの検査用素子は半導体ウェハの４個直列に配置するとして説明したが、ＴＥＧを構成する検査用素子の数は前記に限らず、３個または５個以上であってもよく、その配置は並列であっても十字状であってもよい。
In addition, since the through hole of the protective tape is formed at the center of the guard ring, the air trapped in the closed space can be more efficiently discharged under reduced pressure.
In the above embodiment, it has been described that four TEG inspection elements are arranged in series in the semiconductor wafer. However, the number of inspection elements constituting the TEG is not limited to the above, and three or five or more inspection elements are included. The arrangement may be parallel or cross-shaped.
また、ＴＥＧは半導体ウェハの中央部に設けるとして説明したが、ＴＥＧを構成する検査用素子を分散して配置するようにしてもよい。
更に、上記実施例においては、閉ループパターンは検査用素子のガードリングであるとして説明したが、閉ループパターンは前記に限らず、半導体ウェハのおもて面に形成された他の閉じられたパターン、または僅かな隙間を有するが実質的に閉じられたパターンであっても同様である。要は保護テープが貼付されたときに閉空間、または実質的に閉空間を形成するパターンであればどのようなパターンであっても、本発明を適用すれば同様の効果を得ることができる。
Further, the TEG has been described as being provided in the central portion of the semiconductor wafer. However, the inspection elements constituting the TEG may be distributed and arranged.
Furthermore, in the above embodiment, the closed loop pattern has been described as a guard ring of an inspection element, but the closed loop pattern is not limited to the above, and other closed patterns formed on the front surface of the semiconductor wafer, The same applies to a pattern that has a slight gap but is substantially closed. In short, the same effect can be obtained by applying the present invention to any pattern that forms a closed space or a substantially closed space when the protective tape is applied.
更に、上記実施例においては、保護テープに設ける貫通穴はＹＡＧレーザにより形成するとして説明したが、針先等を用いて手動により保護テープに貫通穴を形成するようにしてもよい。 Furthermore, in the above-described embodiment, it has been described that the through hole provided in the protective tape is formed by the YAG laser. However, the through hole may be manually formed in the protective tape using a needle tip or the like.
１ 半導体ウェハ
１ａ おもて面
１ｂ 裏面
３ 表面電極
４ ＴＥＧ
５ 検査用素子
６ ガードリング
６ａ 中心部
７ 下地金属層
８ 電極層
１１ 保護テープ
１４ 空間
１５ 貫通穴
１７ 静電チャックステージ
DESCRIPTION OF SYMBOLS 1 Semiconductor wafer 1a Front surface 1b Back surface 3 Front surface electrode 4 TEG
DESCRIPTION OF SYMBOLS 5 Inspection element 6 Guard ring 6a Center part 7 Underlying metal layer 8 Electrode layer 11 Protection tape 14 Space 15 Through-hole 17 Electrostatic chuck stage
Claims (2)
前記半導体ウェハのおもて面側に、保護テープを貼付する工程と、
該保護テープが貼付された半導体ウェハの裏面を研削する工程と、
該裏面の研削を終えた半導体ウェハに貼付されている保護テープの、前記閉ループパターンを覆う領域に、該保護テープを貫通する貫通穴を形成する工程と、
該貫通穴が形成された保護テープの側を静電チャックにより保持して、前記半導体ウェハの裏面にイオン注入を行う工程とを備えることを特徴とする半導体素子の製造方法。 A step of preparing a semiconductor wafer having a surface electrode of a semiconductor element and a closed loop pattern (guard ring of an inspection element) formed on the front surface;
Applying a protective tape to the front side of the semiconductor wafer;
Grinding the back surface of the semiconductor wafer to which the protective tape is attached;
Forming a through hole penetrating the protective tape in a region covering the closed loop pattern of the protective tape affixed to the semiconductor wafer that has been ground on the back surface;
A method of manufacturing a semiconductor element, comprising: holding a side of the protective tape on which the through hole is formed by an electrostatic chuck, and performing ion implantation on a back surface of the semiconductor wafer.
保護テープの貫通穴を、前記閉ループパターンの中心部に形成したことを特徴とする半導体素子の製造方法。 In claim 1,
A method of manufacturing a semiconductor device, wherein a through hole of a protective tape is formed at a central portion of the closed loop pattern.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005342453A JP2007149974A (en) | 2005-11-28 | 2005-11-28 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005342453A JP2007149974A (en) | 2005-11-28 | 2005-11-28 | Method for manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007149974A true JP2007149974A (en) | 2007-06-14 |
Family
ID=38211010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005342453A Pending JP2007149974A (en) | 2005-11-28 | 2005-11-28 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2007149974A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014138143A (en) * | 2013-01-18 | 2014-07-28 | Toyota Motor Corp | Method of manufacturing semiconductor device, semiconductor wafer, and semiconductor device |
| JP2015170698A (en) * | 2014-03-06 | 2015-09-28 | 新日本無線株式会社 | Semiconductor device and manufacturing method and inspection method of semiconductor device |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621220A (en) * | 1992-07-03 | 1994-01-28 | Seiko Epson Corp | Wafer pasting apparatus |
| JP2002305234A (en) * | 2001-04-05 | 2002-10-18 | Matsushita Electric Ind Co Ltd | Etching method for rear side of silicon wafer and protecting tape for silicon wafer |
| JP2002338936A (en) * | 2001-05-18 | 2002-11-27 | Lintec Corp | Adhesive sheet for processing semiconductor wafer |
| JP2003051473A (en) * | 2001-08-03 | 2003-02-21 | Disco Abrasive Syst Ltd | Method for polishing back of semiconductor wafer |
| JP2005003866A (en) * | 2003-06-11 | 2005-01-06 | Hideki Matsumura | Method for manufacturing substrate with pixel controlling element formed thereon |
| JP2005026428A (en) * | 2003-07-01 | 2005-01-27 | Fuji Electric Holdings Co Ltd | Method for manufacturing semiconductor device |
| JP2005116948A (en) * | 2003-10-10 | 2005-04-28 | Nitto Denko Corp | Semiconductor wafer processing method, and double-faced adhesive sheet |
| JP2005303214A (en) * | 2004-04-16 | 2005-10-27 | Matsushita Electric Ind Co Ltd | Grinding method for semiconductor wafer |
| JP2006344932A (en) * | 2005-05-10 | 2006-12-21 | Lintec Corp | Protective sheet for semiconductor, sheet for semiconductor processing, and method for processing semiconductor wafer |
-
2005
- 2005-11-28 JP JP2005342453A patent/JP2007149974A/en active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621220A (en) * | 1992-07-03 | 1994-01-28 | Seiko Epson Corp | Wafer pasting apparatus |
| JP2002305234A (en) * | 2001-04-05 | 2002-10-18 | Matsushita Electric Ind Co Ltd | Etching method for rear side of silicon wafer and protecting tape for silicon wafer |
| JP2002338936A (en) * | 2001-05-18 | 2002-11-27 | Lintec Corp | Adhesive sheet for processing semiconductor wafer |
| JP2003051473A (en) * | 2001-08-03 | 2003-02-21 | Disco Abrasive Syst Ltd | Method for polishing back of semiconductor wafer |
| JP2005003866A (en) * | 2003-06-11 | 2005-01-06 | Hideki Matsumura | Method for manufacturing substrate with pixel controlling element formed thereon |
| JP2005026428A (en) * | 2003-07-01 | 2005-01-27 | Fuji Electric Holdings Co Ltd | Method for manufacturing semiconductor device |
| JP2005116948A (en) * | 2003-10-10 | 2005-04-28 | Nitto Denko Corp | Semiconductor wafer processing method, and double-faced adhesive sheet |
| JP2005303214A (en) * | 2004-04-16 | 2005-10-27 | Matsushita Electric Ind Co Ltd | Grinding method for semiconductor wafer |
| JP2006344932A (en) * | 2005-05-10 | 2006-12-21 | Lintec Corp | Protective sheet for semiconductor, sheet for semiconductor processing, and method for processing semiconductor wafer |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014138143A (en) * | 2013-01-18 | 2014-07-28 | Toyota Motor Corp | Method of manufacturing semiconductor device, semiconductor wafer, and semiconductor device |
| US9214522B2 (en) | 2013-01-18 | 2015-12-15 | Toyota Jidosha Kabushiki Kaisha | Production method of semiconductor device, semiconductor wafer, and semiconductor device |
| JP2015170698A (en) * | 2014-03-06 | 2015-09-28 | 新日本無線株式会社 | Semiconductor device and manufacturing method and inspection method of semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4288229B2 (en) | Manufacturing method of semiconductor chip | |
| JP4647228B2 (en) | Wafer processing method | |
| US8486806B2 (en) | Method for machining wafers by cutting partway through a peripheral surplus region to form break starting points | |
| US10607861B2 (en) | Die separation using adhesive-layer laser scribing | |
| US8148240B2 (en) | Method of manufacturing semiconductor chips | |
| JP5664592B2 (en) | Manufacturing method of bonded wafer | |
| JP4767122B2 (en) | Method for replacing tape and method for dividing substrate using the method for replacing tape | |
| TW200908113A (en) | Method of segmenting semiconductor wafer | |
| TW201421584A (en) | Method for producing hybrid substrates, and hybrid substrate | |
| TW201820436A (en) | Wafer processing method does not require forming a plurality of laser processing grooves on the front surface of the wafer to improve productivity | |
| TW200410304A (en) | Process for manufacturing thin semiconductor chip | |
| JP2007149974A (en) | Method for manufacturing semiconductor device | |
| US20130244351A1 (en) | Method of inspecting semiconductor device, method of fabricating semiconductor device, and inspection tool | |
| JP2005166925A (en) | Method and device for wafer processing | |
| JP5704602B2 (en) | Thin semiconductor device manufacturing method and support for brittle member | |
| JP4768963B2 (en) | Wafer transfer method | |
| KR100717694B1 (en) | Electrostatic chuck with de-chuck layer | |
| JP2013197511A (en) | Support base plate, semiconductor device manufacturing method and semiconductor device inspection method | |
| KR20110077485A (en) | Wafer processing method | |
| JP2015008191A (en) | Method of manufacturing semiconductor device | |
| CN115249693A (en) | Method of manufacturing a microelectronic device, and related microelectronic device, tool and apparatus | |
| JP2004186430A (en) | Working method for semiconductor wafer | |
| TW201843722A (en) | Processing method capable of dividing a film-shaped plate-like workpiece without causing clogging of a cutting blade | |
| JP5839538B2 (en) | Manufacturing method of thin semiconductor device | |
| JP3602718B2 (en) | Dicing method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20080130 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081203 |
|
| RD02 | Notification of acceptance of power of attorney |
Effective date: 20090127 Free format text: JAPANESE INTERMEDIATE CODE: A7422 |
|
| A977 | Report on retrieval |
Effective date: 20110331 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110412 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20111025 |