JP2015130503A - 集積回路チップパッケージ用のインターポーザ - Google Patents

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Abstract

【課題】
電子回路チップパッケージ用のインターポーザを提供する。
【解決手段】
電子回路チップパッケージ用のインターポーザは、基板、凹部、第１の導電ビア、及び第２の導電ビアを含み得る。基板は、第１の表面と、第１の表面に対して実質的に平行であり且つ反対側の第２の表面と、第１の表面及び第２の表面に実質的に平行な第３の表面と、第１の表面及び第３の表面に対して実質的に直角であり且つ交わる直交表面とを有し得る。凹部は、基板内に形成され、且つ第３の表面及び直交表面によって画成され得る。第１の導電ビアは、第２の表面から第１の表面まで通り得る。第２の導電ビアは、第２の表面から第３の表面まで通り得る。
【選択図】 図２Ａ

Description

ここに開示される実施形態は、集積回路（ＩＣ）チップパッケージ用のインターポーザに関する。
ＩＣチップパッケージを含んだ環境において異種部品を電気的に相互接続するために、チップ間（チップ・ツー・チップ）インターコネクトが使用されている。一部のＩＣチップパッケージにおけるチップ間インターコネクトは比較的長くなることがあり、チップ間インターコネクトの長さが、相互接続チップ間のチップ間インターコネクト上での高帯域幅データ通信に悪影響を及ぼしたり、それを妨げたりすることがある。
その他のＩＣチップパッケージで、チップ間の比較的高い熱結合という犠牲の下で比較的短いチップ間インターコネクトを有するものがある。相互接続されたチップのうちの一方の性能が温度に敏感であり、且つ相互接続されたチップのうちの他方が温度変動を被る場合、温度変動とこれらチップ間の比較的高い熱結合とが、温度に敏感なチップの性能に悪影響を及ぼし得る。
本願にて特許請求される事項は、上述のような欠点を解決したり上述のような環境においてのみ動作したりする実施形態に限定されるものではない。むしろ、この背景技術は、ここに記載される一部の実施形態が実施され得る一例に係る技術分野を例示するために提示されるに過ぎない。
電子回路チップパッケージ用のインターポーザを提供する。
一態様に係る一実施形態によれば、電子回路チップパッケージ用のインターポーザは、基板、凹部、第１の導電ビア、及び第２の導電ビアを含み得る。基板は、第１の表面と、第１の表面に対して実質的に平行であり且つ反対側の第２の表面と、第１の表面及び第２の表面に実質的に平行な第３の表面と、第１の表面及び第３の表面に対して実質的に直角であり且つ交わる直交表面とを有し得る。凹部は、基板内に形成され、且つ第３の表面及び直交表面によって画成され得る。第１の導電ビアは、第２の表面から第１の表面まで通り得る。第２の導電ビアは、第２の表面から第３の表面まで通り得る。
実施形態の目的及び利点は、少なくとも請求項にて特定的に列挙される要素、機構及び組み合わせによって、実現され達成されることになる。
理解されるように、以上の概要説明及び以下の詳細説明はどちらも、例示的且つ説明的なものであり、特許請求に係る本発明を限定するものではない。
以下の図を含む添付図面を使用して、更なる具体性及び詳細性をもって、実施形態例の記述及び説明を行う。
様々なＩＣチップパッケージ例の１つを示す図である。 様々なＩＣチップパッケージ例の１つを示す図である。 様々なＩＣチップパッケージ例の１つを示す図である。 ここに記載される少なくとも１つの実施形態に従って構成されたＩＣチップパッケージの第１の例を示す図である。 ここに記載される少なくとも１つの実施形態に従って構成されたＩＣチップパッケージの第２の例を示す図である。 ここに記載される少なくとも１つの実施形態に従って構成されたＩＣチップパッケージの第３の例を示す図である。 ここに記載される少なくとも１つの実施形態に従って構成された、図２ＢのＩＣチップパッケージに含まれ得る基板の一部及び側面部品の一例の分解図である。 ここに記載される少なくとも１つの実施形態に従って構成された、図２ＣのＩＣチップパッケージの一部の詳細図である。 図１Ｂ、１Ｃ及び２ＡのＩＣチップパッケージに関してシミュレーションした熱抵抗を例示するグラフである。 ここに記載される少なくとも１つの実施形態に従って構成された、ＩＣチップパッケージのインターポーザを形成する方法の一例を示すフロー図である。 ここに記載される少なくとも１つの実施形態に従って構成された、図６の方法に係る処理の様々な段階におけるインターポーザの一例を示す図である。
ここに記載される一部の実施形態は、集積回路（ＩＣ）チップパッケージのインターポーザに関係し得る。ＩＣチップパッケージは、電子チップパッケージの一例である。インターポーザは、当該インターポーザの第１の面にマウントされた第１のチップを有し得る。第１の面とは反対の第２の面は、その中に形成された凹部（リセス）を有し得るとともに、パッケージ基板に結合され得る。この凹部内でインターポーザに第２のチップがマウントされ得る。第１のチップと第２のチップとの間のチップ間インターコネクトは、一部のＩＣチップパッケージにおいてより相対的に短くなることができ、それにより、第１のチップと第２のチップとの間での高帯域幅データ通信を伴う用途において相対的な性能向上をもたらし得る。代わりに、あるいは加えて、第１のチップと第２のチップとの間の熱抵抗が、一部のＩＣチップパッケージにおいてより相対的に高くなることができ、それにより、第１のチップから第２のチップへの熱伝達の第２のチップの性能に対する悪影響を低減し得る。
本開示に係る実施形態を、添付図面を参照して説明する。ここでの実質的に如何なる複数形及び／又は単数形の用語の使用に関しても、当業者は、状況及び／又は用途に合わせて適宜、複数形から単数形へ、且つ／或いは単数形から複数形へと置き換えることができる。明瞭化のため、ここでは様々な単数形／複数形の置き換えを明示的に説明することがある。
図１Ａ−１Ｃは、様々な例に係るＩＣチップパッケージ１００Ａ−１００Ｃ（総称して“ＩＣチップパッケージ１００”）を示している。ＩＣチップパッケージ１００は各々、パッケージ基板１０２Ａ−１０２Ｃ（総称して“パッケージ基板１０２”）と、インターポーザ１０４Ａ−１０４Ｃ（総称して“インターポーザ１０４”）と、第１のチップ１０６Ａ−１０６Ｃ（総称して“第１のチップ１０６”）と、第２のチップ１０８Ａ−１０８Ｃ（総称して“第２のチップ１０８”）と、１つ以上のファイバ１１０Ａ−１１０Ｃ（総称して“ファイバ１１０”）とを含んでいる。
各インターポーザ１０４は複数の導電ビア１１２Ａ−１１２Ｃ（総称して“導電ビア１１２”）を含んでおり、図１Ａ−１Ｃでは簡略化のため、それらの一部のみに参照符号を付している。導電ビア１１２の一部は、第１のチップ１０６をパッケージ基板１０２に電気的に結合し得る。導電ビア１１２の他の一部は、第１のチップ１０６を第２のチップ１０８に電気的に結合することができ、チップ間インターコネクトの例である。
第１のチップ１０６及び第２のチップ１０８は異種のものとし得る。例えば、第１のチップ１０６の各々は中央演算処理ユニット（ＣＰＵ）を含むことができ、第２のチップ１０８の各々はフォトニック集積回路（ＰＩＣ）を含むことができる。代わりに、あるいは加えて、第１のチップ１０６の各々は、第２のチップ１０８のうちの対応する１つを駆動するように構成されたドライバ１１４Ａ−１１４Ｃ（総称して“ドライバ１１４”）を含み得る。
図１Ａにおいて、第１のチップ１０６Ａ及び第２のチップ１０８Ａは平面配置を有しており、例えば、双方が互いの隣でインターポーザ１０４Ａの同じ表面に結合される。第１のチップ１０６Ａと第２のチップ１０８Ａとの間のチップ間インターコネクトは、複数の横方向インターコネクトを含むことができ、それらの各々が、ドライバ１１４Ａと第２のチップ１０８Ａとの間の電気経路を集団的に形成する導電ビア１１２Ａのうちの異なる２つの組とパッケージ基板１０２Ａの横方向配線とを含み得る。このようなチップ間インターコネクトは、比較的長く、第１のチップ１０６Ａと第２のチップ１０８Ａとの間の高帯域幅データ通信を伴う用途における性能に負の影響を及ぼし得る。
図１Ｂにおいて、第１のチップ１０６Ｂ及び第２のチップ１０８Ｂは裏面接合配置を有しており、例えば、第２のチップ１０８Ｂが第１のチップ１０６Ｂの裏面に接合される。第１のチップ１０６Ｂと第２のチップ１０８Ｂとの間のチップ間インターコネクトは、第１のチップ１０６Ｂを通り抜けて第１のチップ１０６Ｂの正面の電気インタフェースを第２のチップ１０８Ｂに接続する導電ビア１１６を含み得る。図１Ｂにおけるチップ間インターコネクトは、図１Ａにおいてより短くなることができ、第１のチップ１０６Ｂと第２のチップ１０８Ｂとの間の高帯域幅データ通信を伴う用途における性能に相対的な向上をもたらし得る。しかしながら、第１のチップ１０６Ｂへの第２のチップ１０８Ｂの裏面接合は、これら２つのチップ１０６Ｂと１０８Ｂとの間に相対的に強い熱結合をもたらし得るものであり、その結果、動作中に第１のチップ１０６Ｂによって生成される熱が、第２のチップ１０８Ｂの動作に悪影響を及ぼし得る。さらに、第１のチップ１０６Ｂの裏面上に第２のチップ１０８Ｂが位置することに鑑みるに、熱管理のために第１のチップ１０６Ｂの裏面にヒートシンクを取り付けることが困難となり得る。
図１Ｃにおいて、第１のチップ１０６Ｃ及び第２のチップ１０８Ｃは積層（ビルドアップ）配置を有しており、例えば、第２のチップ１０８Ｃが、第１のチップ１０６Ｃとインターポーザ１０４Ｃとの間で第１のチップ１０６Ｃの正面に取り付けられる。第１のチップ１０６Ｃと第２のチップ１０８Ｃとの間のチップ間インターコネクトは、第１のチップ１０６Ｃの正面の電気インタフェースから第２のチップ１０８Ｃへの直接的なインターコネクトを含み得る。図１Ｃにおけるチップ間インターコネクトは、図１Ｂにおいてより短くなることができ、やはり、第１のチップ１０６Ｃと第２のチップ１０８Ｃとの間の高帯域幅データ通信を伴う用途における性能に相対的な向上をもたらし得る。しかしながら、図１Ｃにおける第１のチップ１０６Ｃと第２のチップ１０８Ｃとの間の熱結合は、図１Ｂにおける第１のチップ１０６Ｂと第２のチップ１０８Ｂとの間の熱結合より更に強くなり得るものであり、第２のチップ１０８Ｃの動作に更に負の影響を及ぼし得る。
図２Ａは、ここに記載される少なくとも１つの実施形態に従って構成された第１の例に係るＩＣチップパッケージ２００Ａを示している。図２Ｂは、ここに記載される少なくとも１つの実施形態に従って構成された第２の例に係るＩＣチップパッケージ２００Ｂを示している。図２Ｃは、ここに記載される少なくとも１つの実施形態に従って構成された第３の例に係るＩＣチップパッケージ２００Ｃを示している。第１、第２及び第３のＩＣチップパッケージ２００Ａ、２００Ｂ及び２００Ｃを、“ＩＣチップパッケージ２００”と総称することがある。
ＩＣチップパッケージ２００は各々、パッケージ基板２０２Ａ−２０２Ｃ（総称して“パッケージ基板２０２”）と、インターポーザ２０４Ａ−２０４Ｃ（総称して“インターポーザ２０４”）と、第１のチップ２０６Ａ−２０６Ｃ（総称して“第１のチップ２０６”）と、第２のチップ２０８Ａ−２０８Ｃ（総称して“第２のチップ２０８”）と、１つ以上のファイバ２１０Ａ−２１０Ｃ（総称して“ファイバ２１０”）とを含み得る。代わりに、あるいは加えて、ＩＣチップパッケージ２００の各々は更にヒートシンク２１２Ａ−２１２Ｃ（総称して“ヒートシンク２１２”）を含んでいてもよい。
一部の実施形態によれば、ＩＣチップパッケージ２００のインターポーザ２０４は、図１Ａ−１ＣのＩＣチップパッケージ１００と比較して、相対的に短いチップ間インターコネクト及び／又は高い第１のチップ２０６と第２のチップ２０８との間の熱抵抗を可能にし得る。第１のチップ２０６及び第２のチップ２０８は異種チップとし得る。
これら及びその他の実施形態において、インターポーザ２０４は各々、基板２１４Ａ−２１４Ｃ（総称して“基板２１４”）と、基板２１４内に形成された凹部（リセス）２１６Ａ−２１６Ｃ（総称して“凹部２１６”）と、第１の導電ビア２１８Ａ−２１８Ｃ（総称して“第１の導電ビア２１８”）と、第２の導電ビア２２０Ａ−２２０Ｃ（総称して“第２の導電ビア２２０”）とを含み得る。
基板２１４は各々、金属、誘電体、例えばシリコンなどの半導体、又はその他の好適な基板材料を含み得る。代わりに、あるいは加えて、基板２１４は各々、第１の表面２２２Ａ−２２２Ｃ（総称して“第１の表面２２２”）と、第２の表面２２４Ａ−２２４Ｃ（総称して“第２の表面２２４”）と、第３の表面２２６Ａ−２２６Ｃ（総称して“第３の表面２２６”）と、直交表面２２８Ａ−２２８Ｃ（総称して“直交表面２２８”）とを含み得る。各第２の表面２２４は、対応する第１の表面２２２に実質的に平行であり且つ反対側にあるとし得る。各第３の表面２２６は、対応する第１の表面２２２及び対応する第２の表面２２４の双方に実質的に平行であるとし得る。各直交表面２２８は、対応する第１の表面２２２及び対応する第３の表面２２６に実質的に直角であり且つこれらと交わるとし得る。
各凹部２１６は、対応する第３の表面２２６と、対応する直交表面２２８とによって画成され得る。例えば、各凹部２１６は、対応する第３の表面２２６と、対応する直交表面２２８とによって、少なくとも部分的に境界を定められ得る。図示しないが、各基板２１４は更に、対応する第３の表面２２６及び対応する第１の表面２２２に実質的に直角に交わって対応する凹部２１６を更に境界付ける１つ以上の他の表面を含み得る。
各インターポーザ２０４の第１の導電ビア２１８は、対応する基板２１４を、対応する第２の表面２２４から対応する第１の表面２２２へと通り抜け得る。各インターポーザ２０４の第２の導電ビア２２０は、対応する基板２１４を、対応する第２の表面２２４から対応する第３の表面２２６へと通り抜け得る。
各第１の表面２２２は、対応するパッケージ基板２０２に結合され得る。例えば、結合器（カプラ）２３０Ａ−２３０Ｃ（総称して“結合器２３０”、これらの一部のみに参照符号を付する）が、第１の表面２２２まで（あるいは、第１の表面２２２上の第１の導電ビア２１８の接合パッドまで）延在した第１の導電ビア２１８の部分をパッケージ基板２０２の接合パッド及び／又は配線（図示せず）に電気的且つ／或いは機械的に結合することによって、第１の表面２２２をパッケージ基板２０２に電気的且つ／或いは機械的に結合し得る。結合器２３０は例えば、はんだ接合又は導電性接着剤を含み得る。
各第１のチップ２０６は、対応する基板２１４の対応する第２の表面２２４にマウントされ得る。例えば、第１のチップ２０６の正面の接合パッド及び／又は配線を、第２の表面２２４まで（あるいは、第２の表面２２４上にある第１の導電ビア２１８及び／又は第２の導電ビア２２０の接合パッドまで）延在した第１の導電ビア２１８及び／又は第２の導電ビア２２０の部分に、電気的且つ／或いは機械的に結合する結合器２３０を用いて、第１のチップ２０６が第２の表面２２４にマウントされ得る。従って、第１の導電ビア２１８が結合器２３０とともに、第１のチップ２０６を、基板２１４を貫いて、パッケージ基板２０２に電気的に結合し得る。各第１のチップ２０６は、ロジックチップ（以下に限られないが、中央演算処理ユニット（ＣＰＵ）、入力／出力（Ｉ／Ｏ）チップ、又はその他の好適なロジックチップを含む）を含み得る。
各第２のチップ２０８は、対応するパッケージ基板２０２に面する対応する第３の表面２２６に、対応する凹部２１６内でマウントされ得る。例えば、第２のチップ２０８の対応する面上の接合パッド及び／又は配線を、第３の表面２２６まで（あるいは、第３の表面２２６上にある第２の導電ビア２２０の接合パッドまで）延在した第２の導電ビア２２０の部分に、電気的且つ／或いは機械的に結合する結合器２３０を用いて、第２のチップ２０８が第３の表面２２６にマウントされ得る。従って、第２の導電ビア２２０が結合器２３０とともに、第１のチップ２０６を、基板２１４を貫いて、第２のチップ２０８に電気的に結合し得る。より特定的には、第２の導電ビア２２０は、対応する第２のチップ２０８を駆動するように構成され得るドライバ２３２Ａ−２３２Ｃ（総称して“ドライバ２３２”）を、対応する第２のチップ２０８に電気的に結合し得る。各第２のチップ２０８は、ＰＩＣ、微小電気機械システム（ＭＥＭＳ）チップ、１つ以上のセンサ、又はその他の好適なチップを含み得る。
各ヒートシンク２１２は、対応する第１のチップ２０６の裏面に結合され得る。各第１のチップ２０６の裏面は、図２Ａ−２Ｃの見た目での上面である。図１Ｂの裏面接合配置（第２のチップ１０８Ｂの位置に鑑みて第１のチップ１０６Ｂにヒートシンクを取り付けることが困難であり得る）とは対照的に、第１のチップ２０６の裏面に第２のチップ２０８を取り付けることがないので、第１のチップ２０６の裏面にヒートシンク２１２を取り付けることは比較的簡単であり得る。
ファイバ２１０は、対応する第２のチップ２０８に通信可能に結合され得るとともに、対応する凹部２１６の外側まで延在し得る。ファイバ２１０は各々、光ファイバを含み得る。ファイバ２１０は、第２のチップ２０８から他のチップ又は装置へのチップ外（オフチップ）通信のためにＩＣパッケージ２００に含められ得る細長い伝送媒体の例である。より一般的には、ＩＣパッケージ２００は、第２のチップ２０８に通信可能に結合された、凹部２１６の外側まで延在する細長い伝送媒体を含むことができ、その細長い伝送媒体は、ファイバ２１０、例えばワイヤなどの電気伝送媒体、又はその他の好適な細長伝送媒体を含み得る。ファイバ２１０については、より一般的にはファイバ２１０が如何なる好適な細長伝送媒体をも含み得るという理解の下で、以下に続く幾つかの例にて説明する。
図２Ｂのインターポーザ２０４Ｂは更に、側面部品（サイドピース）２３４Ｂを含み得る。側面部品２３４Ｂは、直交表面２２８Ｂとは反対側の、凹部２１６の側面を画成し得る。側面部品２３４Ｂは、複数の貫通路を画成することができ、各貫通路は、第３の表面２２６Ｂに実質的に平行な方向にこれら複数の貫通路のうちの対応する１つを通って第２のチップ２０８Ｂから凹部２１６Ｂの外まで延在するファイバ２１０Ｂのうちの１つを、受け入れるように構成され得る。
図３は、ここに記載される少なくとも１つの実施形態に従って構成された、図２Ｂの基板２１４Ｂの一部及び側面部品２３４Ｂの一例の分解図である。説明の目的で、図３に示した基板２１４Ｂの一部と側面部品２３４Ｂとの間の相対的な向きは、図２Ｂにおけるものとは異なっている。図３に示すように、基板２１４Ｂは、第２の表面２２４Ｂから遠ざかる方向に第３の表面２２６Ｂから延在する延長部３０２を含み得る。延長部３０２は、側面部品２３４Ｂと協働して、貫通路を画成するとともに、図２Ｂに示した直交表面２２８Ｂとは反対側の、凹部２１６Ｂの側面を画成し得る。
より詳細には、延長部３０２は、側面部品２３４Ｂに面する延長部３０２の表面３０６に形成された第１のノッチ（Ｖ字状の溝）３０４を含み得る。側面部材２３４Ｂは、延長部３０２に面する側面部品２３４Ｂの表面３１０に形成された第２のノッチ３０８を含み得る。組み立てられるとき、延長部３０２の第１のノッチ３０４と側面部品２３４Ｂの第２のノッチ３０８とが、図２Ｂの凹部２１６Ｂの外までファイバ２１０Ｂが延在するのに通り得る貫通路を形成し得る。４つの第１のノッチ３０４と４つの第２のノッチ３０８、故に４つの貫通路が図示且つ／或いは記述されるが、より一般的には、５つ以上又は３つ以下を含む如何なる好適数の第１のノッチ３０４、第２のノッチ３０８及び／又は貫通路が存在してもよい。
図２Ｃを参照するに、インターポーザ２０４Ｃは更に、図２Ｂ及び図３の側面部品２３４Ｂと同様の構成及び機能を有する側面部品２３４Ｃを含み得る。代わりに、あるいは加えて、インターポーザ２０４Ｃは更にバッフル板２３６を含み得る。バッフル板２３６は、基板２１４Ｃ及び側面部品２３４Ｃと協働して、第２のチップ２０８Ｃを凹部２１６Ｃ内に囲い込み得る。従って、基板２１４Ｃと側面部品２３４Ｃとバッフル板２３６とが集合的に、凹部２１６Ｃのエンクロージャ（囲い）を形成し得る。ファイバ２１０Ｃは、第３の表面２２６Ｃに実質的に平行な方向にエンクロージャを貫いて、凹部２１６Ｃの外まで延在し得る。
図４は、ここに記載される少なくとも１つの実施形態に従って構成された、図２ＣのＩＣチップパッケージ２００Ｃの一部の詳細図である。図４では明瞭性のため、図２Ｃに示した構成要素及び機構の一部に関する参照符号を省略している。概して、インターポーザ２０４Ｃは、エンクロージャを凹部２１６Ｃまで通り抜ける少なくとも１つの流路４０２を画成し得る。図４において、流路４０２は、基板２１４Ｃを通り抜けるように図示されている。より一般的には、各流路は、基板２１４Ｃ、側面部品２３４Ｃ、及びバッフル板２３６のうちの少なくとも１つを通り抜け得る。
図２Ｃには示していないが、図４に示すように、ＩＣチップパッケージ２００Ｃは更に、流体溜め４０４及び流体ガイド（案内部）４０６を含み得る。流体ガイド４０６は、流路４０２と流体溜め４０４との間に結合され得る。流体ガイド４０６は、流体溜め４０４と凹部２１６Ｃとの間で流体を搬送するように構成され得る。例えば、流体ガイド４０６は、流体溜め４０４から凹部２１６Ｃへ、そしてまた凹部２１６Ｃから流体溜め４０４へと流体を搬送するように構成され得る。
代わりに、１つ以上の他の流路が、凹部２１６Ｃのエンクロージャを貫いて形成されて、１つ以上の他の流体ガイドを介して流体溜め４０４に結合されてもよい。これら及びその他の実施形態において、流体ガイド４０６は、他の１つ以上の流体ガイドが反対向きに流体を搬送しながら、流体溜め４０４から凹部２１６Ｃへ、あるいは凹部２１６Ｃから流体溜め４０４へ流体を搬送するように構成され得る。
凹部２１６Ｃと流体溜め４０４との間で流体ガイド４０６によって搬送される流体は、熱管理のために、例えば、第２のチップ２０８Ｃから熱エネルギーを移し去らせるため、且つ／或いは第２のチップ２０８Ｃを所望の温度範囲内に維持するために、第２のチップ２０８Ｃの周りで循環され得る。
図４に更に示すように、直交表面２２８Ｃと第１の表面２２２Ｃとが交わるところで、基板２１４Ｃに第１の突起（レッジ）４０８が形成され得る。第２の突起４１０が側面部品２３４Ｃに形成され得る。第１の突起４０８及び第２の突起４１０は、バッフル板台座を画成し得る。第１及び第２の突起４０８及び４１０は、凹部２１６Ｃの２つの側面に対応している。図４の面内では見えない凹部２１６Ｃの他の側面に、例えば、凹部２１６Ｃが実質的に長方形であるときの２つの他の側面に、第１及び第２の突起４０８及び４１０と協働してバッフル板台座を画成する対応する突起が形成され得る。バッフル板２３６が、基板２１４Ｃ及び側面部品２３４Ｃと協働して密封あるいは非密封のエンクロージャを形成するように、バッフル板台座に取り付けられ得る。
図５は、図１Ｂ、１Ｃ及び２ＡのＩＣチップパッケージ１００Ｂ、１００Ｃ及び２００Ａに関してシミュレーションした熱抵抗を例示するグラフ５００である。図５において、左の縦軸は、平方ミリメートル・ケルビン／ワット（ｍｍ２ｋ／Ｗ）の単位での熱抵抗に対応している。右の縦軸は、摂氏（℃）での温度に対応している。ＩＣチップパッケージ１００Ｂ、１００Ｃ及び２００Ａの各々が、横軸に沿って列挙されている。
図１Ｂ、１Ｃ、２Ａ、及び図５を組み合わせて参照するに、図５のシミュレーションは、第１のチップ１０６Ｂ、１０６Ｃ及び２０６Ａに、１秒間に７０℃から８０℃まで１０℃の温度変化を引き起こしている。ＩＣチップパッケージ１００Ｃ、１００Ｂ、２００Ａの各々に対して、それぞれ、熱抵抗及び温度を表す２つのデータ点５０２Ａ及び５０４Ａ、５０２Ｂ及び５０４Ｂ、５０２Ｃ及び５０４Ｃが与えられている。
より詳細には、データ点５０２Ａは、以上の条件下での、第１のチップ１０６Ｃから第２のチップ１０８Ｃに熱伝達するＩＣチップパッケージ１００Ｃの抵抗を表し、データ点５０４Ａは、以上の条件下での、第１のチップ１０６Ｃの１秒間で１０℃の温度変化の後の第２のチップ１０８Ｃの温度を表している。同様に、データ点５０２Ｂは、第１のチップ１０６Ｂから第２のチップ１０８Ｂに熱伝達するＩＣチップパッケージ１００Ｂの抵抗を表し、データ点５０４Ｂは、第１のチップ１０６Ｂの１秒間で１０℃の温度変化の後の第２のチップ１０８Ｂの温度を表している。同様に、データ点５０２Ｃは、第１のチップ２０６Ａから第２のチップ２０８Ａに熱伝達するＩＣチップパッケージ２００Ａの抵抗を表し、データ点５０４Ｃは、第１のチップ２０６Ａの１秒間で１０℃の温度変化の後の第２のチップ２０８Ａの温度を表している。
図５に示されるように、ＩＣチップパッケージ２００Ａの熱的な性能は、図１Ｂ及び１ＣのＩＣチップパッケージ１００Ｂ及び１００Ｃと比較して向上されており、第２のチップ２０８Ａは、ＩＣチップパッケージ１００Ｂ及び１００Ｃにおいてより少なくしか、第１のチップ２０６Ａによって熱的に影響されない。図１ＡのＩＣチップパッケージ１００Ａに関してはシミュレーションを行わなかった。というのは、ＩＣチップパッケージ１００Ａで使用される比較的長いチップ間相互接続が、ＩＣチップパッケージ１００Ａを高帯域幅データ通信に適さないものにしてしまうからである。図５には示していないが、図２Ｂ及び２ＣのＩＣチップパッケージ２００Ｂ及び２００Ｃは、図２ＡのＩＣチップパッケージ２００Ａと同様の熱性能を有し得る。代わりに、あるいは加えて、一部の実施形態において、図２ＣのＩＣチップパッケージ２００Ｃは、図２ＡのＩＣチップパッケージ２００Ａより良好な熱性能を有し得る。
図６は、ここに記載される少なくとも１つの実施形態に従って構成された、ＩＣチップパッケージのインターポーザを形成する方法６００の一例に係るフロー図である。個別のブロックとして図示しているが、様々なブロックが、所望の実装に応じて、更なるブロックへと分割され、より少ないブロックへと結合され、あるいは排除されてもよい。
この方法はブロック６０２で開始することができ、該ブロックにて、第１の表面及び第２の表面を有する基板が形成される。第２の表面は、第１の表面に実質的に平行であり且つ反対側であるとし得る。基板は、例えばチョクラルスキー成長法などの如何なる好適なプロセスによって形成されてもよい。一部の実施形態において、基板は図２Ａ−２Ｃの基板２１４に相当し得る。
ブロック６０４にて、基板内に複数の導電ビアが形成され得る。導電ビアは、導電性材料で充填されたシリコン貫通ビア（ＴＳＶ）、メタライゼーションされた光ファイバが挿入されるＴＳＶ、又は何らかの好適な導電ビアを含み得る。導電ビアは、第１の表面から第２の表面へと基板を通り抜け得る。一部の実施形態において、基板内に形成された導電ビアは、図２Ａ−２Ｃの第１及び第２の導電ビア基板２１８及び２２０に相当し得る。
ブロック６０６にて、基板内に凹部が形成され得る。凹部は、第１の表面に実質的に平行な基板の第３の表面と、第１の表面及び第３の表面に実質的に直角に交わる直交表面とによって画成され得る。上記導電ビアのうちの少なくとも第１のものが、基板の第２の表面から基板の第３の表面へと基板を通り抜け得る。一部の実施形態において、基板内に形成された凹部は、図２Ａ−２Ｃの凹部２１６に相当し得る。
凹部は、第１の表面から第３の表面まで、基板の一部と導電ビアのうちの上記第１のものの一部とを除去することによって、基板内に形成され得る。基板のこの部分と、導電ビアのうちの上記第１のもののこの部分とは、実質的に同時あるいは順次に除去され得る。
ブロック６０８にて、基板の第３の表面に第１の接合パッドが形成され得る。第１の接合パッドは、導電ビアのうちの上記第１のものに電気的に結合され得る。一部の実施形態において、第１の接合パッドは、導電ビアのうちの上記第１のものに電気的に結合される導電層を第２の表面に形成することと、基板及び該導電層を電解液槽内に置くことと、該導電層に電流を印加することと、そして、第１の接合パッドが導電ビアのうちの上記第１のものに電気的に結合されるように、第３の表面に第１の接合パッドを堆積することとによって、第３の表面上に形成され得る。
当業者が認識するように、ここに開示されるこの及びその他のプロセス及び方法においては、プロセス及び方法内で果たされる機能は、異なる順序で実行されてもよい。また、概説したステップ及び処理は、単に例として提示したものであり、これらのステップ及び処理の一部は、開示の実施形態の本質を損なうことなく、必要に応じてのものにされてもよいし、より少ないステップ及び処理へと結合されてもよいし、更なるステップ及び処理へと展開されてもよい。
例えば、方法６００は、例えば図２Ａ−２ＣのＩＣチップパッケージ２００などのＩＣチップパッケージを形成する方法に結合あるいは包含されてもよい。ＩＣチップパッケージを形成する方法は更に、例えば図２Ａ−２Ｃの第１のチップ２０６などの第１のチップを、基板の第２の表面にマウントすることを含み得る。例えば図２Ａ−２Ｃの第２のチップ２０８などの第２のチップが、凹部内で基板の第３の表面にマウントされ得る。基板の第１の表面が、例えば図２Ａ−２Ｃのパッケージ基板２０２などの、ＩＣチップパッケージのパッケージ基板に結合され得る。基板内に形成された導電ビアは、第１の導電ビアと、導電ビアのうちの、第１の接合パッドが電気的に結合された上記第１のものを含む第２の導電ビアとを含み得る。第１の導電ビア及び第２の導電ビアは、それぞれ、図２Ａ−２Ｃの第１の導電ビア２１８及び第２の導電ビア２２０に相当し得る。故に、ＩＣチップパッケージは、第２の導電ビアが第１のチップを第２のチップに電気的に結合し、且つ第１の導電ビアが第１のチップをパッケージ基板に電気的に結合するように形成され得る。
インターポーザの基板内に形成された凹部は更に、例えば図３の延長部３０２などの基板の延長部によって画成され得る。図６の方法６００及び／又はＩＣチップパッケージを形成する方法は更に、基板の延長部と協働して基板の直交表面とは反対側の凹部の側面を画成する例えば図２Ｂから図３の側面部品２３４Ｂ及び２３４Ｃなどの側面部品を形成することを含み得る。側面部品に面する延長部の表面に第１のノッチが形成されるとともに、延長部に面する側面部品の表面に第２のノッチが形成され得る。第１及び第２のノッチは、一部の実施形態において、図３の第１及び第２のノッチ３０４及び３０８に相当し得る。例えば図２Ｂから図３のファイバ２１０Ｂ及び２１０Ｃなどの、基板の第３の表面に実質的に平行な方向に凹部の外まで延在する細長い伝送媒体が、第２のチップに通信可能に結合され得る。側面部品は、細長伝送媒体が凹部の外まで延在するのに通る貫通路を第１のノッチと第２のノッチとが形成するように、延長部に対して固定され得る。
代わりに、あるいは加えて、図６の方法６００及び／又はＩＣチップパッケージを形成する方法は更に、例えば図２Ｃ及び図４のバッフル板２３６などのバッフル板を形成することを含み得る。例えば図４の第１の突起４０８などの第１の突起が、直交表面と第１の表面とが交わるところで基板に形成され得る。例えば第２の突起４１０などの第２の突起が側面部品に形成されて、第１の突起及び第２の突起がバッフル板台座を画成し得る。バッフル板がバッフル板台座に取り付けられて、バッフル板と基板と側面部品とが協働して、凹部内にＩＣチップパッケージの第２のチップを囲い込み得る。
代わりに、あるいは加えて、図６の方法６００及び／又はＩＣチップパッケージを形成する方法は更に、基板、側面部品、及びバッフル板のうちの少なくとも１つを貫いて、例えば図４の流路４０２などの流路を形成することを含み得る。例えば図４の流体ガイド４０６などの流体ガイドが、流路に結合され得る。流体ガイドは、凹部へ、凹部から、あるいは凹部へ及び凹部からの双方で、流路を通じて流体を搬送するように構成され得る。
図７は、ここに記載される少なくとも１つの実施形態に従って構成された、図６の方法６００に係る処理の様々な段階におけるインターポーザ７００の一例を示している。段階７０２は、導電ビア７０６（これらの一部のみに参照符号を付している）が中に形成された基板７０４を例示している。基板７０４は、第１の表面７０８と、第１の表面７０８に実質的に平行であり且つ反対側にある第２の表面７１０とを含んでいる。
導電層７１２が、導電ビア７０６の各々に電気的に結合されて、第２の表面７１０に形成されている。導電層７１２は、図６に関して既に記載したように、接合パッドの形成に使用され得る。
段階７１４は、基板７０４の第１の表面７０８に形成された保護層７１６を例示している。保護層７１６は、ポリマー層又はその他の好適な犠牲層を含み得る。
段階７１８Ａは、保護層７１６によって覆われていない基板７０４の部分と導電ビア７０６の部分とを同時に除去するプラズマエッチング又はその他の好適な製造プロセスによって、中に凹部７２０が形成された基板７０４を例示している。これらの部分は、第１の表面から下方に選択された深さだけエッチングすることによって除去され得る。この選択された深さに形成された第３の表面７２２が、エッチングによって形成された直交表面７２４とともに、凹部７２０を画成し得る。例えば段階７１８Ａに示すように部分的に除去されて短くされた導電ビア７０６は、先述の第２の導電ビアに相当し得るものであり、以下ではこれを第２の導電ビア７０６Ａと称することがある。図７の段階７１８Ａは、図６のブロック６０６に関して説明したように基板内に凹部を形成した後の結果であり得る。
段階７１８Ｂは、段階７１８Ａに関して説明したプロセスに代わるものを例示している。段階７１８Ｂにおいては、凹部７２０が部分的に形成され、保護層７１６によって覆われていない導電ビア７０６の部分は、保護層７１６によって覆われていない基板７０４の部分の除去と同時に除去されておらず、あるいは少なくとも、下方に第３の表面７２２まで完全には除去されていない。段階７１８Ｂは、基板７０４の上記部分を除去するのに使用されるエッチング又はその他の除去プロセスが、導電ビア７０６の材料と同じ速度で基板７０４の材料をエッチングしないときの結果であり得る。基板７０４の上記部分を除去するための第１のエッチングに続いて、保護層７１６によって覆われていない基板７０４のそれ以上の部分を更に除去することなく、保護層７１６によって覆われていない導電ビア７０６の部分を下方に第３の表面７２２まで選択的に除去し得る第２のエッチング又はその他の除去プロセスが行われ得る。保護層７１６によって覆われていない導電ビア７０６の部分を下方に第３の表面７２２まで除去した後、得られたインターポーザ７００は、段階７１８Ａに示したのと同じ構成を有し得る。
段階７２６は、第３の表面に形成された接合パッド７２８を例示しており、接合パッド７２８は各々、第２の導電ビア７０６Ａのうちの対応する１つに電気的に結合されている。接合パッド７２８は、導電層７１２を備えた基板７０４を電解液槽内に置き、該導電層に電流を印加し、そして、第２の導電ビア７０６Ａと電気的に接触させて第３の表面上に接合パッド７２８を堆積することによって形成され得る。代わりに、あるいは加えて、導電層７１２を備えた基板７０４を電解液槽内に置くことに先立って保護層７１６を除去することにより、残りの導電ビア７０６に電気的に結合された接合パッド７２８が第１の表面７０８上に形成され得る。段階７２６は、図６のブロック６０８に関して概略的に説明した基板の第３の表面に１つ以上の第１の接合パッドを形成することによる結果であり得る。
段階７３０は、段階７０２、７１４、７１８Ａ、７１８Ｂ及び７２６におけるインターポーザ７００の向きに対して上下裏返した後の、保護層７１６の除去後のインターポーザ７００を例示している。段階７３０におけるインターポーザ７００の向きは、図２Ａ−２Ｃにおけるインターポーザ２０４の向きに一致している。段階７３０ではまた、第２の導電ビア７０６Ａは、段階７２６の接合パッド７２８なしで示されている。ここに記載される実施形態に係るインターポーザは、当該インターポーザの導電ビアに電気的に結合された接合パッドの有無にかかわらず、ＩＣチップパッケージ内に実装され得る。
ここに記載された全ての例及び条件付きの言葉は、本発明と技術を前進させるために本願の発明者によって与えられる概念とを読者が理解することを支援するための教育的な目的を意図したものであり、そのように具体的に記載した例及び条件への限定ではないと解釈されるべきである。本開示に係る実施形態を詳細に説明したが、理解されるべきことには、これらの実施形態には、本発明の精神及び範囲を逸脱することなく、様々な変形、代用及び改変が為され得る。
２００ ＩＣチップパッケージ（電子回路チップパッケージ）
２０２ パッケージ基板
２０４、７００ インターポーザ
２０６ 第１のチップ
２０８ 第２のチップ
２１０ ファイバ（細長い伝送媒体）
２１２ ヒートシンク
２１４、７０４ インターポーザの基板
２１６、７２０ 凹部
２１８ 第１の導電ビア
２２０ 第２の導電ビア
２２２、７０８ 第１の表面
２２４、７１０ 第２の表面
２２６、７２２ 第３の表面
２２８、７２４ 直交表面
２３０ 結合器
２３２ ドライバ
２３４ 側面部品
２３６ バッフル板
３０２ 延長部
３０４ 第１のノッチ
３０８ 第２のノッチ
４０２ 流路
４０４ 流体溜め
４０６ 流体ガイド
４０８ 第１の突起
４１０ 第２の突起
７００ インターポーザ
７０４ インターポーザの基板
７０６ 導電ビア
７１２ 導電層
７２０ 凹部
７２８ 接合パッド

Claims (20)

  1. 電子回路チップパッケージ用のインターポーザであって、
    第１の表面と、前記第１の表面に対して実質的に平行であり且つ反対側の第２の表面と、前記第１の表面及び前記第２の表面に実質的に平行な第３の表面と、前記第１の表面及び前記第３の表面に対して実質的に直角であり且つ交わる直交表面と、を有する基板と、
    前記基板内に形成され、且つ前記第３の表面及び前記直交表面によって画成された凹部と、
    前記第２の表面から前記第１の表面まで通る第１の複数の導電ビアと、
    前記第２の表面から前記第３の表面まで通る第２の複数の導電ビアと、
    を有するインターポーザ。
  2. 前記基板は、金属、誘電体、又は半導体を有する、請求項１に記載のインターポーザ。
  3. 前記第１の複数の導電ビアは、前記第２の表面にマウントされる第１のチップを、前記第１の表面に結合されるパッケージ基板に電気的に結合するように構成され、且つ
    前記第２の複数の導電ビアは、前記第２の表面にマウントされる前記第１のチップを、前記凹部内で前記第３の表面にマウントされる第２のチップに電気的に結合するように構成される、
    請求項１又は２に記載のインターポーザ。
  4. 当該インターポーザは更に、前記直交表面とは反対側の前記凹部の側面、を画成する側面部品を有し、前記側面部品は、複数の貫通路を画成し、前記複数の貫通路の各々は、前記第３の表面に実質的に平行な方向に前記複数の貫通路のうちの対応する１つを通って前記第２のチップから前記凹部の外まで延在する細長い伝送媒体、を受け入れるように構成される、請求項３に記載のインターポーザ。
  5. 前記基板は更に、前記第２の表面から遠ざかる方向に前記第３の表面から延在した延長部を含み、前記延長部は、前記側面部品と協働して前記貫通路を画成する、請求項４に記載のインターポーザ。
  6. 前記基板及び前記側面部品と協働して前記凹部内に前記第２のチップを囲い込むように構成されたバッフル板、を更に有する請求項４に記載のインターポーザ。
  7. 電子回路チップパッケージのインターポーザを形成することを有する方法であって、
    前記インターポーザを形成することは、
    第１の表面と、前記第１の表面に対して実質的に平行であり且つ反対側の第２の表面と、を有する基板を形成し、
    前記基板内に複数の導電ビアを形成し、
    前記第１の表面に実質的に平行な前記基板の第３の表面と、前記第１の表面及び前記第３の表面に対して実質的に直角であり且つ交わる直交表面と、によって画成される凹部を、前記基板内に形成し、前記複数の導電ビアのうちの第１のものが前記第２の表面から前記第３の表面まで通り、且つ
    前記複数の導電ビアのうちの前記第１のものに電気的に結合された第１の接合パッドを、前記第３の表面上に形成する
    ことを有する、
    方法。
  8. 前記凹部を前記基板内に形成することは、前記第１の表面から前記第３の表面まで、前記基板の一部と前記複数の導電ビアのうちの前記第１のものの一部とを除去することを含む、請求項７に記載の方法。
  9. 前記基板の前記一部と前記複数の導電ビアのうちの前記第１のものの前記一部とが、実質的に同時に、あるいは順次に除去される、請求項８に記載の方法。
  10. 前記複数の導電ビアは、第１の複数の導電ビアと第２の複数の導電ビアとを含み、前記第１の複数の導電ビアの各々は、前記第１の表面から前記第２の表面まで通り、前記第２の複数の導電ビアは、前記複数の導電ビアのうちの前記第１のものを含み、且つ前記第２の複数の導電ビアの各々は、前記第２の表面から前記第３の表面まで通り、
    当該方法は更に、
    前記基板の前記第２の表面に第１のチップをマウントすることと、
    前記凹部内で前記基板の前記第３の表面に第２のチップをマウントして、前記第２の複数の導電ビアが前記第１のチップを前記第２のチップに電気的に結合するようにすることと、
    前記基板の前記第１の表面を前記電子回路チップパッケージのパッケージ基板に結合して、前記第１の複数の導電ビアが前記第１のチップを前記パッケージ基板に電気的に結合するようにすることと
    を有する、請求項７乃至９の何れか一項に記載の方法。
  11. 前記凹部は更に、前記第２の表面から遠ざかる方向に前記第３の表面から延在する前記基板の延長部によって画成され、
    前記インターポーザを形成することは更に、
    前記基板の前記延長部と協働して、前記直交表面とは反対側の前記凹部の側面を画成する側面部品を形成し、
    前記側面部品に面する前記延長部の表面に第１のノッチを形成し、
    前記延長部に面する前記側面部品の表面に第２のノッチを形成し、
    前記第３の表面に実質的に平行な方向に前記凹部の外まで延在する細長い伝送媒体を、前記第２のチップに通信可能に結合し、且つ
    前記第１のノッチと前記第２のノッチとが、前記細長い伝送媒体が前記凹部の外まで延在するのに通る貫通路を形成するよう、前記延長部に対して前記側面部品を固定する
    ことを含む、
    請求項１０に記載の方法。
  12. 前記インターポーザを形成することは更に、
    バッフル板を形成し、
    前記直交表面と前記第１の表面とが交わるところで前記基板に第１の突起を形成し、
    前記側面部品に第２の突起を形成し、前記第１の突起及び前記第２の突起がバッフル板台座を画成し、且つ
    前記バッフル板を前記バッフル板台座に取り付け、前記バッフル板と前記基板と前記側面部品とが協働して前記凹部内に前記第２のチップを囲い込む、
    ことを含む、
    請求項１１に記載の方法。
  13. 前記基板、前記側面部品、及び前記バッフル板のうちの少なくとも１つを貫く流路を形成し、且つ
    前記凹部へ、前記凹部から、あるいは前記凹部へ及び前記凹部からの双方で、前記流路を通じて流体を搬送するように構成された流体ガイドを、前記流路に結合する、
    ことを更に有する請求項１２に記載の方法。
  14. 前記第１の接合パッドは、前記第３の表面上に、
    前記複数の導電ビアのうちの前記第１のものに電気的に結合された導電層を、前記第２の表面上に形成し、
    前記基板及び前記導電層を電解液槽内に置き、
    前記導電層に電流を印加し、且つ
    前記第１の接合パッドが前記複数の導電ビアのうちの前記第１のものに電気的に結合されるよう、前記第１の接合パッドを前記第３の表面上に形成する
    ことによって形成される、
    請求項７乃至１３の何れか一項に記載の方法。
  15. パッケージ基板と、
    第１の表面と、前記第１の表面に対して実質的に平行であり且つ反対側の第２の表面と、を有する基板を含むインターポーザであって、前記第１の表面が前記パッケージ基板に結合されている、インターポーザと、
    前記基板の前記第２の表面にマウントされた第１のチップであり、前記基板は、前記第２の表面にマウントされた該第１のチップを、前記第１の表面に結合された前記パッケージ基板に電気的に結合する第１の複数の導電ビアを含む、第１のチップと、
    前記パッケージ基板に面する前記基板の第３の表面に凹部内でマウントされた第２のチップであり、前記凹部は、前記第１の表面に実質的に平行な前記第３の表面と、前記第１の表面及び前記第３の表面に対して実質的に直角であり且つ交わる直交表面とによって画成され、前記基板は、前記第２の表面にマウントされた前記第１のチップを、前記第３の表面に結合された該第２のチップに電気的に結合する第２の複数の導電ビアを含む、第２のチップと、
    を有する電子回路チップパッケージ。
  16. 前記第１のチップは中央演算処理ユニット（ＣＰＵ）を有し、前記第２のチップはフォトニック集積回路（ＰＩＣ）を有する、請求項１５に記載の電子回路チップパッケージ。
  17. 前記インターポーザの前記基板の前記第２の表面に結合された前記第１のチップの正面、に対して実質的に平行であり且つ反対側の前記第１のチップの裏面、に結合されたヒートシンク、を更に有する請求項１５又は１６に記載の電子回路チップパッケージ。
  18. 前記第２の複数の導電ビアは、前記第１のチップのドライバを前記第２のチップに電気的に結合する、請求項１５乃至１７の何れか一項に記載の電子回路チップパッケージ。
  19. 前記インターポーザの前記凹部は、少なくとも部分的に前記基板によって形成されるエンクロージャによって包囲され、前記インターポーザは、前記エンクロージャを通り抜ける少なくとも１つの流路を画成し、当該電子回路チップパッケージは更に、
    流体溜めと、
    前記流路と前記流体溜めとの間に結合された流体ガイドであり、前記流体溜めと前記凹部との間で流体を搬送するように構成された流体ガイドと
    を有する、請求項１５乃至１８の何れか一項に記載の電子回路チップパッケージ。
  20. 前記第２のチップに通信可能に結合されて、前記第３の表面に実質的に平行な方向に前記エンクロージャを貫いて前記凹部の外まで延在した、複数の細長い伝送媒体、を更に有する請求項１９に記載の電子回路チップパッケージ。
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