JP2015111488A - 半導体装置 - Google Patents

Abstract

【課題】閾値電圧の製造バラツキを低減させ、かつ、チップ面積を従来と同様とする高精度の閾値電圧制御が必要なセンスアンプＭＯＳトランジスタを提供する。【解決手段】隣り合うよう配置された互いに導電型の異なる第１ウェルＮＷ１及び第２ウェルＰＷ１にそれぞれ形成された互いにチャネル型の異なるセンスアンプ用第１トランジスタ１−Ｐ１ａ及びセンスアンプ用第２トランジスタ１−Ｎ４ａを形成し、不純物濃度が不均一なウェルの外縁５０と第１トランジスタ１−Ｐ１ａとに挟まれるように第１ウェルＮＷ１にプリチャージ用第３トランジスタ１−Ｐ３ａを形成する。【選択図】図１

Description

本発明は、素子の製造バラツキの、回路動作に対する影響を低減した半導体装置に関する。

例えば、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）には、データを蓄積する１個のキャパシタと、このキャパシタに対してデータの書き込みまたは読み出しを行う１個のスイッチトランジスタとからなる構成をメモリセルとしている。
しかしながら、メモリの高集積化が進むにつれて、上記キャパシタに蓄積される電荷量が低減し、上記スイッチトランジスタを介してキャパシタから読み出せる信号量が小さくなっているため、センスアンプにより上記信号量の微少な電圧を増幅する必要がある（例えば、特許文献１参照）。

例えば、センスアンプ回路には、図５に示すように、サブセルアレイに分割されたメモリセル領域の間に、隣接するメモリセル領域に対応する２対のセンスアンプが形成されている。
この２組のセンスアンプのうち、１組のセンスアンプ（図５の図面上において左側のメモリセル領域に対応する）は、ｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと記す）２−Ｎ４ａ及び２−Ｎ５ａと、ｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと記す）２−Ｐ１ａ及び２−Ｐ２ａとから構成されている。
ここで、ｎＭＯＳトランジスタ２−Ｎ１ａは、ビット線ＢＬＴａ及びＢＬＢａのイコライズに用いられ、ｎＭＯＳトランジスタ（以下Ｎ２−Ｎ６ａ及び２−Ｎ７ａは、ビット線ＢＬＴａ、ＢＬＢａそれぞれのプリチャージに用いられる。

他の１組のセンスアンプ（右側のメモリセル領域に対応する）は、ｎＭＯＳトランジスタ２−Ｎ４ｂ及び２−Ｎ５ｂと、ｐＭＯＳトランジスタ２−Ｐ１ｂ及び２−Ｐ２ｂとから構成されている。
ここで、ｎＭＯＳトランジスタ２−Ｎ１ｂは、ビット線ＢＬＴｂ及びＢＬＢｂのイコライズに用いられ、ｎＭＯＳトランジスタ２−Ｎ６ｂ及び２−Ｎ７ｂは、ビット線ＢＬＴｂ、ＢＬＢｂそれぞれのプリチャージに用いられる。

次に、図６に示す波形図により、上述したセンスアンプの動作について説明する。ここでは、例として、ビット線ＢＬＴａに接続されたメモリセルから「１」のデータを読み出す場合を説明する。
信号線ＬＶＢＬに対してプリチャージ電圧ＶＢＬ（例えば、０．６ボルト）が印加されるとともに、信号線ＢＬＥＱＴを介して、ｎＭＯＳトランジスタ２−Ｎ１ａ、２−Ｎ６ａ及び２−Ｎ７ａ各々のゲートに対し、「Ｈ」レベル（内部電源電圧ＶＤＤ：例えば、１．４ボルト）のＢＬイコライズ用ＭＯＳ活性化信号が印加されると、ｎＭＯＳトランジスタ２−Ｎ１ａ、２−Ｎ６ａ及び２−Ｎ７ａ各々が活性化され、ビット線ＢＬＴａ及びＢＬＢａがプリチャージ電圧ＶＢＬにイコライズされる。このとき、電源ノードＳＡ−Ｎ−ＭＯＳ及び電源ノードＳＡ−Ｐ−ＭＯＳへの電源供給源がオフされており、これらのノードもプリチャージ電圧ＶＢＬにイコライズされている。
そして、信号線ＢＬＥＱＴを介して印加されるＢＬイコライズ用ＭＯＳ活性化信号を「Ｌ」レベル（ＶＳＳ：０ボルト）とすると、ｎＭＯＳトランジスタ２−Ｎ１ａ、２−Ｎ６ａ及び２−Ｎ７ａ各々がオフ状態となり、ビット線ＢＬＴａ及びＢＬＢａがオープン状態となる。

次に、上記メモリセルに対応するワード線ＷＬをアクティブ状態（図６では「Ｈ」レベル（ＶＰＰ：例えば、２．７ボルト）のオン状態）とすると、メモリセルからビット線ＢＬＴａに対してキャパシタに蓄積された電荷が移動し、この電荷の移動量に対応し、ビット線ＢＬＴａの電位が電圧ΔＶ上昇する。
また、ビット線ＢＬＢａの電位がプリチャージ電圧ＶＢＬを維持するため、この結果、ビット線ＢＬＴａ及びＢＬＢａ間にて電圧ΔＶの電位差が発生することになる。
そして、センスアンプ回路の駆動電圧として、電源ノードＳＡ−Ｎ−ＭＯＳを接地電位ＶＳＳとし、電源ノードＳＡ−Ｐ−ＭＯＳをＶＤＬ（例えば、１．２ボルト）とすることにより、ゲートにビット線ＢＬＴａが接続されたｐＭＯＳトランジスタ２−Ｐ２ａに比較して、ゲートにビット線ＢＬＢａが接続されたｐＭＯＳトランジスタ２−Ｐ１ａの方が、ビット線ＢＬＢａが電圧ΔＶ低い分だけより強くオン状態（オン抵抗小）となる。

一方、ゲートにビット線ＢＬＢａが接続されたｎＭＯＳトランジスタ２−Ｎ４ａに比較して、ゲートにビット線ＢＬＴａが接続されたｎＭＯＳトランジスタ２−Ｎ５ａの方が、ビット線ＢＬＴａが電圧ΔＶ高い分だけより強くオン状態（オン抵抗小）となる。
これにより、よりビット線ＢＬＴａの電位が上昇し、一方、ビット線ＢＬＢａの電位が下降し、最終的に、ビット線ＢＬＴａの電位がＶＤＬとなり、ビット線ＢＬＢａの電位が接地電位ＶＳＳとなり、センスアンプの増幅動作が終了する。
そして、カラム選択信号を「Ｈ」レベルとして活性化することにより、ビット線ＢＬＴａの電位をローカルＩＯ線ＬＩＯＴａに出力し、ビット線ＢＬＢａの電位をローカルＩＯ線ＬＩＯＢａに出力する。

上述したように、メモリセルからのデータの読み出しが終了する。次にメモリセルからデータを読み出す場合、信号線ＢＬＥＱＴを介して、ｎＭＯＳトランジスタ２−Ｎ１ａ、２−Ｎ６ａ及び２−Ｎ７ａ各々のゲートに「Ｈ」レベルのＢＬイコライズ用ＭＯＳ活性化信号が印加され、ビット線ＢＬＴａ及びＢＬＢａがプリチャージ電圧ＶＢＬにイコライズされた後、上述した読み出し動作を行う。

特開２０００−０７７６２８号公報

上述したように、メモリセルからデータの読み出し時に、ｐＭＯＳトランジスタ２−Ｐ１ａ、２−Ｐ２ａ及びｎＭＯＳトランジスタ２−Ｎ４ａ、２−Ｎ５ａの４つのＭＯＳトランジスタからなるセンスアンプより、ビット線ＢＬＴａ及びＢＬＢａ間の微少な電位差である電圧ΔＶの増幅動作を行うため、それぞれ対となるｐＭＯＳトランジスタ２−Ｐ１ａと２−Ｐ２ａとの閾値電圧Ｖｔｈの差、及びｎＭＯＳトランジスタ２−Ｎ４ａと２−Ｎ５ａとの閾値電圧Ｖｔｈの差は、上記電圧ΔＶより十分に小さい必要がある。
すなわち、センスアンプにおいて対となるｐＭＯＳトランジスタ同士の閾値電圧Ｖｔｈの差、又は、対となるｎＭＯＳトランジスタ同士の閾値電圧Ｖｔｈの差が、上記電圧ΔＶより大きい場合、この電圧ΔＶに対応した増幅動作が行えず、メモリセルからのデータの読み出しが行えない。

以上のように、図５のセンスアンプ回路において、センスアンプを構成するＭＯＳトランジスタの閾値電圧Ｖｔｈを精度良く制御する必要がある。
図７は、図５に示すセンスアンプ回路のレイアウトを示した図であり、ｎ型のウェルＮＷ１が、ｐ型のウェルＰＷ１とＰＷ２とに挟まれて形成されている。そして、センスアンプ回路を構成するｐＭＯＳトランジスタ２−Ｐ１ａ、２−Ｐ１ｂ、２−Ｐ２ａ及び２−Ｐ２ｂは、このウェルＮＷ１内に形成されている。
なお、図７では、ｎ型のウェル、ｐ型のウェル、トランジスタのソース・ドレインを構成する拡散層及びゲート配線層を図示し、それ以外について図示を省略している。
また、図７のセンスアンプ回路は、図の上下方向に多数接して配置されており、上下の最端部にはダミーのセンスアンプ回路が配置される。
例えば、図７のウェルを形成する場合に、半導体基板にｐ型不純物をイオン注入してｐ型のウェルＰＷを形成した後に、ｎ型不純物のイオン注入によりｎ型のウェルＮＷ１を形成し、ウェルＰＷ１及びＰＷ２に分離する。このプロセスの場合、図８に示すようにｎ型のウェルＮＷ１を形成する際、ウェハ全面にフォトレジストを形成し、ウェルＮＷ１を形成する領域のみフォトレジストを除去して、ｎ型不純物を注入する。
そして、ｐ型のウェルＰＷ１及びＰＷ２には、センスアンプ回路を構成するｎＭＯＳトランジスタが形成され、ｎ型のウェルＮＷ１にはセンスアンプ回路を構成するｐＭＯＳトランジスタが形成される。
ここで、図５（図７）に示す構成にて製造されたセンスアンプ回路の動作を確認したところ、期待した読み出しが行われない場合のあることが見出された。この問題を解決すべくデバイスの特性を解析した結果、センスアンプを構成するトランジスタの閾値電圧Ｖｔｈにばらつきがあり、特にｐＭＯＳトランジスタ２−Ｐ１ａ（図の左側センスアンプ）及び２−Ｐ１ｂ（図の右側センスアンプ）の閾値電圧Ｖｔｈのばらつきが大きいことが分かった。
さらに、この閾値電圧Ｖｔｈのばらつきの原因を解析したところ、図７に示すようにセンスアンプ（図の左側）を構成するｐＭＯＳトランジスタ２−Ｐ１ａ、２−Ｐ２ａ、及び他のセンスアンプ（図の右側）を構成するｐＭＯＳトランジスタ２−Ｐ２ｂ、２−Ｐ１ｂがｎ型のウェルＮＷ１内で直線状に配置されていることに起因することが判明した。

つまり、このような配置において、ｎ型のウェルＮＷ１を形成する際の上記ｎ型不純物注入時に、ｎ型不純物はフォトレジストの側壁に対して一定の角度を有して注入される等の理由から、フォトレジスト近傍にてフォトレジストの側壁から不純物イオンの反射が起きたり、フォトレジストの陰となり不純物イオンが正常に注入されない部分が発生する。
このため、ウェルＮＷ１の外縁近傍の領域Ａ１及びＡ２においては、ウェルＮＷ１の内部領域Ｂに比較して、ｎ型不純物の注入量がばらついて不純物濃度が不均一となり、このウェルＮＷ１の不純物濃度のばらつきが、ｐＭＯＳトランジスタ２−Ｐ１ａ及び２−Ｐ１ｂの閾値電圧Ｖｔｈの変動を引き起こすことを知見した。
なお、前述のように、センスアンプ回路配列の上下の最端部にはダミーのセンスアンプ回路が配置されるため、ｎ型のウェルＮＷ１形成時に不純物イオンの反射や、フォトレジストの陰となり不純物イオンが正常に注入されない部分の発生が問題になるのは、図７の左右方向である。つまり、図７の上下方向には端部にダミーのセンスアンプ回路が配置されるため上下方向のウェル外縁と実使用のセンスアンプ回路との間の距離を大きくとることができるため、不純物イオンの反射等の影響を受けないで済む。
この知見に基づく解析によると、図７の左側に示すセンスアンプを構成するｐＭＯＳトランジスタ２−Ｐ１ａは、２−Ｐ２ａに比べてウェルＮＷ１のウェル外縁（ＰＷ１側）に隣接した領域Ａ１に配置されている。つまり、領域Ａ１に配置されているため、ウェルＮＷ１を形成するｎ型不純物イオン注入時にフォトレジストの側壁からの反射などの影響を受けることになり、領域Ｂに配置された場合に比較してｐＭＯＳトランジスタ２−Ｐ１ａの閾値電圧Ｖｔｈのばらつきが大きくなり、精度良く制御できない。この結果、領域Ａに配置されたｐＭＯＳトランジスタ２−Ｐ１ａの閾値電圧Ｖｔｈと領域Ｂに配置されたｐＭＯＳトランジスタ２−Ｐ２ａの閾値電圧Ｖｔｈとの差が上記電圧ΔＶを上回る場合が生じ、センスアンプがメモリセルからのデータを正常に読み出せないことになる。
また、図７の右側のセンスアンプを構成するｐＭＯＳトランジスタ２−Ｐ１ｂについても、２−Ｐ１ｂに比べてウェルＮＷ１の外縁（ＰＷ２側）に隣接した領域Ａ２に配置されている。従って、このｐＭＯＳトランジスタ２−Ｐ１ｂについても、同様に、閾値電圧Ｖｔｈのばらつきが大きくなり、精度良く制御できない。この結果、左側のセンスアンプと同様に、右側のセンスアンプもメモリセルからのデータを正常に読み出せないことになる。

例えば、ｎ型のウェルＮＷ１の領域Ａ１のｎ型不純物の濃度が領域Ｂに比較して高ければ、領域Ａ１に配置されたｐＭＯＳトランジスタ２−Ｐ１ａは、領域Ｂに配置されたｐＭＯＳトランジスタ２−Ｐ２ａに比較して閾値電圧Ｖｔｈが高く形成されることになる。そして、ｐＭＯＳトランジスタ２−Ｐ１ａと２−Ｐ２ａとの閾値電圧Ｖｔｈの差が、電圧ΔＶより大きければ、すでに述べたように、メモリセルのデータを読み出すためのセンスアンプの動作を行うことができなくなる。

さらに、近年、微細化及び低電圧化が進んでおり、電圧ΔＶが微少となる方向にあり、上述した対となるｎ及びｐＭＯＳトランジスタ間の閾値電圧の差がセンスアンプの能力に与える影響が大きくなってきているため、閾値電圧Ｖｔｈのバラツキを小さくする必要がある。
この場合、領域Ａ１及び領域Ａ２の領域にＭＯＳトランジスタを形成しない、すなわちＮ型のウェルＮＷ１の外縁から十分な距離を取り領域ＢにｐＭＯＳトランジスタ２−Ｐ１ａ（及び２−Ｐ１ｂ）とｐＭＯＳトランジスタ２−Ｐ２ａ（及び２−Ｐ２ｂとを形成することが考えられるが、この十分な距離を取ることにより、チップ面積が増加してしまうことになる。これは、記憶容量の大容量化に伴い、益々多数のセンスアンプ回路が必要とされる半導体記憶装置の製造において、大きなコストアップを招くことになる。
以上の説明では、センスアンプを構成するｐＭＯＳトランジスタの閾値電圧Ｖｔｈに対するｎ型のウェル不純物濃度の変化による影響について述べた。しかしながら、後述するように、ｐ型不純物が注入されたｐ型のウェルにｎＭＯＳトランジスタを形成する場合においても、ｐ型ウェルの外縁近傍の領域では、ｐ型ウェルを形成するｐ型不純物のイオン注入時に不純物の注入量がばらついて不純物濃度が不均一となることは同様である。従って、センスアンプを構成するｎＭＯＳトランジスタのように閾値電圧Ｖｔｈを精度良く制御する必要があるｎＭＯＳトランジスタについても、ｐ型ウェルの外縁から離れたウェルの内側領域に配置することが好ましい。
また、ウェルの不純物濃度のばらつきによる影響を受ける素子の特性パラメータとしては、上述したトランジスタの閾値電圧Ｖｔｈに限られるものではなく、ＭＯＳトランジスタのチャネル間リーク電流や、このウェルに接合を有するダイオードの接合容量、接合リーク電流、接合耐圧等がある。

本発明の第１の態様に係る半導体装置は、メモリセルと、前記メモリセルに接続されたビット線と、隣り合うよう配置された互いに導電型の異なる第１ウェルおよび第２ウェルであって第１ウェルと第２ウェルとの間に境界が定義される第１ウェルおよび第２ウェルと、第１ウェルおよび第２ウェルにそれぞれ形成された互いにチャネル型の異なる第１トランジスタおよび第２トランジスタであって第１トランジスタのゲート電極および第２トランジスタのゲート電極が前記ビット線に共通接続される第１トランジスタおよび第２トランジスタと、前記境界と前記第１トランジスタとに挟まれるように前記第１ウェルに形成された第３トランジスタと、を備える。前記第３トランジスタのゲートにはビット線プリチャージ信号が与えられる。

本発明の第２の態様に係る半導体装置は、第１メモリセルおよび第２メモリセルと、前記第１メモリセルおよび前記第２メモリセルにそれぞれ接続された第１ビット線および第２ビット線と、対向する第１縁部および第２縁部により定義されるウェルと、前記第１縁部および前記第２縁部とそれぞれ隣り合うよう前記ウェルに形成された第１トランジスタおよび第２トランジスタであって第１トランジスタは前記第１ビット線のプリチャージのために動作し第２トランジスタは前記第２ビット線のプリチャージのために動作する第１トランジスタおよび第２トランジスタと、前記第１トランジスタと前記第２トランジスタとの間になるように前記ウェルに形成された第３トランジスタおよび第４トランジスタと、を備える。前記第３トランジスタのゲートおよび前記第４トランジスタのゲートはそれぞれ前記第１ビット線および前記第２ビット線に接続される。

本発明によれば、不純物濃度が不均一なウェルの外縁近傍に配置せず、外縁から一定の距離離れた不純物濃度が均一となるウェル内の領域に、センシティブな素子を配置するようにしている。このため、本発明においては、不純物濃度が設計時に設定された濃度となっているウェル領域にセンシティブな素子が配置されることとなる。
したがって、ウェル内の不純物濃度の変動を抑えて、上記センシティブな素子の特性パラメータを高い精度で制御することができる。
また、特性パラメータを低い精度高精度で制御してもよい非センシティブな素子を不純物濃度が不均一なウェルの外縁近傍に配置するため、チップ面積の増加を抑制したレイアウトが可能となる。

本発明の一実施形態によるセンスアンプ回路の各トランジスタのウェル内における配置を示すレイアウトの平面図である。 図１のレイアウトに対応したセンスアンプ回路の構成及びウェル内における配置を示す概念図である。 図２のセンスアンプ回路の動作例を説明する波形図である。 図２のセンスアンプ回路を用いた半導体記憶装置の構成を示すブロック図である。 センスアンプ回路の構成及びウェル内における配置を示す概念図である。 センスアンプ回路の動作を示す波形図である。 センスアンプ回路のレイアウトの平面図である。 ウェルＮＷ１を形成するプロセスにおけるイオン注入の工程を示す概念図である。

以下、本発明の一実施形態による半導体装置を図面を参照して説明する。本実施形態においては、上記半導体装置として、例えば半導体記憶装置であるＤＲＡＭを例として説明する。図１は同実施形態の構成例を示すＤＲＡＭにおけるサブセルアレイに分割されたセンスアンプ部分のレイアウトの平面図である。
以下の説明において、前述した図８に示すように、ｎ型のウェルＮＷ１を形成する際、フォトレジストの開口部（ウェル形成のためのレジストパターン）を介してｎ型不純物のイオン注入を行いウェルを形成するプロセスを用い、ウェルＮＷ１の外縁近傍のｎ型不純物濃度が不均一となる場合の対応について説明する。

すなわち、本実施形態においては、図１に示すように、上記センスアンプにおいて増幅動作を行うｐＭＯＳトランジスタ１−Ｐ１ａ、１−Ｐ２ａ、１−Ｐ１ｂ、１−Ｐ２ｂを、不純物濃度が不均一なｎ型のウェルＮＷ１の外縁５０あるいは外縁５１から離れた、不純物濃度が均一なウェル内部の領域Ｂに配置する。そして、高精度にて閾値電圧制御を行い、各組のセンスアンプのｐＭＯＳトランジスタ同士の閾値電圧Ｖｔｈをできるだけ同じ値として、これらトランジスタ同士間の閾値電圧Ｖｔｈの電圧差を、すでに述べた増幅を行う電圧ΔＶより小さく形成するものである。以下、そのレイアウトの一例を説明する。

上記半導体記憶装置においては、メモリから読み出されたデータを増幅する図１に示すセンスアンプ回路からなるブロックをビット線の延在方向に対して垂直方向（図の上下方向）に多数接して配置し、センスアンプ列を形成している。そして、センスアンプ列の最端部にはダミーのセンスアンプ回路が配置される。
このブロックは、センスアンプ回路ＳＡ１及びＳＡ２の２つのセンスアンプ回路から構成されている。各センスアンプ回路におけるそれぞれのＭＯＳトランジスタは、ブロック内でビット線の延在方向に直線状に配置されている。これは、近年の半導体記憶装置の記憶容量の増加に伴って１メモリセル当たりの面積が小さくなり、これによりビット線のピッチも小さくなったため、レイアウトの都合上、ビット線のピッチとの関係でセンスアンプ列方向のセンスアンプ幅を大きくできないという理由によるものである。

上記センスアンプ列は、その両端に隣接するメモリセル領域に挟まれるように形成されている。
そして、図１のレイアウト図に示すように、ｎ型のウェルＮＷ１内に各ＭＯＳトランジスタのソース及びドレインを構成するｐ型の拡散層ＤＰ５（及びＤＰ６）、ＤＰ１、ＤＰ２、ＤＰ３、ＤＰ４、ＤＰ７（及びＤＰ８）が直線状に配列されている（図の左から右へ）。この配列方向と平行に、ｐ型のウェルＰＷ１内のＭＯＳトランジスタのｎ型不純物の拡散層ＤＮ１、ＤＮ２、ＤＮ５、ＤＮ６、ＤＮ７が直線状に配列されている（図の右から左へ）。同様に、ｐ型のウェルＰＷ２内の各ＭＯＳトランジスタのｎ型の拡散層ＤＮ３、ＤＮ４、ＤＮ８、ＤＮ９、ＤＮ１０も直線状に配列されている（図の左から右へ）。なお、図１の各拡散層の配列順序は、図２の各ＭＯＳトランジスタの配列順序に対応している。

このセンスアンプ回路ＳＡ１及びＳＡ２が形成された上記ブロックにおけるウェル構成は、ｐ型の不純物が注入されたｐ型のウェルＰＷ１及びＰＷ２の間に、ｎ型の不純物が注入されたｎ型のウェルＮＷ１が形成された構成となっている。また、ｐ型のウェルＰＷ１がｎ型のウェルＮＷ１と境界を接する辺と対向する辺（ウェルＰＷ１の左側）は、メモリセルが形成されているｐ型のウェル領域と境界を接している。同様に、ｐ型のウェルＰＷ２がｎ型のウェルＮＷ１と境界を接する辺と対向する辺（ウェルＰＷ２の右側）は、メモリセルが形成されているｐ型のウェル領域と境界を接している。
この各ウェルの作成は従来と同様のプロセスにて行われており、ｎ形のウェルＮＷ１の外縁５０あるいは５１近傍の領域における領域Ａ１及びＡ２において、すでに述べたように、ｎ型不純物の濃度が不均一となっている。このため、ウェル内部に近づくにつれて、すなわちウェルの外縁５０あるいは５１から離れるに従い、ｎ型不純物の濃度が徐々に均一化され、上記外縁５０あるいは５１からある距離（実験的に、予め使用する各プロセス毎に求められた距離であり、現在使用の製造プロセスにおいては約１μｍ）以上離れた領域Ｂはｎ型不純物の濃度が均一となっている。

このため、電位を比較するビット線の組において、このビット線間の電位差である電圧ΔＶを増幅するためのセンスアンプにおける増幅動作に用いるｐＭＯＳトランジスタ１−Ｐ１ａ及び１−Ｐ２ａのトランジスタ対と、ｐＭＯＳトランジスタ１−Ｐ２ｂ及び１−Ｐ１ｂのトランジスタ対とを、ウェルＮＷ１の外縁５０あるいは５１から離れたウェルＮＷ１内の領域Ｂに形成している。すなわち、上記トランジスタを構成するｐ型不純物からなる拡散層（ＤＰ１、ＤＰ２、ＤＰ３、ＤＰ４）及びチャネル領域（ゲート配線層領域ＧＰ１、ＧＰ２、ＧＰ３、ＧＰ４）を、ウェルＮＷ１の外縁５０あるいは５１から離れたウェルＮＷ１内の領域Ｂに形成している。図１のレイアウトの例では、ｐＭＯＳトランジスタ１−Ｐ１ａを構成するｐ型不純物からなる拡散層ＤＰ１が、ウェルＮＷ１の外縁５０から１．３μｍ離れてウェルＮＷ１内の領域（領域Ｂ）に配置されている。ｐＭＯＳトランジスタ１−Ｐ１ｂを構成する拡散層ＤＰ４についても、ウェルＮＷ１の外縁５１から同様の距離だけ離れてウェルＮＷ１領域（領域Ｂ）に配置されている。
すなわち、本実施形態においては、センスアンプに用いられるような、ばらつきの少ない高精度の閾値電圧制御を行う必要のあるＭＯＳトランジスタを、ウェルの不純物濃度が不均一な領域Ａ１及びＡ２でなく、ウェルの不純物濃度が均一な領域Ｂに形成しているため、高精度にてＭＯＳトランジスタの閾値電圧制御が行えることになる。したがって、センスアンプ回路において対として用いられるＭＯＳトランジスタ間の閾値電圧Ｖｔｈを実用上問題ない程度に等しくすることが可能であり、ビット線間における微少な電圧ΔＶを高感度で正確に増幅するセンスアンプ回路を構成することができる。

また、ｐＭＯＳトランジスタ１−Ｐ１ａとｎ型のウェルＮＷ１の外縁５０との間に、ｐＭＯＳトランジスタ１−Ｐ３ａ及び１−Ｐ４ａのｐ型不純物からなる拡散層（ＤＰ５、ＤＰ６）及びチャネル領域（ゲート配線層領域ＧＰ５）を形成することを検討した。同様に、ｐＭＯＳトランジスタ１−Ｐ１ｂとウェルＮＷ１の外縁５１との間に、ｐＭＯＳトランジスタ１−Ｐ３ｂ及び１−Ｐ４ｂのｐ型不純物からなる拡散層（ＤＰ７、ＤＰ８）及びチャネル領域（ゲート配線層領域ＧＰ６）を形成することを検討した。
領域Ａ１及びＡ２に形成されたｐＭＯＳトランジスタの閾値電圧Ｖｔｈのばらつきを測定した結果、本来、不純物濃度が不均一であるため、高精度の閾値電圧制御が必要なＭＯＳトランジスタを形成できない領域Ａ１及びＡ２においても、ビット線に対してプリチャージを行うスイッチング機能、すなわちオン／オフ機能のみを必要とする、高精度の閾値電圧制御がそれほど必要のないＭＯＳトランジスタであれば形成できることを確認した。
つまり、ｎ型のウェルＮＷ１内でセンスアンプを構成するｐＭＯＳトランジスタ１−Ｐ１ａと１−Ｐ２ａ、又は１−Ｐ１ｂと１−Ｐ２ｂは、その動作上、特性パラメータである閾値電圧に高精度な制御が要求されものであり、ウェルＮＷ１のｎ型不純物濃度のばらつきに伴うＭＯＳトランジスタの閾値電圧Ｖｔｈのばらつき（変動）が、これらｐＭＯＳトランジスタが搭載された集積回路の動作に与える影響が相対的に大きい素子である。本発明では、このような素子をセンシティブな素子と称する。従って、センスアンプを構成するｐＭＯＳトランジスタは、ウェルの不純物濃度のばらつきに対して相対的にセンシティブということになり、このようなセンシティブな素子は、ウェルＮＷ１の外縁５０あるいは５１から離れたウェルＮＷ１内の領域Ｂに形成する必要がある。

一方、同じウェル内に配置されビット線のプリチャージ用であるｐＭＯＳトランジスタ１−Ｐ３ａと１−Ｐ４ａ、又は１−Ｐ３１ｂと１−Ｐ４ｂは、その動作上、特性パラメータである閾値電圧に高精度な制御が要求されず、ウェルＮＷ１のｎ型不純物濃度のばらつきに伴うＭＯＳトランジスタの閾値電圧Ｖｔｈのばらつきが、これらｐＭＯＳトランジスタが搭載された集積回路の動作に与える影響が相対的に小さい素子である。本発明では、このような素子を非センシティブな素子と称する。つまり、これらプリチャージ回路を構成するｐＭＯＳトランジスタは、ウェルの不純物濃度のばらつきに対して相対的に非センシティブということになり、このような非センシティブな素子は、ウェルＮＷ１の外縁５０又は５１の近傍である領域Ａ１またＡ２に形成することができることを想到し、本発明に至ったものである。
ウェルの不純物濃度のばらつきによる影響を受ける素子の特性パラメータとしては、ＭＯＳトランジスタの閾値電圧Ｖｔｈに以外にも、上述したように、ＭＯＳトランジスタのチャネル間リーク電流や、このウェルに逆導電型半導体層が接する接合を有するダイオードの接合容量、接合リーク電流、接合耐圧等がある。これらのトランジスタやダイオードを同一の半導体基板に搭載した半導体装置において、これらの素子が半導体装置上で適用される機能に応じて、センシティブ素子、又は非センシティブな素子に成り得ることは明らかである。

このように、ウェルの不純物濃度のばらつきによる影響を受ける素子のある特性パラメータが、この素子の搭載された半導体装置の動作に対して与える影響が相対的に大きいセンシティブな素子をウェル外縁から離れたウェル内に配置し、この素子の搭載された半導体装置の動作に対して与える影響が相対的に小さい非センシティブな素子をウェル外縁の近傍に配置する、というのが本発明の基本的な技術的思想である。
ウェルの不純物濃度のばらつきに対して相対的にセンシティブな素子というのは、ウェルの不純物濃度が所定値ばらついたとき、この素子が搭載された半導体装置の期待される動作に与える影響が非センシティブな素子に比べて相対的に大きいということである。
また、半導体装置に期待される動作としては、機能的ものと特性的なものがあるが、製品としてこの両者を満足する必要がある。従って、機能的、特性的にできる限り大きな動作マージンを確保できるよう考慮して、ウェル内のセンシティブな素子と非センシティブな素子の配置を決定することになる。

以上の説明から明らかなように、センスアンプに本発明を適用すると、高精度の閾値電圧制御を必要とするＭＯＳトランジスタを形成できずに空いているウェル外縁５０あるいは５１近傍の領域Ａ１及びＡ２を、高精度の閾値電圧制御を必要としないＭＯＳトランジスタを形成することによって有効利用することが可能となり、ＭＯＳトランジスタを形成しない無駄な領域を生じさせず、チップ面積を増大させることなく、高精度にデータ読み出し可能なセンスアンプ回路を実現することができる。
また、本実施形態において、ｎ型のウェルＮＷ１の領域Ａ１、Ａ２には、上述したようにビット線プリチャージ用ｐＭＯＳトランジスタ１−Ｐ３ａと１−Ｐ４ａの対、及び１−Ｐ３ｂと１−Ｐ４ｂの対を夫々配置した。これは、図５におけるビット線プリチャージ用ｎＭＯＳトランジスタ２−Ｎ６ａと２−Ｎ７ａの対、及び２−Ｎ６ｂと２−Ｎ７ｂの対の代わりとして配置したものである。つまり、ウェルＮＷ１の領域Ａ１、Ａ２を有効に利用するため、ビット線プリチャージ用ＭＯＳトランジスタを図５のｎチャネル型からｐチャネル型に変更して領域Ａ１、Ａ２に配置したものである。ここで、ビット線プリチャージ用ｐＭＯＳトランジスタのゲート電極に、内部電源電圧ＶＤＤ（例えば、１．４ボルト）と接地電位Ｖｓｓ（０ボルト）との間で振幅する図５のＢＬイコライズ用ＭＯＳ活性化信号の反転信号を印加することも可能である。

しかし、ｐＭＯＳトランジスタをｎＭＯＳトランジスタと同じサイズで形成した場合、ｐＭＯＳトランジスタの方がオン時（ゲート電圧がＶｓｓ：０ボルト）の電流駆動能力が低下することが知られている。そこで、ビット線プリチャージ用ｐＭＯＳトランジスタのゲート電圧として内部電源電圧ＶＤＤ（例えば、１．４ボルト）と負電位ＶＢＢ（例えば、−０．５ボルト）との間で振幅するＢＬイコライズ用ＭＯＳ活性化信号を、信号線ＢＬＰＲＢを介して印加しても良い。これにより、内部電源電圧ＶＤＤと接地電位Ｖｓｓとの間よりさらに振幅が大きくなるため、ビット線プリチャージ用ｐＭＯＳトランジスタのオン時（ゲート電圧がＶＢＢ：−０．５ボルト）の電流駆動能力が向上し、ビット線プリチャージの高速化を図ることができる。
また、ビット線プリチャージ用ｐＭＯＳトランジスタ１−Ｐ３ａ、１−Ｐ４ａ、１−Ｐ３ｂ及び１−Ｐ４ｂのオン時のゲート電圧をＶＢＢとすることで、これらトランジスタの閾値電圧Ｖｔｈがばらついたとしても、ビット線プリチャージとして十分なスピードを確保できる。

上述したように、本実施形態によれば、センスアンプＳＡ１（あるいは、ＳＡ２）を構成するｐＭＯＳトランジスタ１−Ｐ１ａ（１−Ｐ１ｂ）及び１−Ｐ２ａ（１−Ｐ２ｂ）がｎ型のウェルＮＷ１において形成される位置を、ビット線プリチャージ用のｐＭＯＳトランジスタ１−Ｐ３ａ（１−Ｐ３ｂ）及び１−Ｐ４ａ（１−Ｐ４ｂ）が形成される位置に比べて、ｎ型のウェルＮＷ１の外縁５０（５１）からの距離がより大きい位置に配置した。そのため、不純物濃度が不均一な領域に形成することなく、ｐＭＯＳトランジスタ１−Ｐ１ａ（１−Ｐ１ｂ）及び１−Ｐ２ａ（１−Ｐ２ｂ）の閾値電圧のバラツキを低減させ、ビット線間における微少な電位差である電圧ΔＶを実用上問題のない高精度で増幅することが可能なセンスアンプを形成することができる。

また、本実施形態によれば、上述したように、高精度の閾値電圧制御が必要なｐＭＯＳトランジスタ１−Ｐ１ａ（１−Ｐ１ｂ）及び１−Ｐ２ａ（１−Ｐ２ｂ）を形成する位置と、ウェルの外縁５０（５１）との間に、ｐＭＯＳトランジスタ１−Ｐ１ａ（１−Ｐ１ｂ）及び１−Ｐ２ａ（１−Ｐ２ｂ）より低い精度の閾値電圧制御でもよいｐＭＯＳトランジスタ１−Ｐ３ａ（１−Ｐ３ｂ）及び１−Ｐ４ａ（１−Ｐ４ｂ）を形成した。そのため、ウェルの外縁５０とｐＭＯＳトランジスタ１−Ｐ１ａ（１−Ｐ１ｂ）及び１−Ｐ２ａ（１−Ｐ２ｂ）との距離を離して空いた領域を有効に利用することとなり、チップの面積の増加を抑制することが可能となる。

すなわち、ウェル（例えば、ウェルＮＷ１）内に形成され、２組のセンスアンプを構成する第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ１−Ｐ１ａと１−Ｐ２ａ、１−Ｐ１ｂと１−Ｐ２ｂ）が、上記ウェルの外縁（外縁５０あるいは５１）から所定の距離離れた、ウェルの不純物濃度が均一となる領域Ｂに形成されている。
これにより、不純物濃度が不均一なウェル領域Ａ１、Ａ２から、第１のＭＯＳトランジスタを離して形成することができるため、より不純物濃度が均一なウェル内の領域にて高精度の閾値電圧制御を行うことが可能となる。

また、第２のＭＯＳトランジスタ（ｐＭＯＳトランジスタ１−Ｐ３ａ、１−Ｐ４ａ、１−Ｐ３ｂ、１−Ｐ４ｂ）を形成する位置に対し、該第２のＭＯＳトランジスタに比して高精度の閾値電圧制御が必要な第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ１−Ｐ１ａと１−Ｐ２ａ、１−Ｐ１ｂと１−Ｐ２ｂ）を形成する位置を、該ウェル（ウェルＮＷ１）の外縁（外縁５０あるいは５１）からの距離をより大きくして配置している。
これにより、ウェル外縁に隣接した不純物濃度が不均一な領域から、高精度の閾値電圧制御が必要な第１のＭＯＳトランジスタを離して形成することができるため、より不純物濃度が均一なウェル内の領域に配置して高精度の閾値電圧制御を行うことが可能となる。

また、第２のＭＯＳトランジスタ（ｐＭＯＳトランジスタ１−Ｐ３ａ、１−Ｐ４ａ、１−Ｐ３ｂ、１−Ｐ４ｂ）が、ウェル（ウェルＮＷ１）の外縁（５０あるいは５１）と第１のＭＯＳトランジスタ（ｐＭＯＳトランジスタ１−Ｐ１ａと１−Ｐ２ａ、あるいは１−Ｐ１ｂと１−Ｐ２ａ）の間に形成されている。
上述のように、この第２のＭＯＳトランジスタはウェル外縁に隣接した不純物濃度が不均一なウェル領域に配置することが可能であるため、この領域に第２のＭＯＳトランジスタを形成することで外縁に隣接した領域を有効に利用することとなり、チップの面積の増加を抑制することが可能となる。

また、ウェル（ウェルＮＷ１）がｎ型であり、第２のＭＯＳトランジスタ（ｐＭＯＳトランジスタ１−Ｐ３ａ、１−Ｐ４ａ、１−Ｐ３ｂ、１−Ｐ４ｂ）及び第１のＭＯＳトランジスタ（ＭＯＳトランジスタ１−Ｐ１ａ、１−Ｐ１ｂ）がｐチャネル型であり、第２のＭＯＳトランジスタをオン状態とする際、ゲートに負の電圧を印加しても良い。
これにより、ウェルの外縁近傍の不純物濃度が不均一な領域において形成された第２のＭＯＳトランジスタをオンする場合、不純物濃度の不均一による閾値電圧のばらつきを補償すると共に、オン抵抗を小さくして電流駆動能力を増加させることができる。

また、本実施形態において、図８を参照して、ｐ型不純物がイオン注入されて形成されたｐ型のウェルＰＷ（ウェルＮＷ１を形成することにより、ウェルＰＷ１とＰＷ２とに分離される）に対し、ｎ型不純物をイオン注入することにより、ｎ型のウェルＮＷ１を形成する際、ウェルＮＷ１内においてウェルＮＷ１の外縁５０あるいは５１近傍における領域Ａ１及びＡ２のｎ型の不純物濃度がウェル内において不均一となることを説明した。
しかしながら、ｐ型のウェルを形成するために、ｐ型不純物を注入する際、図８と同様に、フォトレジストを全面に塗布し、リソグラフィ工程によりウェルを形成する位置に対応してフォトレジストを開口して、この開口部にｐ型不純物をイオン注入する場合、ｐ型のウェルＰＷ１の外縁５０あるいはＰＷ２の外縁５１近傍において、不純物濃度が不均一となる。この領域にｎＭＯＳトランジスタを形成すると、図８について述べたことと同様の理由により高精度の閾値電圧制御が行えなくなる。

したがって、ｎＭＯＳトランジスタを形成する際に、フォトレジストの開口部を介してイオン注入を行ってｐ型のウェルを形成するプロセスを用いる場合、上述した実施形態と同様に、高精度の閾値電圧制御を行う必要のあるＭＯＳトランジスタを、比較的大きな閾値電圧のバラツキを許容するＭＯＳトランジスタに比較してｐ型のウェルの外縁５０及び５１から離して形成する必要がある。
例えば、図１において、ウェルＰＷ１の外縁５０から、ｎＭＯＳトランジスタ１−Ｎ４ａ及び１−Ｎ５ａまで所定の距離離し、すなわちｎ型不純物からなる拡散層（ＤＮ１、ＤＮ２）及びチャネル領域（ゲート配線層領域ＧＮ１、ＧＮ２）を、ウェルＰＷ１の外縁５０から所定の距離離れたウェルＰＷ１内に形成する。このとき、上述した実施形態と同様に、ウェルＰＷ１の外縁５０と、ｎＭＯＳトランジスタ１−Ｎ５ａとの間に、ｎＭＯＳトランジスタ１−Ｎ４ａ及び１−Ｎ５ａに比較して低い精度の閾値電圧制御でも良い、スイッチング動作のみを行うｎＭＯＳトランジスタ１−Ｎ１ａの拡散層ＤＮ５及びチャネル領域（ゲート配線層領域ＧＮ５）を配置することができる。このように配置することで、ウェルＰＷ１の外縁５０近傍領域を有効に利用することができ、チップの面積の増加を抑制することが可能となる。

同様に、ｐ型のウェルＰＷ２の外縁５１から、ｎＭＯＳトランジスタ１−Ｎ４ｂ及び１−Ｎ５ｂまでの距離を離し、すなわちｎ型不純物からなる拡散層（ＤＮ３、ＤＮ４）及びチャネル領域（ゲート配線層領域ＧＮ３、ＧＮ４）を、ウェルＰＷ２の外縁５１から離れたウェルＰＷ２内に形成する。また、ウェルＰＷ２の外縁５１と、ｎＭＯＳトランジスタ１−Ｎ４ｂとの間に、ｎＭＯＳトランジスタ１−Ｎ４ｂ及び１−Ｎ５ｂに比較して低い精度の閾値電圧制御でも良い、スイッチング動作のみを行うｎＭＯＳトランジスタ１−Ｎ１ｂの拡散層ＤＮ８及びチャネル領域（ゲート配線層領域ＧＮ８）を配置することができる。このように配置することで、ウェルＰＷ２の外縁５１近傍領域を有効に利用することができ、チップの面積の増加を抑制することができる。

これにより、不純物濃度が不均一なウェルＰＷ１の外縁５０あるいはウェルＰＷ２の外縁５１に対し、高精度の閾値電圧制御が必要なｎＭＯＳトランジスタ１−Ｎ４ａ及び１−Ｎ５ａとｎＭＯＳトランジスタ１−Ｎ４ｂ及び１−Ｎ５ｂとを各々離して形成するこができる。そのため、ウェルの外縁近傍に比較して不純物濃度が均一なウェル領域において、それぞれのＭＯＳトランジスタの高精度な閾値電圧制御を行うことが可能となる。ここで、ｎ型のウェルＮＷ１の外縁５０あるいは５１は、このウェルＮＷ１と接するｐ型のウェルＰＷ１、ＰＷ２の外縁でもある。
そして、ウェルＰＷ１の外縁５０と、ｎＭＯＳトランジスタ１−Ｎ４ａ及び１−Ｎ５ａとの距離を離し、また、ウェルＰＷ２の外縁５１と、ｎＭＯＳトランジスタ１−Ｎ４ｂ及び１−Ｎ５ｂとの距離を離した。そのため、それぞれの空いた領域に、低い精度の閾値電圧制御でも良いｎＭＯＳトランジスタ１−Ｎ１ａ、１−Ｎ１ｂをそれぞれ形成することで、この空いた領域を有効に利用することとなり、チップの面積の増加を抑制することができる。

図２は、ＤＲＡＭにおけるサブセルアレイに分割されたメモリセル領域における、図１に示すレイアウトに対応したセンスアンプ回路の構成例を示す概念図である。
このセンスアンプ領域の両端にはメモリセル領域が配置されており、ビット線ＢＬＴａ、ＢＬＴｂ、またビット線ＢＬＢａ、ＢＬＢｂそれぞれにメモリセルが接続されている。このメモリセルは、スイッチトランジスタと、このスイッチトランジスタを介してビット線に接続されるキャパシタから構成されている。このキャパシタにデータとして、スイッチトランジスタを介して電荷が蓄積あるいは放電され、「１」または「０」のデータが書き込まれる。図５の従来例にてすでに述べたように、このキャパシタに蓄積される電荷量により、ビット線の変化する電圧ΔＶが決定される。

センスアンプ回路ＳＡ１は、ｐＭＯＳトランジスタ１−Ｐ１ａ、１−Ｐ２ａ、１−Ｐ３ａ及び１−Ｐ４ａと、ｎＭＯＳトランジスタ１−Ｎ１ａ、１−Ｎ２ａ、１−Ｎ３ａ、１−Ｎ４ａ及び１−Ｎ５ａとから構成されている。ただし、１−Ｎ３ａは、センスアンプＳＡ２側に配置されている。
また、センスアンプ回路ＳＡ２は、ｐＭＯＳトランジスタ１−Ｐ１ｂ、１−Ｐ２ｂ、１−Ｐ３ｂ及び１−Ｐ４ｂと、ｎＭＯＳトランジスタ１−Ｎ１ｂ、１−Ｎ２ｂ、１−Ｎ３ｂ、１−Ｎ４ｂ及び１−Ｎ５ｂとから構成されている。ただし、１−Ｎ２ｂは、センスアンプＳＡ２側に配置されている。
以下、図２の説明において、（ ）内は、センスアンプＳＡ１の各構成に対応した、センスアンプＳＡ２における構成を示している。
増幅動作を行うセンスアンプは、ｎＭＯＳトランジスタ１−Ｎ５ａ（１−Ｎ５ｂ）及びｐ１−Ｐ２ａ（１−Ｐ２ｂ）が対となり、ｎＭＯＳトランジスタ１−Ｎ４ａ（１−Ｎ４ｂ）及び１−Ｐ１ａ（１−Ｐ１ｂ）が対となっている。

すなわち、ｐＭＯＳトランジスタ１−Ｐ１ａ（１−Ｐ１ｂ）は、ソースが電源ノードＳＡ−Ｐ−ＭＯＳに接続され、ゲートがビット線ＢＬＢａ（ＢＬＢｂ）に接続され、ドレインがビット線ＢＬＴａ（ＢＬＴｂ）に接続されている。同様に、ｐＭＯＳトランジスタ１−Ｐ２ａ（１−Ｐ２ｂ）は、ソースが電源ノードＳＡ−Ｐ−ＭＯＳに接続され、ゲートがビット線ＢＬＴａ（ＢＬＴｂ）に接続され、ドレインがビット線ＢＬＢａ（ＢＬＢｂ）に接続されている。
また、ｎＭＯＳトランジスタ１−Ｎ４ａ（１−Ｎ４ｂ）は、ドレインが電源ノードＳＡ−Ｎ−ＭＯＳに接続され、ゲートがビット線ＢＬＢａ（ＢＬＢｂ）に接続され、ソースがビット線ＢＬＴａ（ＢＬＴｂ）に接続されている。同様に、ｎＭＯＳトランジスタ１−Ｎ５ａ（１−Ｎ５ｂ）は、ドレインが電源ノードＳＡ−Ｎ−ＭＯＳに接続され、ゲートがビット線ＢＬＴａ（ＢＬＴｂ）に接続され、ソースがビット線ＢＬＢａ（ＢＬＢｂ）に接続されている。

ここで、ｐＭＯＳトランジスタ１−Ｐ１ａ及び１−Ｐ２ａ（１−Ｐ１ｂ及び１−Ｐ２ｂ）は、メモリセルのキャパシタに蓄積された電荷量による微小な電圧差を増幅するのに高精度の閾値電圧制御が必要なため、後述するようにスイッチングの機能のみを必要とし、ある程度の閾値電圧のバラツキを許容するｐＭＯＳトランジスタ１−Ｐ３ａ及び１−Ｐ４ａ（１−Ｐ３ｂ及び１−Ｐ４ｂ）に比較して、ウェルＮＷ１の外縁５０（５１）から離れた距離に配置される。

ｐＭＯＳトランジスタ１−Ｐ３ａ（１−Ｐ３ｂ）及び１−Ｐ４ａ（１−Ｐ４ｂ）は、その配置がビット線の延在方向（メモリセルのビット線方向）に対して直交方向に配置され、各ゲートが信号線ＢＬＰＲＢに接続されている。ｐＭＯＳトランジスタ１Ｐ−３ａ（１Ｐ−３ｂ）は、ソースが信号線ＬＶＢＬに接続され、ドレインがビット線ＢＬＴａ（ＢＬＴｂ）に接続されている。また、ｐＭＯＳトランジスタ１−Ｐ４ａ（１−Ｐ４ｂ）は、ソースが信号線ＬＶＢＬに接続され、ドレインがビット線ＢＬＢａ（ＢＬＢｂ）に接続されている。ここで、ビット線のプリチャージを行うため、信号線ＢＬＰＲＢのプリチャージＭＯＳ活性化信号が負電位の信号レベル（例えば、−０．５ボルト）となると、ｐＭＯＳトランジスタ１−Ｐ３ａ（１−Ｐ３ｂ）及び１−Ｐ４ａ（１−Ｐ４ｂ）のゲートに負電位が印加されることでオン状態となり、ｐＭＯＳトランジスタ１−Ｐ３ａ（１−Ｐ３ｂ）はビット線ＢＬＴａ（ＢＬＴｂ）を電圧ＶＢＬ（例えば、０．６ボルト）にプリチャージし、ｐＭＯＳトランジスタ１−Ｐ４ａ（１−Ｐ４ｂ）はビット線ＢＬＢａ（ＢＬＢｂ）を電圧ＶＢＬにプリチャージする。

ｎＭＯＳトランジスタ１−Ｎ１ａ（１−Ｎ１ｂ）は、ソースがビット線ＢＬＢａ（ＢＬＢｂ）に接続され、ゲートが信号線ＢＬＥＱＴに接続され、ドレインがビット線ＢＬＴａ（ＢＬＴｂ）に接続されている。信号線ＢＬＥＱＴを介してｎＭＯＳトランジスタ１−Ｎ１ａ（１−Ｎ１ｂ）のゲートに対してイコライズＭＯＳ活性化信号の「Ｈ」レベル（内部電源電圧Ｄ：例えば、１．４ボルト）が印加されると、ｎＭＯＳトランジスタ１−Ｎ１ａ（１−Ｎ１ｂ）はオン状態となり、ビット線ＢＬＴａ（ＢＬＴｂ）とＢＬＢａ（ＢＬＢｂ）との電位を同様のプリチャージ電圧ＶＢＬとするイコライズ処理を行う。このとき、電源ノードＳＡ−Ｐ−ＭＯＳ及び電源ノードＳＡ−Ｎ−ＭＯＳへの電源供給源がオフされており、これらのノードもプリチャージ電圧ＶＢＬにイコライズされている。
なお、上記信号線ＢＬＰＲＢに印加されるプリチャージＭＯＳ活性化信号は、上記信号線ＢＬＥＱＴに印加されるイコライズ用ＭＯＳ活性化信号の反転信号である。

ｎＭＯＳトランジスタ１−Ｎ２ａ（１−Ｎ２ｂ）は、ドレインがビット線ＢＬＴａ（ＢＬＴｂ）に接続され、ゲートが信号線ＣＬＭに接続され、ソースがローカルＩＯ線ＬＩＯＴａ（ＬＩＯＴｂ）に接続されている。
ｎＭＯＳトランジスタ１−Ｎ３ａ（１−Ｎ３ｂ）は、ドレインがビット線ＢＬＢａ（ＢＬＢｂ）に接続され、ゲートが信号線ＣＬＭに接続され、ソースがローカルＩＯ線ＬＩＯＢａ（ＬＩＯＢｂ）に接続されている。
信号線ＣＬＭに「Ｈ」レベルのカラム選択信号が印加されると、ｎＭＯＳトランジスタ１−Ｎ２ａ（１−Ｎ２ｂ）及び１−Ｎ３ａ（１−Ｎ３ｂ）がオン状態となり、ビット線ＢＬＴａ（ＢＬＴｂ）がローカルＩＯ線ＬＩＯＴａ（ＬＩＯＴｂ）に接続され、ビット線ＢＬＢａ（ＢＬＢｂ）がローカルＩＯ線ＬＩＯＢａ（ＬＩＯＢｂ）に接続される。

次に、図２及び図３を用い、本実施形態によるセンスアンプ回路の動作を説明する。図３は、図２に示すセンスアンプ回路の動作例を説明する波形図である。ここで、例として、ビット線ＢＬＴａに接続されたメモリセルからデータを読み出す場合を説明する。このメモリセルには「１」のデータが記憶されている。このため、センスアンプ回路ＳＡ１についての動作を説明するが、センスアンプ回路ＳＡ２においてセンスアンプ回路ＳＡ１と対応する制御信号が入力されるＭＯＳトランジスタの各々は、センスアンプ回路ＳＡ１と同様の動作を行う。

時刻ｔ１において、信号線ＬＶＢＬに対してビット線のプリチャージ電圧ＶＢＬ（例えば、０．６ボルト）が印加されるとともに、信号線ＢＬＰＲＢを介して、ｐＭＯＳトランジスタ１−Ｐ３ａ及び１−Ｐ４ａのゲートに負電位ＶＢＢ（例えば、−０．５ボルト）のプリチャージＭＯＳ活性化信号が印加されると、ｐＭＯＳトランジスタ１−Ｐ３ａ及び１−Ｐ４ａがオン状態となり、ビット線ＢＬＴａ及びＢＬＢａが電圧ＶＢＬにプリチャージされる。このとき、信号線ＢＬＥＱＴを介して、ｎＭＯＳトランジスタ１−Ｎ１ａのゲートに対し、「Ｈ」レベル（内部電源電圧ＶＤＤ：例えば、１．４ボルト）のＢＬイコライズ用ＭＯＳ活性化信号が印加されると、ｎＭＯＳトランジスタ１−Ｎ１ａがオン状態となり、ビット線ＢＬＴａ及びＢＬＢａがプリチャージ電圧ＶＢＬにイコライズされる。このとき、電源ノードＳＡ−Ｎ−ＭＯＳ及び電源ノードＳＡ−Ｐ−ＭＯＳへの電源供給源がオフされており、これらのノードもプリチャージ電圧ＶＢＬにイコライズされている。

そして、時刻ｔ２において、信号線ＢＬＰＲＢを「Ｈ」レベル（内部電源電圧ＶＤＤ）とし、信号線ＢＬＥＱＴを「Ｌ」レベル（接地電位ＶＳＳ）とすると、ｎＭＯＳトランジスタ１−Ｎ１ａ、ｐＭＯＳトランジスタ１−Ｐ３ａ及び１−Ｐ４ａ各々がオフ状態となり、ビット線ＢＬＴａ及びＢＬＢａがオープン状態となり、電圧レベルがプリチャージ電圧ＶＢＬに維持された状態となる。

次に、時刻ｔ３において、ビット線ＢＬＴａに接続されている上記メモリセルに対応するワード線ＷＬをアクティブ状態（図３では電圧ＶＰＰの「Ｈ」レベルのオン状態：例えば、ＶＰＰ＝２．７ボルト）とすると、スイッチトランジスタ（ｎＭＯＳトランジスタ）がオン状態となり、このスイッチトランジスタを介し、メモリセルからビット線ＢＬＴａに対してキャパシタに蓄積された電荷が移動し、ビット線ＢＬＴａの電位がこの電荷量に対応して電圧ΔＶ上昇する。
また、ビット線ＢＬＢａの電位がプリチャージ電圧ＶＢＬを維持するため、この結果、ビット線ＢＬＴａ及びＢＬＢａ間にて電圧ΔＶの電位差が発生することになる。

そして、時刻ｔ４において、電源ノードＳＡ−Ｎ−ＭＯＳを接地電位ＶＳＳとし、電源ノードＳＡ−Ｐ−ＭＯＳをＶＤＬ（（例えば、１．２ボルト）とすることにより、ゲートにビット線ＢＬＴａが接続されたｐＭＯＳトランジスタ１−Ｐ２ａに比較して、ゲートにビット線ＢＬＢａが接続されたｐＭＯＳトランジスタ１−Ｐ１ａの方が、ビット線ＢＬＢａが電圧ΔＶ低い分だけより強くオン状態（オン抵抗小）となる。
一方、ゲートにビット線ＢＬＢａが接続されたｎＭＯＳトランジスタ１−Ｎ４ａに比較して、ゲートにビット線ＢＬＴａが接続されたｎＭＯＳトランジスタ１−Ｎ５ａの方が、ビット線ＢＬＴａが電圧ΔＶ高い分だけより強くオン状態（オン抵抗小）となる。
これにより、よりビット線ＢＬＴａの電位が上昇し、一方、ビット線ＢＬＢａの電位が下降し、最終的に、ビット線ＢＬＴａの電位が電源ノードＳＡ−Ｐ−ＭＯＳのＶＤＬとなり、ビット線ＢＬＢａの電位が接地電位Ｖｓｓとなり、センスアンプにおける電圧ΔＶの増幅動作が終了する。

次に、時刻ｔ５において、カラム選択信号ＣＬＭを「Ｈ」レベル（内部電源電圧ＶＤＤ）とすることにより、ｎＭＯＳトランジスタ１−Ｎ２ａ及び１−Ｎ３ａがオン状態となり、ビット線ＢＬＴａがローカルＩＯ線ＬＩＯＴａに接続されることにより、増幅後のビット線ＢＬＴａの電位ＶＤＬがローカルＩＯ線ＬＩＯＴａに出力され、また、ビット線ＢＬＢａがローカルＩＯ線ＬＩＯＢａに接続されることにより、増幅後のビット線ＢＬＢａの電位ＶＳＳがローカルＩＯ線ＬＩＯＢａに出力される。

そして、時刻ｔ６において、カラム選択信号ＣＬＭを「Ｌ」レベル（接地電位）とすることにより、ｎＭＯＳトランジスタ１−Ｎ２ａ及び１−Ｎ３ａがオフ状態となり、ビット線ＢＬＴａがローカルＩＯ線ＬＩＯＴａから切り離され、また、ビット線ＢＬＢａがローカルＩＯ線ＬＩＯＢａから切り離される。

次に、時刻ｔ７において、ワード線ＷＬが「Ｌ」レベル（接地電位Ｖｓｓ）となり、上記スイッチトランジスタがオフ状態となり、データの読み出しを行っていたメモリセルがビット線ＢＬＴａから切り離される。
そして、時刻ｔ８以降において、メモリセルからの読み出しが継続される場合、時刻１から時刻７までの動作が繰り返されることになる。

上述したように、本実施形態においては、センスアンプを構成するトランジスタのウェル内での配置を工夫することにより、高精度に閾値電圧制御されたｐＭＯＳトランジスタ１−Ｐ１ａ、１−Ｐ２ａ、または、ｐＭＯＳトランジスタ１−Ｐ１ｂ、１−Ｐ２ｂを実現することができる。そのため、ｐＭＯＳトランジスタ１−Ｐ１ａ、１−Ｐ２ａ間の閾値電圧のバラツキ、あるいはｐＭＯＳトランジスタ１−Ｐ１ｂ、１−Ｐ２ｂ間の閾値電圧のバラツキを従来に比較して低く抑えることが可能となる。よって、従来に比較し、上記動作において、より上記電圧ΔＶが低い場合でも増幅動作することが可能となり、チップ面積の増加を招くことなくメモリセルからのデータの読み出し精度を向上させることができる。

次に、図４を用いて、図１から図３を用いて説明した本実施形態が用いられた半導体記憶装置の説明を行う。この図４は、本実施形態によるセンスアンプ回路が用いられた半導体記憶装置の構成例を示す概略ブロック図である。
ここでは、一例として、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いて示す。
上記半導体記憶装置は、内部ＣＬＫ（クロック）生成回路８０７、制御信号生成回路８０８、Ｘデコーダ・Ｘタイミング生成回路８０２、Ｙデコーダ・Ｙタイミング生成回路８０３、データ制御回路８０４、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路８０９、メモリアレイ８０１、データラッチ回路８０５、入出力インターフェース８０６を備えている。

上記メモリアレイ８０１は、複数のメモリバンクＢａｎｋ０〜Ｂａｎｋｍを具備する。メモリバンクＢａｎｋ０〜Ｂａｎｋｍは、それぞれＸ制御回路３１と、Ｙ制御回路３２と、複数のサブワードドライバ回路３０２と、複数のセンスアンプ列２０７と、複数のメモリマット列８１０ａ、８１０ｂ、８１０ｃ、…、とを有する。複数のメモリマット列８１０ａ、８１０ｂ、８１０ｃ、…、それぞれは、複数のメモリマットを有しており、メモリマットには複数のメモリセルが含まれて構成される。また、センスアンプ列２０７は、複数のセンスアンプ回路２０３を具備する。ここで、このセンスアンプ回路２０３が本実施形態のセンスアンプ回路に対応している。

上記半導体記憶装置において、Ｘデコーダ・Ｘタイミング生成回路８０２が外部装置から入力されるアドレス信号ＡＤＤのロウ（Ｘ）・アドレスをデコードする。また、Ｙデコーダ・Ｙタイミング生成回路８０３が上記アドレス信号のカラム（Ｙ）・アドレスをデコードする。また、半導体記憶装置は、上記デコード結果に応じ、メモリアレイ８０１が有するメモリバンクＢａｎｋ０〜Ｂａｎｋｍのワード線ＷＬ及びビット線（ＢＬＴａ、ＢＬＴｂ、ＢＬＢａ、ＢＬＢｂ）を選択し、選択したワード線ＷＬ及びビット線（ＢＬＴａ、ＢＬＴｂ、ＢＬＢａ、ＢＬＢｂ）の交点に配置されたメモリセルＭＣに記憶されているデータを、センスアンプ列２０７のセンスアンプ回路２０３及びローカルＩＯ線（ＬＩＯＴａ及びＬＩＯＢａのビット線対、またはＬＩＯＴｂ及びＬＩＯＢｂのビット線対）を介して、読み出す又は、当該メモリセルＭＣにデータを記憶させる。入出力インターフェース８０６は、ＤＬＬ回路８０９により外部クロックに同期して読み出したデータを外部装置に出力し、あるいは書き込むデータを外部装置から入力する。上記各回路は、内部ＣＬＫ生成回路８０７が入力される外部クロックから生成した内部クロックにより動作する。

本実施形態により形成されるセンスアンプ回路を用いることにより、メモリセルからのデータの読み出し精度が、従来に比較して向上した半導体記憶装置を提供することができる。

以上述べたように、本発明は、ウェルへの不純物のイオン注入時におけるフォトレジストの側壁からの反射などの影響によりウェルの不純物濃度がばらつくという知見に基づき、ウェルの不純物濃度のばらつきによる影響を受ける特性パラメータを有する素子について、そのウェルの不純物濃度のばらつきに対して相対的にセンシティブな素子をウェル外縁から離れたウェル内に配置し、ウェルの不純物濃度のばらつきに対して相対的に非センシティブな素子をウェル外縁の近傍に配置するという新規な技術を提供するものである。

１−Ｐ１ａ，１−Ｐ２ａ，１−Ｐ１ｂ，１−Ｐ２ｂ，１−Ｐ３ａ，１−Ｐ４ａ，１−Ｐ３ｂ，１−Ｐ４ｂ…ｐチャネル型ＭＯＳトランジスタ
１−Ｎ１ａ，１−Ｎ１ｂ，１−Ｎ２ａ，１−Ｎ２ｂ，１−Ｎ３ａ，１−Ｎ３ｂ，１−Ｎ４ａ，１−Ｎ４ｂ，１−Ｎ５ａ，１−Ｎ５ｂ…ｎチャネル型ＭＯＳトランジスタ
２０３，ＳＡ１，ＳＡ２…センスアンプ回路
ＮＷ１…ｎ型不純物が注入されたｎ型のウェル
ＰＷ１，ＰＷ２…ｐ型不純物が注入されたｐ型のウェル
ＳＡ−Ｎ−ＭＯＳ，ＳＡ−Ｐ−ＭＯＳ…電源ノード
ＢＬＴａ，ＢＬＴｂ，ＢＬＢａ，ＢＬＢｂ…ビット線
ＬＩＯＴａ，ＬＩＯＴｂ，ＬＩＯＢａ，ＬＩＯＢｂ…ローカルＩＯ線
ＬＶＢＬ，ＢＬＰＲＢ，ＢＬＥＱＴ，ＣＬＭ…信号線
５０，５１…ウェルの外縁

Claims (19)

1. メモリセルと、
   前記メモリセルに接続されたビット線と、
   隣り合うよう配置された互いに導電型の異なる第１ウェルおよび第２ウェルであって第１ウェルと第２ウェルとの間に境界が定義される第１ウェルおよび第２ウェルと、
   第１ウェルおよび第２ウェルにそれぞれ形成された互いにチャネル型の異なる第１トランジスタおよび第２トランジスタであって第１トランジスタのゲート電極および第２トランジスタのゲート電極が前記ビット線に共通接続される第１トランジスタおよび第２トランジスタと、
   前記境界と前記第１トランジスタとに挟まれるように前記第１ウェルに形成された第３トランジスタと、を備え、
   前記第３トランジスタのゲートにはビット線プリチャージ信号が与えられることを特徴とする半導体装置。
2. 前記第３トランジスタは前記境界の隣に設けられることを特徴とする請求項１に記載の半導体装置。
3. 別のビット線と、
   前記第１トランジスタが前記第３トランジスタと第４トランジスタとに挟まれるように前記第１ウェルに形成された第４トランジスタと、
   前記第２トランジスタが前記境界と第５トランジスタとに挟まれるように前記第２ウェルに形成された第５トランジスタと、をさらに備え、
   前記第４トランジスタのゲート電極および前記第５トランジスタのゲート電極は前記別のビット線に共通接続されることを特徴とする請求項２に記載の半導体装置。
4. 前記第１トランジスタと前記第４トランジスタとは隣り合うよう配置され、前記第２トランジスタと前記第５トランジスタとは隣り合うよう配置されることを特徴とする請求項３に記載の半導体装置。
5. 前記第１ウェルの導電型はＮ型であり、前記第２ウェルの導電型はＰ型であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
6. 前記第１トランジスタおよび前記第３トランジスタのそれぞれはＰチャネル型のトランジスタであり、前記第２トランジスタはＮチャネル型のトランジスタであることを特徴とする請求項５に記載の半導体装置。
7. 第１メモリセルおよび第２メモリセルと、
   前記第１メモリセルおよび前記第２メモリセルにそれぞれ接続された第１ビット線および第２ビット線と、
   対向する第１縁部および第２縁部により定義されるウェルと、
   前記第１縁部および前記第２縁部とそれぞれ隣り合うよう前記ウェルに形成された第１トランジスタおよび第２トランジスタであって第１トランジスタは前記第１ビット線のプリチャージのために動作し第２トランジスタは前記第２ビット線のプリチャージのために動作する第１トランジスタおよび第２トランジスタと、
   前記第１トランジスタと前記第２トランジスタとの間になるように前記ウェルに形成された第３トランジスタおよび第４トランジスタと、を備え、
   前記第３トランジスタのゲートおよび前記第４トランジスタのゲートはそれぞれ前記第１ビット線および前記第２ビット線に接続されることを特徴とする半導体装置。
8. 第３メモリセルおよび第４メモリセルと、
   前記第３メモリセルおよび前記第４メモリセルにそれぞれ接続された第３ビット線および第４ビット線と、
   前記第１トランジスタと前記第２トランジスタとの間になるように前記ウェルに形成された第５トランジスタおよび第６トランジスタと、を備え、
   前記第５トランジスタのゲートおよび前記第６トランジスタのゲートはそれぞれ前記第３ビット線および前記第４ビット線に接続されることを特徴とする請求項７に記載の半導体装置。
9. 前記第３トランジスタと前記第５トランジスタとは隣り合うよう配置され、前記第４トランジスタと前記第６トランジスタとは隣り合うよう配置されることを特徴とする請求項８に記載の半導体装置。
10. 前記ウェルは第１ウェルであり、
    本半導体装置はさらに、
    前記第１ウェルと第２ウェルとが前記第１縁部をそれらのウェルの間の境界として定義するよう前記第１ウェルの隣に配置される第２ウェルであって第２ウェルの導電型は前記第１ウェルの導電型とは異なる第２ウェルと、
    前記第２ウェルに形成された第５トランジスタと、を備え、
    前記第５トランジスタのゲートは前記第１ビット線に接続されることを特徴とする請求項７に記載の半導体装置。
11. 前記第１ウェルと第３ウェルとが前記第２縁部をそれらのウェルの間の境界として定義するよう前記第１ウェルの隣に配置される第３ウェルであって第３ウェルの導電型は前記第２ウェルの導電型と同じである第３ウェルと、
    前記第３ウェルに形成された第６トランジスタと、をさらに備え、
    前記第６トランジスタのゲートは前記第２ビット線に接続されることを特徴とする請求項１０に記載の半導体装置。
12. 第３メモリセルおよび第４メモリセルと、
    前記第３メモリセルおよび前記第４メモリセルにそれぞれ接続された第３ビット線および第４ビット線と、
    前記第１トランジスタと前記第２トランジスタとの間になるように前記第１ウェルに形成された第７トランジスタおよび第８トランジスタと、をさらに備え、
    前記第７トランジスタのゲートおよび前記第８トランジスタのゲートはそれぞれ前記第３ビット線および前記第４ビット線に接続され、
    前記第３トランジスタと前記第７トランジスタとは隣り合うよう配置され、前記第４トランジスタと前記第８トランジスタとは隣り合うよう配置されることを特徴とする請求項１１に記載の半導体装置。
13. 前記第２ウェルおよび前記第３ウェルにそれぞれ形成された第９トランジスタおよび第１０トランジスタをさらに備え、
    前記第９トランジスタのゲートおよび前記第１０トランジスタのゲートはそれぞれ前記第３ビット線および前記第４ビット線に接続されることを特徴とする請求項１２に記載の半導体装置。
14. 前記第３トランジスタ、前記第５トランジスタ、前記第７トランジスタおよび前記第９トランジスタは前記第１ビット線と前記第３ビット線との電位差を増幅し、前記第４トランジスタ、前記第６トランジスタ、前記第８トランジスタおよび前記第１０トランジスタは前記第２ビット線と前記第４ビット線との電位差を増幅することを特徴とする請求項１３に記載の半導体装置。
15. 前記第５トランジスタは前記第１ウェルの第１縁部の隣に配置され、前記第６トランジスタは前記第１ウェルの第２縁部の隣に配置されることを特徴とする請求項１３に記載の半導体装置。
16. 前記第１トランジスタから前記第１０トランジスタは一列に配置されることを特徴とする請求項１５に記載の半導体装置。
17. 前記第１ウェルの導電型はＮ型であり、前記第２ウェルおよび前記第３ウェルの導電型はＰ型であることを特徴とする請求項１５または１６に記載の半導体装置。
18. 前記第１トランジスタから前記第４トランジスタ、前記第７トランジスタ、および前記第８トランジスタのそれぞれはＰチャネル型のトランジスタであり、前記第５トランジスタ、前記第６トランジスタ、前記第９トランジスタおよび前記第１０トランジスタのそれぞれはＮチャネル型のトランジスタであることを特徴とする請求項１７に記載の半導体装置。
19. 前記第１トランジスタのゲートおよび前記第２トランジスタのゲートにはプリチャージ信号が
    共通に与えられることを特徴とする請求項７から１８のいずれかに記載の半導体装置。

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