JP2015095725A - 半導体集積回路 - Google Patents

Abstract

【課題】配線数が少なく、かつデータレート、接続スレーブ個数、チップサイズ等の制約が少ない半導体集積回路を提供する。【解決手段】少なくとも１個のマスタと、複数個のスレーブとの間で行なわれる通信を、２配線で行う半導体集積回路であって、前記マスタ（またはスレーブ）側は、出力端が前記２配線に接続された出力バッファと、前記２配線からの信号を入力するための入力回路と、マスタ（またはスレーブ）の全体動作を制御するマスタ（またはスレーブ）側制御部とを有し、前記マスタ側制御部が、前記出力バッファの出力の継続時間の長さを制御することによりデータ送信を実現し、前記スレーブ側制御部が、スレーブ応答区間における"High"/"Low"を、無応答、あるいは、２配線とも"Low"出力とするように前記出力バッファを制御することにより、前記スレーブからマスタへのデータ送信を実現する。【選択図】図１−１

Description

本発明は、有線にて、マスタ⇒スレーブ間におけるシリアルデータ通信と、スレーブへの電源供給をおこなう通信方式、ならびに、それに使用する半導体集積回路に関する。

従来、特許文献１（非特許文献１も同じ）ないし特許文献２に記載されているように、１端子（信号/電源兼用）、２配線（信号線：１、GND：１）で、マスター（１個ないし複数個）とスレーブ（複数個）が通信する技術がある。

米国特許第５２１０８４６号明細書 米国特許第６５３２５０６号明細書

マキシム・ジャパン株式会社、"１−Ｗｉｒｅの概要"、〈URL:http://japan.maximintegrated.com/products/1-wire/pdfs/what_is_1-wire_jp.pdf〉

特許文献１（非特許文献１も同じ）ならびに特許文献２に記載の発明は、信号線（１端子）と電源を兼用するため、信号線="Hi"レベルの時のみ信号線から電源を供給でき、"Low"レベル時は電源供給できない。このため、以下に示す問題点がある。

（ａ）スレーブ側：信号線="Low"レベル間の電源を保持する為、比較的大きなサイズの電源/GND間の平滑コンデンサが必要である。この平滑コンデンサを小さくするには、信号線="Low"継続時間、消費電流を小さくする必要がある。
（C１×ΔV１≧Icc×Δt１、C１=電源/GND間の平滑コンデンサ、ΔV１=電源の許容下降電圧、Icc=消費電流、Δt１="Low"継続時間）

（ｂ）マスタ側：信号線="Low"->"High"の変化の際、信号線の寄生容量とともに、各スレーブの電源にも充電する必要があるため、比較的大きなサイズの出力ドライバが必要である。出力ドライバサイズを小さくするには、接続スレーブ個数、信号線寄生容量、充電時の変化電圧を小さくしたり、許容する信号線立上り時間を大きくしたりする必要がある。
（I(Drive)×Δt２≧N×C２×ΔV２、I(Drive)="High"ドライブ電流、Δt２=信号線立上り時間、N=接続スレーブ個数、C２=信号線寄生容量、ΔV２=充電時の変化電圧）

このように、データレート、接続スレーブ個数、チップサイズ（マスタ側：出力ドライバサイズ、スレーブ側：電源/GND間の平滑コンデンサのサイズ）等に制約が必要である。

また、特許文献１に記載の発明は、マスタ/スレーブともオープンドレイン型であり、"High"ドライブはプルアップ抵抗を使用するため、Low→High、および、High→Low遷移時間ともにプルアップ抵抗値と信号線の寄生容量により制約を受ける、という問題点がある。

また、特許文献２に記載の発明は、マスタ側は"High","Low"ドライブ両方、スレーブ側は"Low"ドライブ、であるため、High/Lowドライブが衝突する可能性があり、衝突（コリジョン）回避策が必要である、等の問題点がある。

本発明は前述の問題点に鑑み、配線数が少なく、かつデータレート、接続スレーブ個数、チップサイズ（マスタ側：出力ドライバサイズ、スレーブ側：電源/GND間の平滑コンデンサのサイズ）等に制約が少ない半導体集積回路を提供することを目的とする。
さらに、マスタ側からスレーブ側にデータを送るのに当たり、伝送線路を平衡回路にすることで、コモンモードのノイズを減らすこと、さらに、１ビットのデータを送るのに要する伝送路の反転動作の回数を減らすことで周囲への不要輻射を抑えることを目的とする。

本発明の半導体集積回路は、少なくとも１個のマスタと、複数個のスレーブとの間で行なわれる通信を、２配線で行う半導体集積回路であって、
前記マスタ側は、
出力端が前記２配線に接続された１組のマスタ側出力バッファと、
前記２配線からの信号を入力するための１組のマスタ側入力回路とマスタの全体動作を制御するマスタ側制御部とを有し、
前記スレーブ側は、
出力端が前記２配線に接続された１組のスレーブ側出力バッファと、
前記２配線からの信号を入力するための１組のスレーブ側入力回路と、
前記２配線間の電位差を整流して、スレーブ側の動作電力を取り出す整流回路とスレーブの全体動作を制御するスレーブ側制御部とを有し、
前記マスタ側制御部が、前記マスタ側出力バッファの出力を"High"/"Low"、または"Low"/"High"に固定する継続時間の長さを制御することによりデータ"0"、"1"送信を実行し、
前記スレーブ側制御部が、スレーブ応答区間における"High"/"Low"を、無応答、あるいは、２配線とも"Low"出力とするように前記スレーブ側出力バッファを制御することにより、前記スレーブからマスタへのデータ送信を実現することを特徴とする。
また、本発明の半導体集積回路の他の特徴とするところは、少なくとも１個のマスタと、複数個のスレーブとの間で行なわれる通信を、２配線で行う半導体集積回路であって、
前記マスタ側は、
出力端が前記２配線に接続された１組のマスタ側出力バッファと、
前記２配線からの信号を入力するための１組のマスタ側入力回路と、
マスタ用電源/GNDと、
マスタの全体動作を制御するマスタ側制御部を有し、
前記スレーブ側は、
出力端が前記２配線に接続された１組のスレーブ側出力バッファと、
前記２配線からの信号を入力するための１組のスレーブ側入力回路と、
前記２配線の間に接続された整流回路と前記整流回路の出力（＝スレーブ用電源/GND）に接続された平滑コンデンサと、
スレーブの全体動作を制御するスレーブ側制御部を有し、
マスタからスレーブへの電源供給は、前記マスタ側制御部が前記マスタ側出力バッファの出力を"High"/"Low"、または"Low"/"High"のいずれかに制御することで行い、
スレーブ側は、前記２配線の間に接続された整流回路から動作電源を取り出すことで行い、
マスタからスレーブへのデータ送信は、前記マスタ側制御部が出力バッファの出力を"High"/"Low"、または"Low"/"High"に固定する継続時間の長さを制御することにより決定し、
前記スレーブからマスタへのデータ送信は、スレーブ応答区間における"High"/"Low"を、前記スレーブ側が無応答、あるいは、２配線とも"Low"出力とするように前記スレーブ側出力バッファを制御することによりデータ"0","1"送信を実行することを特徴とする。

本発明によれば、スレーブの"１"応答時を除いて信号線（２端子）いずれか一方から常に電源を供給できる。これにより、スレーブ側：従来文献に比べ、電源/GND間の平滑コンデンサのサイズを小さくすることが可能である。
また、本発明の他の特徴によれば、マスタ側の信号線が"Low"⇒"High"の変化の際、信号線の寄生容量のみ考慮し、各スレーブの電源への充電は、さほど考慮する必要がないため、従来文献に比べ、出力ドライバのサイズを小さくすることが可能である。
又、周囲への不要輻射を抑えることができる。

本発明の第１の実施形態を示し、半導体集積回路の構成例を示すブロック図である。 出力バッファの構成例を示すブロック図である。 出力バッファの構成例を示すブロック図である。 本発明の第２の実施形態を示し、半導体集積回路の構成例を示すブロック図である。 本発明の第３の実施形態を示し、半導体集積回路の構成例を示すブロック図である。 実施形態を示し、マスタからスレーブへデータを送信する時の信号タイミングを示す図である。 実施形態を示し、スレーブからマスタへデータを送信する時の信号タイミングを示す図である。

（第１の実施形態）
以下、図面を参照しながら本発明の実施形態を説明する。
図１−１は、本発明の第１の実施形態の構成例を示すブロック図である。
図１−１において、１００はマスタ、１１０、１２０、１３０はスレーブを示す。スレーブ１１０とスレーブ１２０、スレーブ１３０は、同じ回路構成であるため、スレーブ１２０、スレーブ１３０の回路の図示は省略している。TRX０、TRX１は、通信に使用する２本（１対）の配線である。また、図１−１には３つのスレーブ１１０〜１３０を示しているが、スレーブは３個以上であってもよい。

１０１、１０２、１１１、１１２は、３ステート（Hi-Z機能付き）出力バッファ、１０３、１０４、１１３、１１４は入力回路、１１５は整流回路（ダイオードブリッジ）、１１６は電源/GND間の平滑コンデンサ、１０７はマスタ側制御部、１１７はスレーブ側制御部である。マスタ側制御部１０７およびスレーブ側制御部１１７は、マスタ１００とスレーブ１１０との間で行なわれる送信/受信を制御するために設けられている。VCC＿Mは、マスタ１００の電源であり、GND＿Mは、マスタ１００のGNDである。VCC＿S１はスレーブ１１０の電源であり、GND＿S１は、スレーブ１１０のGNDである。

マスタ側制御部１０７は、詳細な構成を省略するが、マスタ１００の全体動作を制御するために、ＣＰＵ、ＲＯＭ及びＲＡＭよりなるコンピュータシステム、またはLogic回路などにより構成されている。ＣＰＵ搭載の場合は、ＲＯＭに格納されているプログラムをＲＡＭに展開し、ＣＰＵが実行することにより後述するマスタ１００の動作を実現している。

スレーブ側制御部１１７もマスタ側制御部１０７と同様な構成である。ＣＰＵ搭載の場合は、ＲＯＭに格納されているプログラムをＲＡＭに展開し、ＣＰＵが実行することにより後述するスレーブ１１０の動作を実現している。

図４は、マスタ⇒スレーブ間における送信時の１対の配線TRX０、TRX１の信号波形の一例を示す図である。
図５は、スレーブ⇒マスタ間における送信時の１対の配線TRX０、TRX１の信号波形の一例を示す図である。

以下、図１−１、図４を参照しながら、本発明の第１の実施形態のマスタ１００⇒スレーブ１１０間の送信時の動作を説明する。
マスタ１００⇒スレーブ１１０間のデータ送信時は、マスタ１００の出力バッファ１０１、出力バッファ１０２は出力イネーブル設定とし、出力バッファ１０１、１０２の出力="High"/"Low"、ないしは"Low"/"High"のいずれかに、マスタ側制御部１０７により設定される。また、スレーブ１１０側の出力バッファ１１１、出力バッファ１１２は出力Hi-Z設定（入力イネーブル）に、スレーブ側制御部１１７により設定される。

この場合、スレーブ１１０の電源VCC＿S１は、１対の配線TRX０、TRX１から整流回路１１５を介して供給され、電源/GND間の平滑コンデンサ１１６により保持される。

データ"０"、"１"は、マスタ１００の出力が"High"/"Low"、ないしは"Low"/"High"の継続時間長により決定する。本実施形態においては、継続時間がある時間より長いと"１"とし、短い時は"０"とする。例えば、マスタ１００側のマスタ側制御部１０７で、データ"０"時の継続時間をT0、データ"１"時の継続時間をT1、時間長の相対比をT0：T1＝1：3に設定する。

スレーブ１１０側では、データ"０"、"１"を判定するしきい値を、2*T0（=T0とT1の中間値）に、スレーブ側制御部１１７が設定する事で、マスタ１００側から送信された"０"、"１"データを、入力回路１１３、１１４を介してスレーブ１１０側で受信可能としている。

通例、マスタ１００側とスレーブ１１０側で、継続時間Ｔ０、Ｔ１の時間幅は、各々の発振回路（オシレータ）、タイマー（ともに１０７、１１７に含まれる。）でカウントする。各オシレータの発振周波数のばらつきにより、マスタ１００側とスレーブ１１０側とで継続時間Ｔ０、Ｔ１の時間幅の認識が異なる可能性がある。そこで、マスタ１００⇒スレーブ１１０へのデータ送信に先立ち、"０"、"１"の固定配列パタン（SYNCパタン）を送信することで、マスタ１００側の継続時間Ｔ０、Ｔ１の時間幅をスレーブ１１０側が学習し、スレーブ１１０側で"０"、"１"を正しく受信できるようにしている。

継続時間Ｔ０、Ｔ１の比を、マスタ、スレーブのオシレータの発振周波数ばらつきによるＴ０、Ｔ１の最大値,最小値より大きく設定すれば、マスタ１００⇒スレーブ１１０へのデータ送信に先立ち"０"、"１"の固定配列パタン（SYNCパタン）を送信せずに判定することも可能である。
（例：T0(Max.) ＜(スレーブでのT0,T1判定閾値)＜ T1(Min.)）
また、図４ではデータ"０"時の継続時間T０、データ"１"時の継続時間Ｔ１をT0＜T1となるように設定しているが、T0＞T1となるように設定してもよい。

次に、図１−１、図５を参照しながら、本発明の第１の実施形態のスレーブ１１０⇒マスタ１００間の送信時の動作を説明する。
スレーブ１１０⇒マスタ１００間の送信時は、マスタ１００の出力バッファ１０１、出力バッファ１０２は出力イネーブル設定とし、出力バッファ１０１/１０２出力="High"/"Low"、ないしは"Low"/"High"のいずれかとする。
スレーブ１１０側の出力バッファ１１１、１１２は、後述の"１"応答時を除き、出力Hi-Z設定（入力イネーブル）とする。

この場合、スレーブ１１０の電源VCC＿S１は、１対の配線TRX０、TRX１から整流回路１１５を介して供給され、電源/GND間の平滑コンデンサ１１６により保持される。継続時間長は、T１固定とする。

スレーブ１１０は、図５の点線枠の範囲に応答する。例えば、"０"応答は、無応答とする。"１"応答は、出力バッファ１１１、１１２を両方とも"Low"出力に、スレーブ側制御部１１７が設定する。このとき、１対の配線TRX０、TRX１は、短絡された状態に近くなるため、１対の配線TRX０、TRX１が"Low"出力に設定されたことは、入力回路１０３、１０４を介してマスタ側制御部１０７が検知することができる。これにより、マスタ１００側のマスタ側制御部１０７は、スレーブ１１０が応答したことを識別できる。

この場合、"１"応答区間のみ、マスタ１００⇒スレーブ１１０に電源が供給されないが、"１"応答区間は短時間であり、かつスレーブ１１０の電源/GND間の平滑コンデンサ１１６により電源レベルを一定の時間、保持することができるので問題はない。

なお、スレーブ１１０の応答区間（図５の点線枠の範囲）において、マスタ１００側の出力バッファの"High"ドライブ電流をしぼることで、スレーブ応答中にVCC＿M⇒TRX0/1⇒GND＿Mに流れる電流を抑制する手法も適用することができる。
例えば、マスタ側出力バッファ１０１、１０２を、図１−２に示すような複数個のバッファ並列接続で構成し、各々の出力バッファの"High","Low"ドライブ電流を異なる値に設定する。通例は出力バッファを全てONし、電流を抑制したい区間のみ、出力バッファを一部ON（他はOFF）し、スレーブ側出力バッファの"Low"駆動能力よりマスタ側出力バッファの"High"駆動能力を小さくすることにより、スレーブ応答時のマスタ側の消費電流を抑制することが可能である。

この手法は、１対の配線TRX０、TRX１の電圧の変化を大きくできるので、マスタ側入力回路を、バッファ等の単純な回路構成にすることができる。（図５において、"1"応答時の電圧降下が、0.5×VCCより大きい場合に相当する）。しかし、スレーブの応答中にスレーブ１１０に電源を供給できないため、スレーブ１１０の電源/GND間の平滑コンデンサ１１６を比較的大きくする必要がある。

また、スレーブ１１０の応答区間（図５の点線枠の範囲）において、スレーブ側出力バッファの駆動レベルを弱くする方法もある。
例えば、スレーブ側出力バッファ１１１、１１２を、図１−２に示すような複数個のバッファ並列接続で構成し、各々の出力バッファの"High","Low"ドライブ電流を異なる値に設定する。スレーブ応答時に電流を抑制したい場合は、スレーブ側出力バッファの一部をON（他はOFF）し、スレーブ側出力バッファの"Low"駆動能力をマスタ側出力バッファの"High"駆動能力より小さくすることにより、スレーブ応答時のマスタ側の消費電流を抑制することが可能である。

この手法は、スレーブの応答中にもスレーブに電源を供給できる利点がある。スレーブ１１０の電源/GND間の平滑コンデンサ１１６を小さくする事が可能である。（図５において、"1"応答時の電圧降下が、0.5×VCCより小さい場合に相当する）。しかし、１対の配線TRX０、TRX１の電圧の変化は少ないので、マスタ１００の出力バッファ１０１、１０２の電源電流の変化を、マスタ側電流検出回路１０５ａ、１０５ｂにて検出することで、スレーブ１１０の応答を検出する。これにより、マスタ側入力回路１０３、１０４を、マスタ側電流検出回路１０５ａ、１０５ｂで代替できる。（図１−３の、"電流検出回路"部を参照。電源電流が大きい時="1"応答、小さい時="0"応答に相当する。）
また、"０"応答は、出力バッファ１１１、１１２を両方とも"Low"出力にし、"１"応答は、無応答とするようにしてもよい。
また、図５では、マスタ１００がTRX０、TRX１を変化させる時間長を、図４におけるT1と同じ時間に設定しているが、これをＴ０と同じ時間に設定しても、Ｔ０、Ｔ１のどちらとも違う時間に設定してもよい。

前述のように、本実施形態の半導体装置によれば、配線数が少なく、かつデータレート、接続スレーブ個数、チップサイズ（マスタ側：出力ドライバサイズ、スレーブ側：電源/GND間の平滑コンデンサのサイズ）等に制約が少ない接触式の通信方式および回路を実現することができる。

（第２の実施形態）
図２は、本発明の第２の実施形態の半導体集積回路の構成例を示すブロック図である。
２００はマスタ、２１０、２２０、２３０はスレーブを示す。スレーブ２１０と２２０、２３０は、同じ回路構成であるため、スレーブ２２０、スレーブ２３０の回路の図示は省略している。本実施形態においても、図２には３つのスレーブ２１０〜２３０を示しているが、スレーブは３個以上であってもよい。TRX０、TRX１は、通信に使用する２本（１対）の配線である。

２０１、２０２、２１１、２１２は、出力バッファとして用いる"Low"出力トランジスタであり、例えばN型MOSトランジスタで構成される。２０３、２０４、２１３、２１４は入力回路である。２１５は整流回路（ダイオードブリッジ）、２１６は電源/GND間の平滑コンデンサである。

２０７はマスタ側制御部、２１７はスレーブ側制御部であり、これらの制御部は送信/受信を制御する。２０９a、２０９bはプルアップ抵抗またはアクティブ・ロードである。２０８a,２０８bはプルアップ抵抗またはアクティブ・ロードの有効/非有効を決定するスイッチ（例えば、P型MOSトランジスタ）である。VCC＿Mは、マスタ２００の電源,GND＿Mは、マスタ２００のGNDである。VCC＿S１はスレーブ２１０の電源,GND＿S１は、スレーブ２１０のGNDである。

図４は、マスタ⇒スレーブ間における送信時の１対の配線TRX０、TRX１の信号波形の一例を示す図である。
図５は、スレーブ⇒マスタ間における送信時の１対の配線TRX０、TRX１の信号波形の一例を示す図である。

第２の実施形態の半導体集積回路の動作は、第１の実施形態とほとんど同じである。異なる点は、マスタ側の"High"出力を、第１の実施形態ではマスタ１００側の出力バッファ１０１、１０２で行うのに対し、第２の実施形態ではマスタ２００側のプルアップ抵抗またはアクティブ・ロードの有効/非有効を決定するスイッチ２０８a、２０８b、プルアップ抵抗またはアクティブ・ロード２０９a、２０９bで行うこと、
マスタ側の"Low"出力を、第１の実施形態ではマスタ１００側の出力バッファ１０１、１０２で行うのに対し、第２の実施形態ではマスタ２００側の"Low"出力トランジスタ２０１,２０２で行うこと、
スレーブ側の"Low"出力を、第１の実施形態ではスレーブ１１０側の出力バッファ１１１、１１２で行うのに対し、第２の実施形態ではスレーブ２１０側の"Low"出力トランジスタ２１１、２１２で行うことである。

図２において、マスタ２００側のプルアップ抵抗またはアクティブ・ロードの有効/非有効を決定するスイッチ２０８a、２０８bを外し、プルアップ抵抗またはアクティブ・ロード２０９a、２０９bの1端をＶＣＣ＿Ｍに接続してもかまわない。

（第３の実施形態）
図３は、本発明の第３の実施形態の構成例を示すブロック図である。
図３において、３００はマスタ、３１０、３２０、３３０はスレーブを示す。スレーブ３１０とスレーブ３２０、スレーブ３３０は、同じ回路構成であるため、スレーブ３２０、スレーブ３３０の回路の図示は省略している。TRX０、TRX１は、通信に使用する２本（１対）の配線である。また、図３には３つのスレーブ３１０〜３３０を示しているが、スレーブは３個以上であってもよい。

３０１、３０２、３１１、３１２は、３ステート（Hi-Z機能付き）出力バッファ、３０３、３０４、３１３、３１４は入力回路、３１５は整流回路（ダイオードブリッジ）、３１６は電源/GND間の平滑コンデンサ、３０７はマスタ側制御部、３１７はスレーブ側制御部である。マスタ側制御部３０７およびスレーブ側制御部３１７は、マスタ３００とスレーブ３１０との間で行なわれる送信/受信を制御するために設けられている。

３０９a、３０９bはプルアップ抵抗またはアクティブ・ロードである。３０８a,３０８bはプルアップ抵抗またはアクティブ・ロードの有効/非有効を決定するスイッチ（例えば、P型MOSトランジスタ）である。
VCC＿Mは、マスタ３００の電源,GND＿Mは、マスタ３００のGNDである。VCC＿S１はスレーブ３１０の電源,GND＿S１は、スレーブ３１０のGNDである。

第３の実施形態の半導体集積回路の動作は、第１の実施形態とほとんど同じである。
異なる点は、"スレーブ３１０、３２０、３３０が応答する可能性のあるタイミング（図５の点線枠内）のみ、出力バッファ３０１，３０２の出力をHi-Zにし、マスタ３００側のプルアップ抵抗またはアクティブ・ロードの有効/非有効を決定するスイッチ３０８a、３０８bをONし、プルアップ抵抗またはアクティブ・ロード３０９a、３０９bから"High"ドライブすることである。プルアップ抵抗またはアクティブ・ロードの等価抵抗値を、マスタ側出力バッファ３０１，３０２の"High"側の等価抵抗値より大きくすることにより、スレーブ応答時の消費電流を小さくすることが可能である。

この場合、"１"応答区間のみ、マスタ３００⇒スレーブ３１０に電源が供給されないが、"１"応答区間は短時間であり、かつスレーブ３１０の電源/GND間の平滑コンデンサ３１６により電源レベルを一定の時間、保持することができるので問題はない。

図３において、マスタ３００側のプルアップ抵抗またはアクティブ・ロードの有効/非有効を決定するスイッチ３０８a、３０８bを外し、プルアップ抵抗またはアクティブ・ロード３０９a、３０９bの1端をVCC＿Mに接続してもかまわない。

TRX０、TRX１ 通信に使用する２本（１対）の配線
１００ マスタ
１１０、１２０、１３０ スレーブ
１０１、１０２、１１１、１１２ ３ステート（Hi-Z機能付き）出力バッファ
１０３、１０４、１１３、１１４ 入力回路
１０５a、１０５b 電流検出回路
１１５ 整流回路（ダイオードブリッジ）
１１６ 電源/GND間の平滑コンデンサ
１０７ マスタ側制御部
１１７ スレーブ側制御部
VCC＿M/GND＿M マスタの電源/GND
VCC＿S１/GND＿S１ スレーブの電源/GND

Claims (6)

1. 少なくとも１個のマスタと、複数個のスレーブとの間で行なわれる通信を、２配線で行う半導体集積回路であって、
   前記マスタ側は、
   出力端が前記２配線に接続された１組のマスタ側出力バッファと、
   前記２配線からの信号を入力するための１組のマスタ側入力回路とマスタの全体動作を制御するマスタ側制御部とを有し、
   前記スレーブ側は、
   出力端が前記２配線に接続された１組のスレーブ側出力バッファと、
   前記２配線からの信号を入力するための１組のスレーブ側入力回路と、
   前記２配線間の電位差を整流して、スレーブ側の動作電力を取り出す整流回路とスレーブの全体動作を制御するスレーブ側制御部とを有し、
   前記マスタ側制御部が、前記出力バッファの出力を"High"/"Low"、または"Low"/"High"の継続時間の長さを制御することによりデータ"0"、"1"送信を実行し、
   前記スレーブ側制御部が、スレーブ応答区間における"High"/"Low"を、無応答、あるいは、２配線とも"Low"出力とするように前記出力バッファを制御することにより、前記スレーブからマスタへのデータ送信を実現することを特徴とする半導体集積回路。
2. 少なくとも１個のマスタと、複数個のスレーブとの間で行なわれる通信を、２配線で行う半導体集積回路であって、
   前記マスタ側は、
   出力端が前記２配線に接続された１組のマスタ側出力バッファと、
   前記２配線からの信号を入力するための１組のマスタ側入力回路と、
   マスタ用電源/GNDと、
   マスタの全体動作を制御するマスタ側制御部を有し、
   前記スレーブ側は、
   出力端が前記２配線に接続された１組のスレーブ側出力バッファと、
   前記２配線からの信号を入力するための１組のスレーブ側入力回路と、
   スレーブ用電源/GNDと、
   前記スレーブ用電源とGNDとの間に配設された整流回路と、
   前記整流回路と並列に接続された平滑コンデンサと、
   スレーブの全体動作を制御するスレーブ側制御部を有し、
   マスタからスレーブへの電源供給は、前記マスタ側制御部が前記出力バッファの出力を"High"/"Low"、または"Low"/"High"のいずれかに制御することで行い、
   マスタからスレーブへのデータ送信は、前記マスタ側制御部が出力バッファの出力を"High"/"Low"、または"Low"/"High"の継続時間の長さを制御することによりデータ"0"、"1"送信を実行し、
   前記スレーブからマスタへのデータ送信は、スレーブ応答区間における"High"/"Low"を、前記スレーブ側制御部が無応答、あるいは、２配線とも"Low"出力とするように前記出力バッファを制御することにより実現することを特徴とする半導体集積回路。
3. 前記出力バッファを、３ステート（Hi-Z機能付き）出力バッファにより構成したことを特徴とする請求項２に記載の半導体集積回路。
4. 前記出力バッファを、"Low"出力トランジスタで構成し、
   前記マスタ側には、前記２配線に接続されたプルアップ抵抗またはアクティブ・ロードと、プルアップ抵抗またはアクティブ・ロードの有効/非有効を決定するドライブトランジスタを設けたことを特徴とする請求項２に記載の半導体集積回路。
5. 前記マスタ側には、前記２配線に接続されたプルアップ抵抗またはアクティブ・ロードと、プルアップ抵抗またはアクティブ・ロードの有効/非有効を決定するドライブトランジスタを設けたことを特徴とする請求項３に記載の半導体集積回路。
6. 少なくとも１個のマスタと、複数個のスレーブとの間で行なわれる通信を、２配線で行う半導体集積回路であって、
   前記マスタ側は、
   出力端が前記２配線に接続された１組のマスタ側出力バッファと、
   前記１組のマスタ側出力バッファに流れる電流を検出する電流検出回路とマスタの全体動作を制御するマスタ側制御部とを有し、
   前記スレーブ側は、
   出力端が前記２配線に接続され、前記１組のマスタ側出力バッファより駆動能力の小さな１組のスレーブ側出力バッファと、
   前記２配線からの信号を入力するための１組の入力回路と前記２配線間の電位差を整流して、スレーブ側の動作電力を取り出す整流回路とスレーブの全体動作を制御するスレーブ側制御部とを有し、
   前記マスタ側制御部が、前記出力バッファの出力を"High"/"Low"、または"Low"/"High"固定する継続時間の長さを制御することによりデータ"0"、"1"送信を実行し、
   前記スレーブ側制御部が、スレーブ応答区間における"High"/"Low"を、無応答、あるいは、２配線とも"Low"出力とするように前記出力バッファを制御することにより、前記スレーブからマスタへのデータ送信を実現することを特徴とする半導体集積回路。

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