JP2015035510A - 発光素子 - Google Patents

Abstract

【課題】 本発明は、信頼性を高めた発光素子を提供することを目的とする。
【解決手段】 本発明に係る発光素子は、第１半導体層と、第１半導体層の上面側に設けられた第２半導体層と、第１半導体層の上面に設けられた第１電極と、第２半導体層の上面に設けられた第２電極と、第２半導体層の上面および側面を覆う絶縁層と、を有する。第１電極は、下方から上方に向かって順に、幅狭部と、幅狭部よりも幅が広い幅広部と、を有する。さらに、第１電極の幅広部は、絶縁層における第２半導体層の上面を覆う部分から空隙を介して離間している。
【選択図】 図１

Description

本発明は、半導体層を有する発光素子に関する。

発光素子として種々の構造のものが提案されている。例えば、特許文献１及び２に開示される発光素子では、ｎ型半導体層に形成されたｎ側電極とｐ型半導体層に形成されたｐ側電極とが同一平面側に配置されており、ｎ側電極が絶縁層を介してｐ型半導体層上に延在するように構成されている。これにより、ｎ側電極の表面積を大きくすることができるので、フェイスダウン実装する際の実装性の向上が期待できる。

特開2012-243849号公報 特開2012-138499号公報

しかしながら、ｎ側電極とｐ側半導体層とを絶縁する絶縁層は、製造過程における異物の混入や、発光素子を実装基板へ実装する際の圧力などによって損傷する虞がある。そして、絶縁層が損傷しているとリーク電流が発生し、素子の信頼性の低下を招く可能性がある。

本発明は、上記課題に鑑みてなされたものであり、ｎ側電極とｐ側半導体層との間における高い絶縁性を確保した発光素子を提供することを目的とする。

本発明に係る発光素子は、第１半導体層と、前記第１半導体層の上面側に設けられた第２半導体層と、前記第１半導体層の上面に設けられた第１電極と、前記第２半導体層の上面に設けられた第２電極と、前記第２半導体層の上面および側面を覆う絶縁層と、を有する。また、前記第１電極および前記第２電極が設けられた側を実装面とする発光素子である。そして、前記第１電極は、下方から上方に向かって順に、幅狭部と、前記幅狭部よりも幅が広い幅広部と、を有する。さらに、前記第１電極の幅広部は、前記絶縁層における前記第２半導体層の上面を覆う部分から空隙を介して離間している。

本発明によれば、実装性を高めると共に、ｎ側電極とｐ側半導体層との間における絶縁性を高めた発光素子とすることができる。

本発明の一実施形態に係る発光素子の部分断面図である。 本発明の一実施形態に係る発光素子の平面図である。 図１の一部を拡大した図である。 本発明の一実施形態に係る発光素子の製造フローを表した図である。

以下に図面を参照しながら、本発明を実施するための形態を説明する。ただし、以下に示す形態は、本発明の技術思想を具体化するための例示であって、本発明を以下に限定するものではない。また、各図面が示す部材の大きさや位置関係等は、説明を明確にするために誇張していることがある。さらに、同一の名称、符号については、原則として同一もしくは同質の部材を示しており、重複した説明は適宜省略する。

図１に、本実施形態に係る発光素子１００の部分断面図（図２のＡ−Ａ’部における断面図）を示す。図２は、発光素子１００を実装面側から見た図である。図３は第１電極４０および第２電極３０を説明するための部分拡大図である。また、図４（ａ）〜（ｉ）に、発光素子１００の製造工程をそれぞれ示す。なお、本明細書では、図１等の下側（光が取り出される側）を「下」と表現し、図１等の上側（発光素子１００が実装基板に実装される側）を「上」と表現している。

各図に示すように、発光素子１００は、第１半導体層２１と、第１半導体層２１の上面側に設けられた第２半導体層２３と、第１半導体層２１の上面に設けられた第１電極４０と、第２半導体層２３の上面に設けられた第２電極３０と、第２半導体層２３の上面および側面を覆う絶縁層５０と、を有する。ここで、発光素子１００は、第１電極４０および第２電極３０が設けられた側を実装面とする所謂フェイスダウン実装型の発光素子である（つまり、発光素子１００は、第１電極４０および第２電極３０が設けられた側（図１の上側）と反対の側（図１の下側）から光が取出されるように構成されている。）。そして、図１および図３に示すように、第１電極４０は、下方から上方に向かって順に、幅狭部４０ｂと、幅狭部よりも幅が広い幅広部４０ａと、を有する。また、第１電極の幅広部４０ａは、絶縁層５０における第２半導体層２３の上面を覆う部分から空隙を介して離間している。

これにより、実装性を向上させるとともに、絶縁性の高い発光素子とすることができる。

つまり、発光素子１００では、第１電極幅広部４０ａが第２半導体層２３の上方に張り出すように構成されている。これにより、第１半導体層２１に第１電極４０を形成するために第２半導体層２３を除去する領域を大きくすることなく第１電極４０の上面の面積を大きくすることができるので、フェイスダウン実装する場合において光出力を維持したままで実装性を向上させることができる。さらに、第１電極幅広部４０ａは絶縁層５０だけでなく空隙を介して第２半導体層２３の上方に張り出している。これにより、絶縁層５０が損傷していたとしても、空隙により両者間の絶縁をより確実に確保することができるので、信頼性の高い発光素子とすることができる。

以下、発光素子における主な構成要素について、図面を参照しながら説明する。なお、発光素子１００としてはＬＥＤ（発光ダイオード）を用いる。

（基板１０）
基板１０は、半導体をエピタキシャル成長させるためのものである。基板１０としては、サファイアやスピネル等を用いることができる。また、発光素子１００をフェイスダウン実装する場合、基板１０の裏面が光取り出し面となるため、基板１０は、少なくとも、この光の波長に対して透明であることが好ましい。もちろん、発光素子１００において、最終的に基板１０を除去することもできる。

（半導体構造２０）
図１に示すように、半導体構造２０は、下方から順に、ｎ型半導体層である第１半導体層２１と、活性層２２と、ｐ型半導体層である第２半導体層２３と、を備える。各層の材料は、特に限定されるものではないが、青色発光とする場合は、例えばＩｎ_ＸＡｌ_ＹＧａ_{１−Ｘ−Ｙ}Ｎ（０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ＜１）などの窒化物半導体を用いることができる。

ここでは、第１半導体層２１をｎ型半導体層、第２半導体層２３をｐ型半導体層、第１電極４０をｎ側電極、第２電極３０をｐ側電極としているが、第１半導体層２１をｐ型半導体層、第２半導体層２３をｎ側半導体層、第１電極４０をｐ側電極、第２電極３０をｎ側電極とすることも可能である。後述する第１接触部４１、第２接触部３３、第１パッド部４２、第２パッド部３４についても同様である。

（第１電極４０）
図３は、第１電極４０および第２電極３０の構造を説明するために、図１の一部を拡大した図である。第１半導体層２１の上面には、ｎ側電極となる第１電極４０が設けられている。図３に示すとおり、第１電極４０は、断面視において、その上部が下部よりも幅が広く、第２半導体層２３の上方にまで伸張している。第１電極４０のうち、第２半導体層２３の上方に張り出している部分が第１電極幅広部４０ａであり、第２半導体層２３の上方に張り出していない部分が、第１電極幅狭部４０ｂである。

第１電極幅広部４０ａは、第２半導体層２３の上方に空隙を介して張り出している。これにより、両者をより確実に絶縁することができるので、信頼性を向上させることができる。

第１電極幅狭部４０ｂを第１電極幅広部４０ａに比べて幅狭とすることで活性層２２を含む領域を大きく除去する必要がない一方で、第１電極幅広部４０ａを第１電極幅狭部４０ｂに比べて幅広とすることで第１電極４０の上面の面積を大きく確保することができる。つまり、活性層２２を含む領域を確保することにより一定の光出力を維持しつつ、第１電極４０の上面の面積を大きくすることにより実装時において第１電極４０と第２電極３０にかかる圧力差を軽減できるので実装性も向上させることができる。なお、第１電極４０上部表面の面積を広くすることで、発光素子１００の特性検査時、プローブ針が接触する領域を広く確保できるという利点もある。

第１電極４０は、第１半導体層２１に接して設けられた第１接触部４１と、第１接触部４１上に設けられた第１パッド部４２と、を備える。第１接触部４１は、第１半導体層２１とオーミック接触するためのものである。第１パッド部４２は、外部と接続されるものであり、外部からは電流が供給される。

第１接触部４１としては、単層で形成することもできるし、多層で形成することもできる。第１接触部４１を多層とする場合は、左端を最下層として、Ｔｉ／Ａｕ、Ａｌ／Ｔｉ／Ａｕ、Ａｌ／Ｔｉ／Ｐｔ／Ａｕ、Ｔｉ／Ｐｔ／Ａｕ、ＡｌＣｕＳｉ／Ｔｉ／Ｐｔ／Ａｕなどで構成することができる。この中でも、ＡｌＣｕＳｉ／Ｔｉ／Ｐｔ／Ａｕの多層膜を用いれば、最下層のＡｌＣｕＳｉで光を反射しつつ、良好なオーミック特性を得ることができる。その場合、各層の膜厚は、例えば、それぞれ３５０ｎｍ、３００ｎｍ、５０ｎｍ、４５０ｎｍとすることができる。

第１パッド部４２は、第１接触部４１をシード電極とする電解メッキにより形成することができる。第１パッド部４２としては、電気抵抗が低く、電解メッキにより形成できるものなら特に限定されない。例えば、Ｓｎ、Ｐｄ、Ｐｔ、Ａｕ、Ｃｕ、Ｎｉなどの単層膜や、Ａｕ、Ｃｕ、Ｎｉの多層膜、ＡｕＳｎ合金等を用いることができ、ＡｕＳｎ合金を用いるのが好ましい。これにより、安価で電気抵抗および接触抵抗が低い第１パッド部４２とすることができる。ＡｕＳｎ合金の組成としては、例えば、Ａｕが８０％、Ｓｎが２０％とすることができる。

また、実装基板との良好な接合性を得るために、第１パッド部４２の上面をＣＭＰ（化学的機械的研磨）などにより研磨して平坦化することできる。これにより、接合界面におけるボイドの発生を抑制することができる。なお、第１パッド部４２の最上層を、例えば、前述したＡｕＳｎ合金とすれば、最上層にＡｕを用いた場合よりも、ＣＭＰにより平坦性を確保しやすい。第１パッド部４２の総膜厚は１０μｍ以上とすることができる。これにより、接続不良を発生を抑制できる。また、第１パッド部４２上面と後述する第２パッド部３４上面の高さを揃えれば、実装基板への実装性がさらに向上するため好ましい。

（第２電極３０）
第２半導体層２３の上面には、ｐ側電極として第２電極３０が形成されている。図３に示すとおり、第２電極３０は上部（第２電極幅狭部３０ａ）が下部（第２電極幅広部３０ｂ）より幅狭となっており、下部（第２電極幅広部３０ｂ）が上部（第２電極幅狭部３０ａ）より幅広となっている。ここで、第２電極幅広部３０ｂは、上下方向において第１電極４０と対向しており、第２電極幅狭部３０ａは上下方向において第１電極４０と対向しないように構成されている。第２電極幅狭部３０ａを第２電極幅広部３０ｂよりも幅狭とすることで、第２半導体層２３と第２電極３０との接触面積を大きくしつつ、第１電極幅広部４０ａの幅を第２電極幅広部３０ｂの上方、すなわち第２半導体層２３の上方まで伸長させることができる。

図３に示すように、第２電極幅広部３０ｂは、光反射率の高い金属からなる光反射部３１と、光反射部３１を被覆する被覆部３２と、を有する。また、第２電極幅狭部３０ａは、被覆部３２の上面に設けられた第２接触部３３と、第２接触部３３上に設けられた第２パッド部３４と、を有する。

光反射部３１は、第２半導体層２３上に、第２半導体層２３の略全面を覆うように設けることができる。これにより、活性層２２で発生した光を、光反射部３１が光取り出し面である基板１０の裏面側に反射させることができるので、光取り出し効率を向上させることができる。さらに、光反射部３１は、第２半導体層２３とオーミック接触するものであることが好ましい。したがって、光反射部３１としては、Ａｇの単層膜、Ａｇを最下層とするＮｉ、Ｔｉなどとの多層膜を用いることができる。光反射部３１を多層膜とする場合は、例えばＡｇ／Ｎｉ／Ｔｉ／ＰｔやＡｇ／Ｎｉ／Ｔｉ／Ｒｕを用いることができる。この際、各層の膜厚は、例えば、最下層から１００ｎｍ、３００ｎｍ、１００ｎｍ、１００ｎｍとすることができる。光反射部３１としては、これらの材料を、例えば、スパッタリングや蒸着により、順次積層して形成することができる。

被覆部３２は、Ａｇからなる光反射部３１の上面および側面を覆っており、主としてＡｇのマイグレーションを防止するためのバリア層として機能する。

被覆部３２としては、例えば、Ｔｉ、Ａｕ、Ｗなどの金属の単層膜やこれらの金属の多層膜を用いることができる。被覆部３２を単膜とする場合は、例えば、Ａｌ−Ｃｕ系合金を用いることができる。また、被覆部３２を多層膜とする場合は、例えば、Ｔｉを最下層（光反射部３１側）とするＴｉ（最下層）／Ａｕ／Ｗ／Ｔｉを用いることができる。この場合、膜厚は、例えば、下層側からそれぞれ２ｎｍ、１７００ｎｍ、１２０ｎｍ、３ｎｍとすることができる。

第２接触部３３は被覆部３２と接触するものであり、第２接触部３３上には第２パッド部３４が形成されている。第２パッド部３４は、外部と接続されるものであり、外部からは電流が供給される。第２接触部３３および第２パッド部３４は、第１接触部４１及び第１パッド部４２と同様の材料および膜厚で構成することができる。

発光素子１００においては、図２で表わすように、第１パッド部４２の実装面表面の合計面積と、第２パッド部３４の実装側表面の合計面積と、が等しくなるように構成することが好ましい。第１パッド部４２と第２パッド部３４を同じ表面積とすることで、本発明の発光素子１００を実装基板上に押圧接触させて実装する際、第１パッド部４２と第２パッド部３４にかかる圧力が等しくなるため、安定して実装することができる。

（絶縁層５０）
図１に示すように、絶縁層５０は、第１半導体層２１、第２半導体層２３及び被覆部３２のうち、第１接触部４１又は第２接触部３３が設けられていない領域の表面（上面および側面）を被覆するものであり、発光素子１００の保護膜として機能する。これにより、絶縁層５０によって被覆された部分と第１電極４０とを電気的に絶縁することができる。特に、第２半導体層２３と第１電極４０の間に絶縁層５０が介在することで、両者間におけるリークの発生を軽減することができる。また、絶縁層５０が第２電極幅広部３０ｂの上面および側面を覆うことで、金属からなる被覆部３２と第１電極４０とを電気的に絶縁することができる。

絶縁層５０は、例えばＳｉＯ_２、ＳｉＮなどを用いることができ、蒸着、スパッタリングなどの公知の方法によって形成することができる。絶縁層５０の膜厚は１００ｎｍ以上とすることが好ましく、例えば、ＳｉＯ_２を用いる場合は３５０ｎｍ程度の膜厚とすることができる。

第２半導体層２３の上面を覆う部分の絶縁層５０は、第１電極幅広部４０ａと、空隙を介して離間している。このような形態とすることで、第２半導体層２３と第１電極４０の間を絶縁層５０と空隙とで二重に絶縁することができる。これにより、絶縁層５０が損傷していた場合であっても、空隙によって第２半導体層２３と第１電極４０の間の絶縁性を保つことが可能である。したがって、絶縁層５０の直上に第１電極４０が接するように設けられる場合に比べ、リーク電流の発生を抑制することができる。

また、第１電極幅狭部４０ｂも同様に、第２半導体層２３の側面を覆う部分の絶縁層５０と空隙を介して離間することで、第１電極４０と第２半導体層２３の間の絶縁性をより高めることができる。さらに、第２電極幅広部３０ｂの上面が第１電極幅広部４０ａと空隙を介して離間し、より好ましくは第２電極幅広部３０ｂの側面が第１電極４０ａの全体と空隙を介して離間することで、金属からなる被覆部３２と第１電極４０の間の絶縁性を高めることができる。最も好ましいのは、絶縁層５０と第１電極４０との間の全域において、前述の空隙が一続きの連続したものとして設けられていることである。このように空隙を設けることで、第１電極４０と、第１半導体層２１、第２半導体層２３および第２電極３０との間の絶縁性をさらに高めることができる。

以下、発光素子１００の製造方法について説明する。

（半導体成長工程）
まず、サファイアなどの透光性の基板１０上に、第１半導体層２１、活性層２２および第２半導体層２３を備える半導体構造２０を成長させる（図４（ａ）参照）。

（第２電極形成工程）
次に、第２半導体層２３の上面に、リフトオフ法により、所定形状の光反射部３１を形成する（図４（ａ）参照）。その後、スパッタリング等により、被覆部３２を構成する部材を全面に成膜してから、フォトリソグラフィ法により光反射部３１を覆う所定形状の被覆部３２を形成する（図４（ａ）参照）。

（第１半導体層露出工程）
次に、図４（ａ）に示すように、反応性イオンエッチング（ＲＩＥ）により、第２半導体層２３および活性層２２、さらに第１半導体層２１の一部を除去して、第１半導体層２１を露出させる。

（絶縁層形成工程）
次に、図４（ｂ）に示すように、第１半導体層２１、第２半導体層２３、および被覆部３２の表面全体に、例えば、スパッタリングにより絶縁層５０を形成する。

（第１レジストパターン形成工程）
次に、図４（ｃ）に示すように、フォトリソグラフィ法により、第１電極４０を形成する領域に開口部Ｘを、第２電極３０を形成する領域に開口部Ｙを、それぞれ有する第１レジストパターン６０を形成する。

（開口部絶縁層除去工程）
そして、図４（ｄ）に示すように、第１レジストパターン６０をマスクとして、開口部Ｘおよび開口部Ｙの絶縁層５０をエッチングにより除去し、それぞれ第１半導体層２１および被覆部３２を露出させる。

（金属膜形成工程）
次に、図４（ｅ）に示すように、スパッタリングなどにより絶縁層５０及び第１レジストパターン６０上に第１接触部４１および第２接触部３３となる金属膜７０を形成する。

（第２レジストパターン形成工程）
次に、図４（ｆ）に示すように、第１レジストパターン６０を除去することなく、フォトリソグラフィ法により、開口部Ｙの周縁部における金属膜７０の上に第２レジストパターン８０を形成する。第２レジストパターン８０の高さは、後に形成する第１パッド部４２、第２パッド部３４の高さよりも高くなるように形成する。

（第１パッド部・第２パッド部形成工程）
次に、図４（ｇ）に示すように、開口部Ｘおよび開口部Ｙ上の金属膜７０の上面に、第１パッド部４２および第２パッド部３４を形成する。第１パッド部４２および第２パッド部３４は、金属膜７０をシード電極として電解メッキにより形成することができる。電解メッキは、図４に示した第２レジストパターン８０形成の工程まで終了したウェハをメッキ液に浸漬し、金属膜を負電極とし、この負電極とメッキ液に浸漬した正電極（不図示）との間に電流を流すことにより行うことができる。

（第１パッド部・第２パッド部研磨工程）
次に、図４（ｈ）に示すように、研磨などにより第１パッド部４２と第２パッド部３４の上部の一部を除去して、両者の高さを揃える。これにより、フェイスダウン実装しやすい発光素子とすることができる。この際、第２レジストパターン８０の一部も除去されるので、第１パッド部４２、第２パッド部３４および第２レジストパターン８０の高さが一致することになる。

（第２レジストパターン・第１レジストパターン除去工程）
次に、剥離液を用いて、図４（ｉ）に示すように、第２レジストパターン８０および第１レジストパターン６０を除去する。この際、第２レジストパターン８０と第１レジストパターン６０には金属膜７０が存在するので、まずは第２レジストパターン８０が除去されるが、続いて第１レジストパターン６０も除去される。これは、金属膜７０のうち、第１パッド部４２と第２パッド部３４の間に位置する部分は第１レジストパターン６０と接しているものの、金属膜７０とレジスト材料との密着力は弱いので、剥離液を用いて超音波洗浄する際に、金属膜７０が部分的に剥離して、剥離液が第１レジストパターン６０まで達するからである。このような理由により、第１レジストパターン６０の存在していた部分、すなわち、絶縁層５０と第１接触部４１に囲まれた部分に空隙が形成される。この空隙が絶縁層５０と第１接触部４１の間に介在することで、絶縁性をより向上させることができる。

１００ 発光素子
１０ 基板
２０ 半導体構造
２１ 第１半導体層
２２ 活性層
２３ 第２半導体層
３０ 第２電極
３０ａ 第２電極幅狭部
３０ｂ 第２電極幅広部
３１ 光反射部
３２ 被覆部
３３ 第２接触部
３４ 第２パッド部
４０ 第１電極
４０ａ 第１電極幅広部
４０ｂ 第１電極幅狭部
４１ 第１接触部
４２ 第１パッド部
５０ 絶縁層
６０ 第１レジストパターン
７０ 金属膜
８０ 第２レジストパターン
Ｘ，Ｙ 開口部

Claims (6)

1. 第１半導体層と、前記第１半導体層の上面側に設けられた第２半導体層と、前記第１半導体層の上面に設けられた第１電極と、前記第２半導体層の上面に設けられた第２電極と、前記第２半導体層の上面および側面を覆う絶縁層と、を有し、前記第１電極および前記第２電極が設けられた側を実装面とする発光素子であって、
   前記第１電極は、下方から上方に向かって順に、幅狭部と、前記幅狭部よりも幅が広い幅広部と、を有し、
   前記第１電極の幅広部は、前記絶縁層における前記第２半導体層の上面を覆う部分から空隙を介して離間している、ことを特徴とする発光素子。
2. 前記第１電極の幅狭部は、前記絶縁層における前記第２半導体層の側面を覆う部分から空隙を介して離間している、ことを特徴とする請求項１に記載の発光素子。
3. 前記第２電極は、下方から上方に向かって順に、幅広部と、前記幅広部よりも幅が狭い幅狭部と、を有し、
   前記絶縁層は、前記第２電極の幅広部の上面および側面を覆っており、
   前記第１電極の幅広部は、前記絶縁層における前記第２電極の幅広部の上面を覆う部分から空隙を介して離間している、ことを特徴とする請求項１又は２に記載の発光素子。
4. 前記第１電極は、前記絶縁層における前記第２電極の幅広部の側面を覆う部分から空隙を介して離間している、ことを特徴とする請求項３に記載の発光素子。
5. 前記絶縁層と前記第１電極との間の全域において前記空隙が連続して設けられている、ことを特徴とする請求項１ないし４のいずれか１項に記載の発光素子。
6. 前記第２電極の幅広部は、前記第２半導体層の上面に設けられた光反射部と、前記光反射部を覆う被覆部と、を有する、ことを特徴とする請求項３、請求項４又は請求項３もしくは請求項４を引用する請求項５のいずれか１項に記載の発光素子。

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