JP2015006738A - 記録素子基板、記録ヘッド及び記録装置 - Google Patents

Abstract

【課題】電源ラインの電位変動の影響を受けにくく、動作面において有利な記録ヘッドの記録素子基板を提供する。【解決手段】記録素子基板は、記録データに基づいて記録媒体に記録を行う複数のユニットを備えた記録素子基板であって、前記複数のユニットのそれぞれは、前記記録媒体に対して記録を行うための記録素子と、ゲート端子に電圧が供給されることによりソースフォロアとして動作し、前記記録素子に電流を供給するＭＯＳ型の第１トランジスタと、ゲート端子に入力される制御信号に応答して前記記録素子への電流の供給を制御するＭＯＳ型の第２トランジスタと、を有する。【選択図】図５

Description

本発明は、記録素子基板、記録ヘッド及び記録装置に関する。

プリンタ等に代表されるインクジェット方式の記録装置は、記録媒体に対して記録を行う記録ヘッドを備える。記録ヘッドは記録素子基板を備えており、当該記録素子基板には記録データに基づいて記録を行うための記録素子と、当該記録素子を駆動するための駆動トランジスタとが設けられうる。

特開２００２−３５５９７０号公報

記録素子及び駆動トランジスタは、電源ラインと接地ラインとの間に配され、記録を行う際には電源ラインに電位変動が生じうる。この電位変動は、同時に駆動される記録素子の数が多くなるほど顕著になるため、記録素子基板は当該電位変動を考慮した回路構成を採る必要がある。

なお、特許文献１には、記録素子及び駆動トランジスタと、駆動トランジスタの制御端子に制御信号を供給する制御部とが互いに異なる電源で動作する構成が開示されている。この構成によると、駆動トランジスタの制御端子には一定の電位の制御信号が供給され、記録素子に供給される電流量は上述の電源電位変動の影響を受けにくい。しかしながら、特許文献１には、定電流を記録素子に供給する素子と、当該記録素子を制御する素子とを個別に設けることは開示されていない。

本発明の目的は、電源ラインの電位変動の影響を受けにくく、動作面において有利な記録ヘッドの記録素子基板を提供することにある。

本発明の一つの側面は、記録データに基づいて記録媒体に記録を行う複数のユニットを備えた記録素子基板であって、前記複数のユニットのそれぞれは、前記記録媒体に対して記録を行うための記録素子と、ゲート端子に電圧が供給されることによりソースフォロアとして動作し、前記記録素子に電流を供給するＭＯＳ型の第１トランジスタと、ゲート端子に入力される制御信号に応答して前記記録素子への電流の供給を制御するＭＯＳ型の第２トランジスタと、を有することを特徴とする。

本発明によれば、電源ラインの電位変動の影響を受けにくく、動作面において有利な記録ヘッドの記録素子基板が得られる。

記録装置の内部構成の例を説明する図。 記録ヘッドの構成の例を説明する図。 記録ヘッドの内部構成の例を説明する図。 記録装置のシステム構成の例を説明する図。 記録素子基板の回路構成の一部の例を説明する図。 ＤＭＯＳトランジスタの断面構成の例を説明する図。 電源供給部の回路構成の例を説明する図。 記録素子基板の回路構成の一部の他の例を説明する図。 記録素子基板の回路構成の一部の他の例を説明する図。 記録素子基板の回路構成の一部の他の例を説明する図。

（記録装置）
図１は、プリンタ、ファクシミリ、コピー機等に代表されるインクジェット方式の記録装置９００の内部構成を例示している。記録装置９００は、記録用紙Ｐにインクを吐出する記録ヘッド８１０を備える。記録ヘッド８１０はキャリッジ９２０の上に搭載され、キャリッジ９２０は、螺旋溝９２１を有するリードスクリュー９０４に取り付けられうる。リードスクリュー９０４は、駆動力伝達ギア９０２及び９０３を介することにより、駆動モータ９０１の回転に連動して回転しうる。これにより、記録ヘッド８１０は、キャリッジ９２０と共にガイド９１９に沿って矢印ａ又はｂ方向に移動しうる。

記録用紙Ｐは、紙押え板９０５によってキャリッジ移動方向に沿って押さえられており、プラテン９０６に対して固定される。記録装置９００は、記録ヘッド８１０を往復移動させて、搬送部（不図示）によってプラテン９０６上に搬送された記録用紙Ｐに対して記録を行う。

また、記録装置９００は、フォトカプラ９０７及び９０８を介して、キャリッジ９２０に設けられたレバー９０９の位置を確認し、駆動モータ９０１の回転方向の切換を行う。支持部材９１０は、記録ヘッド８１０のインク吐出口（ノズル）を覆うためのキャップ部材９１１を支持している。吸引手段９１２は、キャップ内開口９１３を介してキャップ部材９１１の内部を吸引することによる記録ヘッド８１０の回復処理を行う。レバー９１７は、吸引による回復処理を開始するために設けられ、キャリッジ９２０と係合するカム９１８の移動に伴って移動し、駆動モータ９０１からの駆動力がクラッチ切換等の公知の伝達手段によって制御される。

また、本体支持板９１６は、移動部材９１５及びクリーニングブレード９１４を支持しており、移動部材９１５は、クリーニングブレード９１４を移動させ、ワイピングによる記録ヘッド８１０の回復処理を行う。また、記録装置９００には記録制御部（不図示）が設けられ、当該記録制御部は上述の各機構の駆動を制御する。

（記録ヘッド）
図２は、記録ヘッド８１０の外観を例示している。記録ヘッド８１０は、複数のノズル８００を有する記録ヘッド部８１１と、記録ヘッド部８１１に供給するためのインクを保持するインクタンク８１２とを備えうる。インクタンク８１２と記録ヘッド部８１１とは、例えば破線Ｋで分離することができ、インクタンク８１２を交換することができる。記録ヘッド８１０は、キャリッジ９２０からの電気信号を受け取るための電気的コンタクト（不図示）を備えており、当該電気信号にしたがってインクを吐出して上述の記録を行う。インクタンク８１２は、例えば繊維質状又は多孔質状のインク保持材（不図示）を有しており、当該インク保持材によってインクを保持しうる。

図３は、記録ヘッド８１０の内部構成を例示している。記録ヘッド８１０は、基体８０８と、基体８０８の上に配され、流路８０５を形成する流路壁部材８０１と、インク供給部８０３を有する天板８０２とを備える。また、記録素子として、ヒータ８０６（発熱部）が、記録ヘッド８１０が備える記録素子基板（後述）に各ノズル８００に対応して配列されている。各ヒータ８０６は、当該ヒータ８０６に対応して設けられた駆動トランジスタ（不図示）を導通状態にして、通電されることによって発熱する。

インク供給路８０３からのインクは、共通インク室８０４に蓄えられ、各流路８０５を介して各ノズル８００に供給される。各ノズル８００に供給されたインクは、当該ノズル８００に対応するヒータ８０６が駆動されて発熱することによって、当該ノズル８００から吐出される。なお、インク温度が高いときはインクの吐出量が増加し、インク温度が低いときはインクの吐出量が減少しうる。

（システム構成）
図４は、記録装置９００のシステム構成を例示している。記録装置９００は、インターフェース１７００、ＭＰＵ１７０１、ＲＯＭ１７０２、ＲＡＭ１７０３及びゲートアレイ１７０４を有する。インターフェース１７００には記録信号が入力される。ＲＯＭ１７０２は、ＭＰＵ１７０１が実行する制御プログラムを格納する。ＲＡＭ１７０３は、前述の記録信号や記録ヘッド１７０８に供給された記録データ等、各種データを保存する。ゲートアレイ１７０４は、記録ヘッド１７０８に対する記録データの供給制御を行い、また、インターフェース１７００、ＭＰＵ１７０１、ＲＡＭ１７０３の間のデータ転送の制御を行う。

記録装置９００は、記録ヘッドドライバ１７０５、並びにモータドライバ１７０６及び１７０７、搬送モータ１７０９、キャリアモータ１７１０をさらに有する。キャリアモータ１７１０は記録ヘッド１７０８を搬送する。搬送モータ１７０９は記録用紙を搬送する。記録ヘッドドライバ１７０５は記録ヘッド１７０８を駆動する。モータドライバ１７０６及び１７０７は搬送モータ１７０９及びキャリアモータ１７１０をそれぞれ駆動する。

インターフェース１７００に記録信号が入力されると、この記録信号は、ゲートアレイ１７０４とＭＰＵ１７０１の間でプリント用の記録データに変換されうる。この記録データにしたがって各機構が所望の動作を行い、このようにして上述の記録が為される。

（第１実施形態）
以下、図５乃至７を参照しながら、第１実施形態の記録素子基板Ｉ_１について述べる。図５は、記録素子基板Ｉ_１の構成の一部を示している。記録素子基板Ｉ_１は、ヒータ１０１と、ＮチャネルＭＯＳ型の第１トランジスタ１０２及び第２トランジスタ１０３とをそれぞれが有する複数のユニットＵを備える。ここでは、理解の容易化のため、１つのユニットＵについて（ヒータ１０１、トランジスタ１０２及びトランジスタ１０３を、それぞれ１つずつ）示している。

ヒータ１０１は、記録媒体に対して記録を行うための記録素子として機能する。ヒータ１０１が駆動されて発熱することによって前述のノズルからインクが吐出される。具体的には、ヒータ１０１の両端に電圧が印加され、ヒータ１０１に電流が流れることにより、ヒータ１０１は発熱する。トランジスタ１０２は、ゲート端子に定電圧が供給されることでソースフォロアとして動作する。これによって、トランジスタ１０２はヒータ１０１に定電流を供給する。トランジスタ１０３のゲート端子に制御信号が入力される。トランジスタ１０３は、当該制御信号に応答してヒータ１０１に供給する電流を制御する。トランジスタ１０２及び１０３は、いずれも同じ導電型のＭＯＳ型のトランジスタである。

トランジスタ１０２及び１０３並びにヒータ１０１は、ノード１０４とノード１０６との間に配されている。トランジスタ１０２及び１０３がＮチャネル型のトランジスタの場合、トランジスタ１０２は、電源ノード１０４とヒータ１０１の第１端子ｎ１との間に電流経路を形成するように配される。そして、トランジスタ１０３は、接地ノード１０６とヒータ１０１の第２端子ｎ２との間に電流経路を形成するように配されうる。なお、電源ノード１０４には、電源用の電極１０５を介して電源電圧が供給され、接地ノード１０６は、ＧＮＤ用の電極１０７を介して接地される。電極１０５、１０７は、それぞれ、外部からの電圧が供給されるパッド部であってもよい。電極１０５−電極１０７間の電位差Ｖｈは、例えば３２［Ｖ］である。

一方で、トランジスタ１０２及び１０３がＰチャネル型のトランジスタの場合、１０３がＮチャネルＭＯＳ型のトランジスタの場合と比べ電位が逆転する。つまり、トランジスタ１０２は、接地ノード１０４とヒータ１０１の第１端子ｎ１との間に電流経路を形成するように配され、トランジスタ１０３は、電源ノード１０６とヒータ１０１の第２端子ｎ２との間に電流経路を形成するように配されうる。なお、接地ノード１０４には、ＧＮＤ用の電極１０５を介して接地され、電源ノード１０６は、電源用の電極１０７を介して電源電圧が供給さる。以下、トランジスタ１０２及び１０３がＮチャネル型のトランジスタの場合について記載する。

トランジスタ１０２のゲート端子には、電源供給部１０８により一定の電圧Ｖｇｈが供給される。電圧Ｖｇｈは、例えば２８［Ｖ］である。電源供給部１０８は、電源ノード１０４−接地ノード１０６間の電位差にかかわらず、トランジスタ１０２のゲート端子に電圧Ｖｇｈを供給しうる。このような構成により、トランジスタ１０２はソースフォロワ型を形成している。よって、トランジスタ１０２のソース電位（即ち、端子ｎ１の電位）は、記録を行うことにより生じうる電源ノード１０４及び接地ノード１０６の電位変動の影響を受けにくい。電圧Ｖｇｈは、好適には、トランジスタ１０２のドレイン端子の電圧に対して、トランジスタ１０２の閾値電圧分以上に低い。つまり、トランジスタ１０２は飽和領域で動作することが好ましい。また、トランジスタ１０２のドレイン端子に電圧が供給されている間は、電源供給部１０８が連続的に電圧Ｖｇｈを供給する。つまり、トランジスタ１０２のゲート端子への電圧供給が、トランジスタ１０２のドレイン端子への電圧の供給と同期しておこなわれる。なお、トランジスタ１０２は、詳細は後述するが、ソース端子とバックゲート端子（バルク）とが電気的に接続されている。

一方、トランジスタ１０３のゲート端子には、制御部１０９からの制御信号が入力される。当該制御信号の電位の変化の幅Ｖｇｌは、例えば５［Ｖ］であり、０〜５［Ｖ］の範囲内で変化しうる。制御部１０９は、公知の論理回路やバッファ回路を用いて、５Ｖ電源系の電源で動作するように構成されればよい。このような構成により、トランジスタ１０３はソース接地型を形成しており、当該制御信号に応答してヒータ１０１を駆動しうる。例えば、トランジスタ１０３のゲート電位が５［Ｖ］のときは、トランジスタ１０３が導通状態になり、ヒータ１０１が駆動される（ヒータ１０１が通電されて発熱する）。一方、当該ゲート電位が０［Ｖ］のときは、トランジスタ１０３は非導通状態であり、ヒータ１０１は駆動されない。

なお、Ｖｈ、Ｖｇｈ及びＶｇｌの間にはＶｇｌ＜Ｖｇｈ＜Ｖｈ（以下、第１式）の関係が成立している。好適には、トランジスタ１０３は非飽和領域で動作する。これによって、トランジスタ１０３は、トランジスタ１０２により供給される定電流を律速しないように構成される。

以上、上述の構成によると、記録素子基板Ｉ_１は、トランジスタ１０２によりヒータ１０１に定電流が供給されるため、記録を行うに際して電源ラインの電位変動による影響を受けにくく、記録素子基板Ｉ_１の動作面において有利である。また、この構成によると、記録素子基板Ｉ_１の設計において、駆動トランジスタの状態を切り替える設計と、駆動トランジスタの制御端子に一定の電圧を供給する設計とを個別に考慮して行うことができる。具体的には、例えば、電源供給部１０８と制御部１０９とを個別に設計することができる。電源供給部１０８は、ヒータ１０１の端子ｎ１の電位を固定して、ヒータ１０１に定電流が供給されるように設計されればよい。また、制御部１０９は、トランジスタ１０３のゲート電位Ｖｇｌが所望の範囲内で変化し、その変化が所望の周波数に追従できるように設計されればよい。よって、本実施形態の構成によると、記録素子基板Ｉ_１の動作設計が容易になり、記録素子基板Ｉ_１の設計面においても有利である。

なお、電源ノード１０４および接地ノード１０６の配線抵抗は、それぞれ、可能な限り低いことが望ましい。しかし、記録素子基板Ｉ_１のサイズを小さく作製するために電源ノード１０４及び接地ノード１０６が配置される領域には面積的な制限がある。この場合、接地ノード１０６の配線抵抗を、電源ノード１０４の配線抵抗より低くすることが望ましい。電源ノード１０４と接地ノード１０６を同一の配線層で形成する場合は、接地ノード１０６の配線幅が、電源ノード１０４の配線幅はより広いことが望ましい。これにより、上述の構成による、電源ノードの１０４の配線抵抗による電源ラインの電位変動の影響を受けにくくなることに加え、接地ノード１０６の配線抵抗が低くなることから接地ラインの電位変動を低くすることが可能となる。

図６は、上述のトランジスタ１０２及び１０３の断面構成の例を模式的に示している。トランジスタ１０２及び１０３には、高耐圧トランジスタの１つの例であるＤＭＯＳトランジスタ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ）が用いられうる。図６（ａ）は、トランジスタ１０２に対応する第１のＤＭＯＳトランジスタの断面構成を例示している。図６（ｂ）は、トランジスタ１０３に対応する第２のＤＭＯＳトランジスタの断面構成を例示している。図６（ａ）及び（ｂ）において、端子Ｓはソース端子に対応し、端子Ｄはドレイン端子に対応し、端子Ｇはゲート端子に対応し、端子ＢＧはバックゲート端子に対応している。

上述のＤＭＯＳトランジスタは、公知の半導体製造プロセスを用いて形成されうる。ここでは図６（ａ）の第１のＤＭＯＳトランジスタ（トランジスタ１０２）を例に用いて、その製造方法を述べる。まず、Ｐ型半導体領域１０を有する半導体基板が準備され、イオン注入法により、Ｐ型半導体領域１０にＮ型ウェル３が形成され、当該Ｎ型ウェル３の中にＰ型ウェル２が形成されうる。Ｎ型ウェル３は、Ｐ型ウェル２を取り囲むようにＰ型半導体領域１０に設けられ、Ｐ型ウェル２とＰ型半導体領域１０とを電気的に分離している。次に、半導体基板の上にゲート絶縁膜及びフィールド酸化膜１が形成され、当該ゲート絶縁膜及びフィールド酸化膜１の上の所望の領域にゲート電極６が形成されうる。その後、イオン注入法により、Ｐ型ウェル２の中にＮ型半導体領域４ｓが形成され、Ｎ型ウェル３の中にＮ型半導体領域４ｄが形成され、また、Ｐ型ウェル２の中にＰ型半導体領域５が形成されうる。

上述のウェル、半導体領域及びゲート電極によって第１のＤＭＯＳトランジスタ（トランジスタ１０２）が構成されている。Ｎ型半導体領域４ｄは第１のドレイン領域に対応し、Ｎ型半導体領域４ｓは第１のソース領域に対応し、Ｐ型半導体領域５は第１のＰ型拡散領域に対応する。また、Ｐ型ウェル２には、Ｐ型半導体領域５に電源を供給することによって電位が与えられ、ゲート電極６に活性化信号が供給されたときにＰ型ウェル２にＮ型チャネルが形成される。

また、前述のとおり、トランジスタ１０２は、ソース端子とバックゲート端子とが電気的に接続されている。トランジスタ１０２のゲート端子には、上述の例によると、２８［Ｖ］が印加されるため、バックゲート端子を０［Ｖ］に固定すると、Ｐ型半導体領域２（電位０［Ｖ］）との間でゲート絶縁膜の絶縁破壊をもたらしうる。そこで、トランジスタ１０２が図６（ａ）に例示された構成を採ることにより、ソース端子Ｓとバックゲート端子ＢＧとを電気的に接続しつつＰ型ウェル２とＰ型半導体領域１０とを電気的に分離することができる。この構成によると、上述のゲート絶縁膜の絶縁破壊が防止されうる。

一方、図６（ｂ）の第２のＤＭＯＳトランジスタ（トランジスタ１０３）は、Ｐ型ウェル２’とＮ型ウェル３’とが側面で互いに接するように形成されている点で、図６（ａ）の第１のＤＭＯＳトランジスタとは構造が異なる。トランジスタ１０３は、Ｐ型ウェル２’とＰ型半導体領域１０とが電気的に分離されなくてもよいため、図６（ｂ）に例示された構成を採っており、図６（ａ）の構造を採る場合よりも小さい面積で形成されうる。

なお、本実施形態では、トランジスタ１０２及び１０３として、横型のＤＭＯＳトランジスタの構造を例示したが、本発明の目的を逸脱しない範囲内で、他の構造の高耐圧トランジスタが用いられてもよい。

また、電源供給部１０８は、所望の定電圧が得られればよく、公知の回路構成を採ればよい。図７は、電源供給部１０８の回路構成を例示している。電源供給部１０８は、抵抗素子Ｒ１、Ｒ２及びＲ３、並びにトランジスタＭ１及びＭ２を用いて構成されている。電源供給部１０８には、外部から電源電圧ＶＨＴが供給されうる。電源供給部１０８は、抵抗素子Ｒ１〜Ｒ３の抵抗値やトランジスタＭ１及びＭ２のサイズを調節して、出力電圧Ｖｇｈが所望の値になるように設計することができる。

（第２実施形態）
図８を参照しながら、第２実施形態の記録素子基板Ｉ_２について述べる。第１実施形態では、ヒータ１０１に定電流を供給するための１つのトランジスタ１０２に対して、ヒータ１０１と、ヒータ１０１の駆動制御を行うためのトランジスタ１０３とが１つずつ配された構成を例示した。しかしながら、本発明は、この構成に限られるものではなく、図８に例示される記録素子基板Ｉ_２の複数のユニットＵのそれぞれが、１つのトランジスタ１０２、複数のヒータ１０１及び複数のトランジスタ１０３を含んで構成されてもよい。

複数のトランジスタ１０３のそれぞれは、前述の図６（ｂ）に例示されたＤＭＯＳトランジスタの構造を採りうる。ここで、複数のトランジスタ１０３のそれぞれは、Ｎ型半導体領域４ｓをソース領域として共有するように設けられうる。これにより、複数のトランジスタ１０３は、前述の図６（ａ）に例示されたＤＭＯＳトランジスタの構造を採る場合よりも小さい面積で形成されうる。一方、各トランジスタ１０３は、他のトランジスタ１０３との動作上の短絡を防止するため、他のトランジスタ１０３とは独立にドレイン領域やゲート電極を有する。

以上、本実施形態によると、第１実施形態と同様に、記録素子基板Ｉ_２の動作面及び設計面において有利であり、さらに、複数の記録素子の駆動制御を行うための複数のトランジスタ１０３を小さい面積で形成することができる。

（第３実施形態）
図９を参照しながら、第３実施形態の記録素子基板Ｉ_３について述べる。記録素子基板Ｉ_３の複数のユニットＵのそれぞれは、図９に例示されるように、グループＧ（Ｇ_１〜Ｇ_Ｎ）を形成しており、時分割駆動方式で動作しうる。具体的には、制御部１０９は、各グループＧにおける各ヒータ１０１が時分割駆動方式で駆動されるように、各トランジスタ１０３のゲート端子に制御信号を出力しうる。より具体的には、制御部１０９は、例えば、いずれのグループＧを選択するかを決定する信号と、各グループＧにおけるいずれのヒータ１０１を駆動するかを決定する信号とを出力する。

この構成により、ヒータ１０１が駆動されることにより生じる熱エネルギーの隣接ヒータ１０１への影響が低減されうる。各グループＧの１つのヒータ１０１が駆動される場合には、最大でＮ個のヒータ１０１が同時に駆動されうるため、電源ノード１０４及び接地ノード１０６の電位変動が顕著になりうる。しかしながら、前述のとおり、トランジスタ１０２のゲート端子には電源供給部１０８から定電圧が供給されており、各ヒータ１０１に流れる電流量は当該電位変動による影響を受けにくい。

以上、本実施形態の記録素子基板Ｉ_３によっても第１〜第２実施形態と同様の効果が得られ、また、記録素子基板Ｉ_３は、複数の記録素子を時分割駆動方式で駆動することにより生じうる電源の電位変動の下においても、適切に動作しうる。

なお、本実施形態では、最大でＮ個のヒータ１０１が同時に駆動されうるため、トランジスタ１０２のドレイン端子の電位が顕著に低下しうる。よって、電源供給部１０８から供給される定電圧Ｖｇｈは、Ｖｇｌ＜Ｖｇｈ＜（Ｖｈ−（Ｎ×（Ｎ＋１）／２）×Ｉ_ＯＮ×Ｒ_ｈ）（以下、第２式）を満たすとよい。ここで、Ｉ_ＯＮは、１つのヒータ１０１に流れる電流量を示し、Ｒ_ｈは、電源ノード１０４に対応するラインパターンのうちの隣接トランジスタ１０２間の配線抵抗を示している。なお、第２式におけるＶｇｈの上限値は、Ｎ個のヒータ１０１が同時に駆動された場合において、複数のトランジスタ１０２のうち、電源ノード１０４の電圧降下が最も大きいトランジスタ１０２のドレイン端子の電位である。例えば、Ｖｈ＝３２［Ｖ］、Ｎ＝３２、Ｉ_ＯＮ＝１００［ｍＡ］、Ｒ_ｈ＝０．１［Ω］、Ｖｇｌ＝５［Ｖ］とすると、第２式は、５［Ｖ］＜Ｖｇｈ＜２６．７２［Ｖ］となる。また、電圧Ｖｇｈは、上述の第２式を満たせばよいが、例えば粘性の高いインクを吐出する場合や吐出量を大きくする場合には、電圧Ｖｇｈを、第２式を満たしつつ更に高い電圧に設定してもよい。

（第４実施形態）
図１０を参照しながら、第４実施形態の記録素子基板Ｉ_４について述べる。第３実施形態では、複数のユニットＵが、時分割駆動方式で動作する複数のグループＧを形成する構成を例示した。しかしながら、本発明は、この構成に限られるものではなく、例えば、図１０に例示される記録素子基板Ｉ_４のように、複数のグループＧが２列（又は３列以上）を形成するように配列された構成でもよい。

各列の記録素子（記録素子列）は、例えば、互いに異なる種類のインクに対応しうる。例えば、第１列目の各ヒータ１０１および第２列目の各ヒータ２０１は、例えば当該種類に対応する仕様（形状、サイズ、抵抗値等）でそれぞれ設計されうる。また、各ヒータ１０１に定電流を供給するトランジスタ１０２および各ヒータ２０１に定電流を供給するトランジスタ２０２が、当該種類に対応する仕様でそれぞれ設計されてもよい。このことは、トランジスタ１０３及び２０４、電源ライン１０４及び２０４その他の構成要素についても同様である。

図１０では、電源用の電極１０５と電極２０５とを個別に示したが、これらは共通の電極によって設けられてもよい。このことは、ＧＮＤ用の電極１０７及び２０７についても同様である。また、ｋ＝１〜Ｎとして、第１列目の記録素子列および第２列目の記録素子列の２列において、トランジスタ１０３、ヒータ１０１、トランジスタ１０２は、当該２列の外側から順に配されている。当該２列の内側にトランジスタ１０２を配することにより、トランジスタ１０２のドレイン領域を当該２列の間で共有してもよい。

以上、本実施形態によると第１〜第３実施形態と同様の効果が得られ、また、異なる種類のインクに対応した記録素子列の設計をそれぞれ個別に行うことも可能である。

なお、電源供給部１０８がトランジスタ１０２のゲート端子に供給する定電圧Ｖｇｈ１と、電源供給部２０８がトランジスタ２０２のゲート端子に供給する定電圧Ｖｇｈ２とが満たすべき条件が、前述の第２式を用いて得られうる。例えば、Ｖｈ＝３２［Ｖ］、Ｎ＝３２、Ｉ_ＯＮ１＝１００［ｍＡ］、Ｉ_ＯＮ２＝８０［ｍＡ］、Ｒ_ｈ１＝０．１［Ω］、Ｒ_ｈ２＝０．２［Ω］、Ｖｇｌ＝５［Ｖ］とする。Ｉ_ＯＮ１は、１つのヒータ１０１に流れる電流量を示し、Ｒ_ｈ１は、電源ノード１０４に対応するラインパターンのうちの隣接トランジスタ１０２間の配線抵抗を示している。Ｉ_ＯＮ２は、１つのヒータ２０１に流れる電流量を示し、Ｒ_ｈ２は、電源ノード２０４に対応するラインパターンのうちの隣接トランジスタ２０２間の配線抵抗を示している。第２式によると、５［Ｖ］＜Ｖｇｈ１＜２６．７２［Ｖ］となり、５［Ｖ］＜Ｖｇｈ２＜２３．５５［Ｖ］となる。このようにして、第２式の範囲内で、インクの種類に応じて電圧Ｖｇｈ１及びＶｇｈ２を設定してもよい。

以上の４つの実施形態を述べたが、本発明はこれらに限られるものではなく、目的、状態、用途及び機能その他の仕様に応じて、適宜、変更が可能であり、他の実施形態によっても為されうる。例えば、以上では、記録装置を例としてヒータを用いたインクジェット方式の構成を例示したが、本発明はこの構成に限られるものではなく、他の公知の駆動方式の記録装置にも適用されうる。また、記録の概念には、文字、図形等、有意の情報を形成する場合のみならず、無意の情報を形成する場合をも含みうる。記録媒体には、例として記録用紙を例示したが、布、プラスチックフィルム、金属板、ガラス、セラミックス、樹脂、木材、皮革等のようなインクを受容できるものであればよい。さらに、インクの概念は、一般的なインクのように、記録用紙の上に画像、模様、パターン等の形成する液体の他、例えば、インクに含まれる色剤の凝固または不溶化等のインクの処理に供される液体をも含みうる。

Claims (16)

1. 記録データに基づいて記録媒体に記録を行う複数のユニットを備えた記録素子基板であって、
   前記複数のユニットのそれぞれは、
   前記記録媒体に対して記録を行うための記録素子と、
   ゲート端子に電圧が供給されることによりソースフォロアとして動作し、前記記録素子に電流を供給するＭＯＳ型の第１トランジスタと、
   ゲート端子に入力される制御信号に応答して前記記録素子への電流の供給を制御するＭＯＳ型の第２トランジスタと、を有する、
   ことを特徴とする記録素子基板。
2. 前記第１トランジスタは、ソース端子とバックゲート端子とが接続されている、
   ことを特徴とする請求項１に記載の記録素子基板。
3. 前記第１トランジスタと、前記第２トランジスタとは、同じ導電型のトランジスタである、
   ことを特徴とする請求項１又は請求項２に記載の記録素子基板。
4. 前記第１トランジスタの前記ゲート端子への電圧の供給が、前記第１トランジスタのドレイン端子への電圧の供給と同期して行われる、
   ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の記録素子基板。
5. 前記記録素子基板は、外部からの第１電圧が供給される第１パッド部と、外部からの第２電圧が供給される第２パッド部とをさらに有し、
   前記記録素子は、第１端子と第２端子とを有し、
   前記第１トランジスタは、前記第１端子と前記第１パッド部との間に電流経路を形成するように配され、
   前記第２トランジスタは、前記第２端子と前記第２パッド部との間に電流経路を形成するように配され、
   前記第２パッド部と前記第２トランジスタとの間の配線抵抗は、前記第１パッド部と前記第１トランジスタとの間の配線抵抗より低い、
   ことを特徴とする請求項１乃至請求項４のいずれか１項に記載の記録素子基板。
6. 前記記録素子は、第１端子と第２端子とを有し、
   前記第１トランジスタと前記第２トランジスタとは、いずれも、Ｎチャネル型のトランジスタであり、
   前記第１トランジスタは、前記第１端子と電源ノードとの間に電流経路を形成するように配され、
   前記第２トランジスタは、前記第２端子と接地ノードとの間に電流経路を形成するように配されている、
   ことを特徴とする請求項１乃至請求項４のいずれか１項に記載の記録素子基板。
7. 前記記録素子は、第１端子と第２端子とを有し、
   前記第１トランジスタと前記第２トランジスタとは、いずれも、Ｐチャネル型のトランジスタであり、
   前記第１トランジスタは、前記第１端子と接地ノードとの間に電流経路を形成するように配され、
   前記第２トランジスタは、前記第２端子と電源ノードとの間に電流経路を形成するように配されている、
   ことを特徴とする請求項１乃至請求項４のいずれか１項に記載の記録素子基板。
8. 前記第１トランジスタは、第１のＤＭＯＳトランジスタで構成されており、
   前記第１のＤＭＯＳトランジスタは、
   半導体基板のＰ型半導体領域に設けられた第１のＰ型ウェルと、
   前記第１のＰ型ウェルを取り囲むように前記Ｐ型半導体領域に設けられ、前記第１のＰ型ウェルと前記Ｐ型半導体領域とを電気的に分離する第１のＮ型ウェルと、
   前記第１のＮ型ウェルの中に設けられた第１のドレイン領域と、
   前記第１のＰ型ウェルの中に設けられた第１のソース領域と、
   前記第１のドレイン領域と前記第１のソース領域との間における前記半導体基板の上に絶縁膜を介して設けられた第１のゲート電極と、
   前記第１のＰ型ウェルの中に設けられ、前記第１のＰ型ウェルに電位を与えるための第１のＰ型拡散領域と、を含む
   ことを特徴とする請求項１乃至請求項５のいずれか１項に記載の記録素子基板。
9. 前記第２トランジスタは、第２のＤＭＯＳトランジスタで構成されており、
   前記第２のＤＭＯＳトランジスタは、
   前記Ｐ型半導体領域に設けられた第２のＰ型ウェルと、
   前記第２のＰ型ウェルの側面に接するように前記Ｐ型半導体領域に設けられた第２のＮ型ウェルと、
   前記第２のＮ型ウェルの中に設けられた第２のドレイン領域と、
   前記第２のＰ型ウェルの中に設けられた第２のソース領域と、
   前記第２のドレイン領域と前記第２のソース領域との間における前記半導体基板の上に絶縁膜を介して設けられた第２のゲート電極と、
   前記第２のＰ型ウェルの中に設けられ、前記第２のＰ型ウェルに電位を与えるための第２のＰ型拡散領域と、を含む、
   ことを特徴とする請求項８に記載の記録素子基板。
10. 前記複数のユニットのそれぞれは、
    第２記録素子と、
    ゲート端子に入力される制御信号に応答して前記第２記録素子への電流の供給を制御するＭＯＳ型の第３トランジスタと、をさらに有し、
    前記第１トランジスタは、前記第２記録素子に電流を供給する
    ことを特徴とする請求項１乃至請求項９のいずれか１項に記載の記録素子基板。
11. 前記第３トランジスタは、第３のＤＭＯＳトランジスタで構成されており、
    前記第３のＤＭＯＳトランジスタは、ソース領域として、前記第２トランジスタのソース領域を共有しており、
    前記第３のＤＭＯＳトランジスタは、前記第２トランジスタとは独立に、第３のＮ型ウェルと、前記第３のＮ型ウェルの中に設けられた第３のドレイン領域と、前記第３のドレイン領域と前記ソース領域との間における前記半導体基板の上に絶縁膜を介して設けられた第３のゲート電極と、を含む、
    ことを特徴とする請求項１０に記載の記録素子基板。
12. 前記複数のユニットにおける第１のユニットと第２のユニットとは互いに隣接して配置され、
    前記第１のユニットの前記第２トランジスタ及び前記第３トランジスタと、前記第２のユニットの前記第２トランジスタ及び前記第３トランジスタとの間に、前記第１のユニット及び前記第２のユニットの前記記録素子及び前記第２記録素子が配され、
    前記第１のユニットの前記記録素子及び前記第２記録素子と、前記第２のユニットの前記記録素子及び前記第２記録素子との間に、前記第１のユニット及び前記第２のユニットの前記第１トランジスタが配されている、
    ことを特徴とする請求項１０又は請求項１１に記載の記録素子基板。
13. 前記第１のユニット及び前記第２のユニットのそれぞれにおける前記記録素子及び前記第２記録素子のそれぞれが時分割駆動方式で駆動されるように、前記第２トランジスタ及び前記第３トランジスタのゲート端子に制御信号を出力する制御部をさらに備える、
    ことを特徴とする請求項１２に記載の記録素子基板。
14. 前記第１トランジスタは飽和領域で動作し、
    前記第２トランジスタは非飽和領域で動作する
    ことを特徴とする請求項１乃至請求項１３のいずれか１項に記載の記録素子基板。
15. 請求項１乃至１４のいずれか１項に記載の記録素子基板を備え、
    前記記録素子が駆動されたことに応答してインクを吐出する吐出口と、前記吐出口にインクを供給するインク供給部と、を有する、
    ことを特徴とする記録ヘッド。
16. 請求項１５に記載の記録ヘッドと、
    前記記録ヘッドを駆動する記録ヘッドドライバと、を備える、
    ことを特徴とする記録装置。

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