JP2014519716A - 集積回路用の応力認識設計 - Google Patents

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Abstract

インターポーザを有する集積回路（ＩＣ）に係わる回路設計の方法は、ＩＣ（２００、５００）内に実現され、インターポーザ（２０５、５０５）への正規化された応力量を超える量の応力を受けるインターポーザの区域（４６５、４７０、５３５）内におけるアクティブリソースを特定することと、ＩＣ内に実現される回路設計の応力認識分析に従い、ＩＣ内に実現する回路設計のエレメントを、アクティブリソースに選択的に割当てることとを含むことができる。他の区域（６２０）は、その他の区域内の実質的に正規化された応力によって特徴付けられる。

Description

発明の分野
本明細書に開示されている１つ以上の実施の形態は、集積回路（ＩＣ）に関する。より特定的には、１つ以上の実施の形態は、ＩＣ用の応力認識設計およびＩＣ内での回路設計の応力認識実現に関する。
背景
回路設計の規模は大きくなり続け、実施するためにより大規模な集積回路（ＩＣ）を必要とする。場合によっては、単一の大きなダイを用いて実施できる回路設計は、２つ以上のより小さいダイを含むＩＣを用いて実現することができる。２つ以上のより小さいダイを含むＩＣは「マルチダイＩＣ」と呼ぶことができる。マルチダイＩＣは一般に、互いに結合される２つ以上のダイを含み、単一のＩＣパッケージ内に配置されることを特徴とする。回路設計は、単一のより大きいダイを用いる代わりに、複数のダイにわたって実施される。
マルチダイＩＣは典型的に単一のダイのＩＣの片割れ内にはない物理的特性を含む。たとえば、マルチダイＩＣは、シリコン貫通電極（ＴＳＶ）を含むことができる。ＴＳＶは、マルチダイＩＣのダイ全部を延在する縦の導電経路として特徴付けられる。各ＴＳＶはＴＳＶが延在するダイの上面上のノードを、同じダイの底面の他のノードと電気的に結合させることができる。
マルチダイＩＣ内に見られる物理的特性の別の例として、ダイの物理的結合がある。マルチダイＩＣの個々のダイは、典型的に何らかの態様で互いに結合される。たとえば、ダイは積層または接着可能である。
これらの物理的特性および他の物理的特性は、マルチダイＩＣのダイに応力を引起し得る。従来の単一ダイＩＣのダイにある正規化された応力よりも一般に大きい応力は、マルチダイＩＣ内に実現されるアクティブデバイスの性能に悪影響を与え得る。
概要
本明細書に開示されている１つ以上の実施の形態は集積回路（ＩＣ）に関し、より特定的にはＩＣ用の応力認識設計およびＩＣ内の回路設計の応力認識実現に関する。
インターポーザを含む集積回路に係わる回路設計の方法の一実施の形態は、ＩＣ内で実現され、インターポーザへの正規化された量の応力を超える量の応力を受けたインターポーザの区域内におけるアクティブリソースを特定すること、およびＩＣ内に実現される回路設計の応力認識分析に従い、ＩＣ内に実現するべき回路設計のエレメントをアクティブリソースに選択的に割当てることを備え、他の区域はその他の区域内の実質的に正規化された応力によって特徴付けられる。
一部の実施の形態において、本方法は、アクティブリソース用に応力認識タイミングモデルを用いることをさらに備える。
一部の実施の形態において、アクティブリソース用の応力認識タイミングモデルは、アクティブリソースと、正規化された応力量を超える量の応力が少なくとも部分的に帰属する応力誘起体との間の距離に依存し得る。
一部の実施の形態において、応力誘起体は、シリコン貫通電極（ＴＳＶ）、またはインターポーザのダイ取付境界であり得る。
一部の実施の形態において、本方法は、アクティブリソースが応力誘起体から所定の距離内にあることを判断し、それに応答して、応力誘起体からの距離を関数として、アクティブリソースの動作特性を定めることをさらに備える。
一部の実施の形態において、本方法は、アクティブリソースを用いる場合の回路設計のタイミングは臨界ではないとの判断に応答して、回路設計のエレメントを実現するためにだけアクティブリソースを用いることをさらに備える。
一部の実施の形態において、エレメントを選択的に割当てることは、エレメントをアクティブリソースに選択的にマッピングすることを含む。
一部の実施の形態において、エレメントを選択的に割当てることは、回路設計を経路付けるときにアクティブリソースを選択的に用いることをさらに含む。
集積回路（ＩＣ）の実施の形態は、応力誘起構造を含むインターポーザを備えることができ、インターポーザは、第１の区域および第２の区域を含むことができ、第１の区域は、第１の区域全体の実質的に正規化された応力によって特徴付けられ、第２の区域は、応力誘起構造によって誘起され、かつ第２の区域全体において正規化された応力よりも高い応力によって特徴付けられ、さらにＩＣは第２の区域内に配置されるアクティブデバイスを含む。
一部の実施の形態において、応力誘起構造はシリコン貫通電極（ＴＳＶ）を含むことができる。
一部の実施の形態において、第２の区域はＴＳＶを包含することができ、第１の区域は第２の区域を包含することができる。
一部の実施の形態において、ＩＣはインターポーザの表面に取付けられる第１のダイをさらに備え、応力誘起構造は、インターポーザ上の第１のダイの外縁によって規定されるダイ取付境界を含み、インターポーザはダイ取付境界内の内側境界と、ダイ取付境界の外にある外側境界とによって規定される立入り禁止区域を含む。
一部の実施の形態において、第２の区域は内側境界内にあり得る。
一部の実施の形態において、第２の区域は外側境界を包含することができる。
一部の実施の形態において、第１の区域は内側境界内に配置され、第２の区域に囲まれ得る。
一部の実施の形態において、ＩＣは、インターポーザの表面上に第１のダイと、インターポーザの表面上に第２のダイとをさらに備えることができ、第１のダイおよび第２のダイは所定の距離で隔離されて、第１のダイと第２のダイとの間で、インターポーザのチャネルを露出させ、応力誘起構造は、インターポーザ上の第１のダイおよび第２のダイの各々の外縁によって規定されるダイ取付境界を含み、第２の区域は第１のダイと第２のダイとの間でインターポーザのチャネルを含む。
一部の実施の形態において、ＩＣは、インターポーザの表面上の第１のダイと、インターポーザの表面上に第２のダイとをさらに備えることができ、第１のダイおよび第２のダイは所定の距離で隔離されて、第１のダイと第２のダイとの間で、インターポーザのチャネルを露出させ、応力誘起構造は、インターポーザ上の第１のダイおよび第２のダイの各々の外縁によって規定されるダイ取付境界を含み、第１のダイおよび第２のダイの間のインターポーザのチャネルは、立入り禁止区域である。
集積回路（ＩＣ）に係わる回路設計の方法の別の実施の形態は、ＩＣ内で実現され、インターポーザの正規化された量の応力を超える量の応力を受けたインターポーザの区域内におけるアクティブリソースを特定すること、およびＩＣ内に実現される回路設計の応力認識分析に従い、ＩＣ内に実現するべき回路設計のエレメントをアクティブリソースに選択的に割当てることを備える。
別の実施の形態は、プロセッサおよびメモリを含むシステムによって使用可能である、一時的でないデータ記憶媒体を有する装置を含むことができる。データ記憶媒体は、システムによって実行されると、システムに動作を実行させるプログラムコードを記憶することができる。この動作は、ＩＣ内で実現され、インターポーザの正規化された量の応力を超える量の応力を受けたインターポーザの区域内におけるアクティブリソースを特定すること、およびＩＣ内に実現される回路設計の応力認識分析に従い、ＩＣ内に実現するべき回路設計のエレメントをアクティブリソースに選択的に割当てることを含むことができる。
一部の実施の形態において、データ記憶媒体はアクティブリソース用の応力認識タイミングモデルを用いることを含む動作をシステムに実行させることができ、応力認識タイミングモデルを含み、アクティブリソース用の応力認識タイミングモデルは、アクティブリソースと、正規化された応力量を超える量の応力が少なくとも部分的に帰属する応力誘起体との間の距離に依存し得る。
本明細書に開示される実施の形態に従う、集積回路（ＩＣ）用のアーキテクチャを示す第１のブロック図である。 本明細書に開示されている別の実施の形態に従う、マルチダイＩＣ構造のトポグラフィックビューを示す第２のブロック図である。 本明細書に開示される別の実施の形態に従う、マルチダイＩＣ構造の断面側面を示す第３のブロック図である。 本明細書に開示される別の実施の形態に従う、シリコン貫通電極（ＴＳＶ）を取囲むマルチダイＩＣインターポーザ内の応力の例示的影響を示す第４のブロック図である。 本明細書に開示される別の実施の形態に従う、マルチダイＩＣ構造のトポグラフィックビューを示す第５のブロック図である。 本明細書に開示される別の実施の形態に従う、図５のインターポーザのトポグラフィックビューを示す第６のブロック図である。 本明細書に開示される実施の形態に従う、応力認識分析を行なうシステムを示す第７のブロック図である。 本明細書に開示される別の実施の形態に従う、ＩＣ構造用の物理的設計方法を示す第１のフローチャート図である。 本明細書に開示される別の実施の形態に従う、回路設計方法を示す第２のフローチャート図である。
本明細書は新規であると考えられる１つ以上の実施の形態の特徴を記載する請求項で終わるが、１つ以上の実施の形態は、図面と併せて説明を考慮することにより、よりよく理解できると考えられる。必要に応じて、１つ以上の詳細な実施の形態が本明細書に開示される。しかし、その１つ以上の実施の形態は単なる例示であることは理解されるべきである。したがって、本明細書に開示される具体的構造および機能的詳細は限定するものと解釈するのではなく、単にクレームのベースとして、および当業者に教示するための代表的ベースとして解釈し、１つ以上の実施の形態を実質的にいずれかの適切な詳細な構造に用いるべきものである。さらに、ここで用いられる用語および文言は限定の意図はなく、ここに開示されている１つ以上の実施の形態の記載を理解可能にするためにある。
本明細書に開示される１つ以上の実施の形態は集積回路（ＩＣ）に関し、より特定的には、ＩＣ用の応力認識設計およびＩＣ内での回路設計の応力認識実現に関する。さまざまな構造、特にマルチダイＩＣ構造を形成するのに用いられる構造の使用または包含は、より多くの量の応力がマルチダイＩＣ構造のダイに与えられることをもたらし得る。より高い応力を受けるマルチダイＩＣ構造の領域内で実現されるアクティブリソースは、より高い応力の領域内にはないアクティブリソースと比べて、１つ以上の動作特性での変動を示し得る。典型的に、動作特性の変動は、アクティブリソースの動作特性を低下させるという形で実行を表わす。
本明細書に開示される１つ以上の実施の形態は、マルチダイＩＣ構造のダイ内のより高い応力を考慮する。たとえば、マルチダイＩＣ構造の物理的設計の際、マルチダイＩＣ構造内に実現されるアクティブリソースの場所は、マルチダイＩＣ構造内にある応力の判断に基づき選択することができる。一般に、マルチダイＩＣ構造の設計および製造の際、アクティブリソースでの応力誘起劣化を観測することにより、他の態様では不可能である近さに応力誘起構造を配置することができる。これについて、配置、経路付けなどといった１つ以上の回路設計実施作業は、マルチダイＩＣ構造内のより高い応力を受けることによって引起されたアクティブリソースの劣化した動作特性を考慮した応力認識態様で行なうことができる。
図１は、本明細書に開示された実施の形態に従う、ＩＣ用のアーキテクチャ１００を示す第１のブロック図である。アーキテクチャ１００はたとえばＩＣのフィールドプログラマブルゲートアレイ（ＦＰＧＡ）型の中に実施することができる。図示されるように、アーキテクチャ１００はいくつかの異なる種類のプログラム可能回路、たとえばロジック、ブロックを含む。たとえば、アーキテクチャ１００はたくさんの異なるプログラム可能タイルを含むことができ、これはマルチギガビットトランシーバ（ＭＧＴ）１０１、構成可能論理ブロック（ＣＬＢ）１０２、ランダムアクセスメモリブロック（ＢＲＡＭ）１０３、入出力ブロック（ＩＯＢ）１０４、構成およびクロッキングロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫ）１０５、デジタルシグナルプロセシングブロック（ＤＳＰ）１０６、特殊Ｉ／Ｏブロック１０７（たとえば、構成ポートおよびクロックポート）、およびデジタルクロックマネージャ、アナログ−デジタルコンバータ、システムモニタリングロジックなどといった他のプログラム可能ロジック１０８を含む。
一部のＩＣでは、各プログラム可能タイルは、プログラム可能インターコネクトエレメント（ＩＮＴ）１１１を含み、これは各隣接タイルの対応するＩＮＴ１１１との標準化された入出力接続を有する。一部では、ＩＮＴ１１１はプログラム可能インターコネクションポイント（ＰＩＰ）と呼ぶことができる。どの場合でも、ＩＮＴ１１１はまとめて、図示されるＩＣのプログラム可能インターコネクト構造を実現する。各ＩＮＴ１１１は図１の上部に含まれる例によって示されるように、同じタイル内のプログラム可能論理素子に入出力される接続を含む。
たとえば、ＣＬＢ１０２は、ユーザ論理を実施するためにプログラミングできる構成可能論理素子（ＣＬＥ）１１２と、単一のＩＮＴ１１１とを含むことができる。ＢＲＡＭ１０３は、１つ以上のＩＮＴ１１１に加えて、ＢＲＡＭ論理素子（ＢＲＬ）１１３を含むことができる。典型的に、タイルに含まれるＩＮＴ１１１の数は、タイルの高さに依存する。図示される実施の形態において、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（たとえば４個）をも用いることができる。ＤＳＰタイル１０６は、適切な数のＩＮＴ１１１に加えて、ＤＳＰ論理素子（ＤＳＰＬ）１１４を含むことができる。ＩＯＢ１０４はたとえば、ＩＮＴ１１１の１つのインスタンスに加えて、２つのインスタンスのＩ／Ｏ論理素子（ＩＯＬ）１１５を含むことができる。当業者にとって明らかなように、たとえばＩＯＬ１１５に接続される実際のＩ／Ｏパッドは、典型的にＩＯＬ１１５の領域に制限されない。
図１に示される例では、ダイの中央近くの列領域は、構成、クロック、および他の制御ロジックに用いられる。この列から延在する水平領域１０９を用いて、クロックおよび構成信号をプログラム可能ＩＣの幅にわたって分散させる。図１に示されるアーキテクチャを用いる一部のＩＣは、ＩＣの大きな部分をなす正規の列構造を中断させる付加的論理ブロックを含む。付加的論理ブロックは、プログラム可能ブロックおよび／または専用回路であり得る。たとえば、ＰＲＯＣ１１０として示されるプロセッサブロックは、ＣＬＢおよびＢＲＡＭのいくつかの列に跨る。
ＰＲＯＣ１１０は、ＩＣのプログラム可能回路を実現するダイの一部として製造されるハードワイヤードプロセッサとして実現することができる。ＰＲＯＣ１１０は、さまざまな異なるプロセッサタイプおよび／またはシステムのいずれかを表わすことができ、その複雑性は個別のプロセッサ、たとえばプログラムコードを実行可能な１つのコアから、１つ以上のコア、モジュール、コプロセッサ、インターフェイスなどを有するプロセッサシステム全体までの範囲にある。
たとえばより複雑な配置において、ＰＲＯＣ１１０は１つ以上のコア、たとえば中央処理ユニット、キャッシュメモリ、メモリコントローラ、ＩＣのＩ／Ｏピン、たとえばＩ／Ｏパッドに直接結合する、および／またはＩＣのプログラム可能回路に結合するよう構成可能である一方向性および／または双方向性インターフェイスを含むことができる。
「プログラム可能回路」は、ＩＣ内のプログラム可能回路素子、たとえばここに記載されているさまざまなプログラム可能または構成可能な回路ブロックまたはタイル、ならびにＩＣにロードされる構成データに従ってさまざまな回路ブロック、タイル、および／またはエレメントを選択的に結合する相互接続回路を示し得る。たとえば、ＰＲＯＣ１１０に対して外にある図１に示される部分は、ＩＣのプログラム可能回路の一部として、またはそのものとして、考えることができる。
図１は、例示的アーキテクチャを示すことが意図され、これを用いてプログラム可能回路、たとえばプログラム可能ファブリックを含むＩＣ、およびプロセッサシステムを実施することができる。たとえば、１列にある論理ブロックの数、列の相対的幅、列の数および順序、列に含まれる論理ブロックの種類、論理ブロックの相対的サイズ、および図１の上部に含まれる相互接続／論理実施は単なる例示である。
実際のＩＣでは、ＣＬＢがあるところでは、ＣＬＢの２つ以上の隣接する列が典型的に含まれて、ユーザ回路設計の有効な実現を促進する。しかし、隣接するＣＬＢ列の数は、ＩＣの全体の大きさに応じて変わり得る。さらに、ＩＣ内のＰＲＯＣ１１０の大きさおよび／または位置は、図示のためにあり、本明細書に開示されている１つ以上の実施の形態を限定するものではない。
図１を再度参照すると、プログラム可能回路は典型的に、プログラム可能エレメントがどのように構成されているかを規定する構成データのストリームを、内部構成メモリセルにロードすることによって、プログラミングされる。構成データはメモリ（たとえば、外部ＰＲＯＭ）から読出す、または外部装置によってＦＰＧＡに書込むことができる。個別のメモリセルのまとまった状態は、ＦＰＧＡの機能を定める。
ＦＰＧＡはプログラマブルＩＣの１つのタイプである。プログラマブルＩＣの別のタイプは、複合プログラム可能論理回路、すなわちＣＰＬＤである。ＣＰＬＤは、まとめて接続され、かつ相互接続スイッチマトリックスによってリソースを入出力（Ｉ／Ｏ）するための２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラム可能論理アレイ（ＰＬＡ）およびプログラム可能アレイ論理（ＰＡＬ）装置で用いられているものと類似している２−レベルのＡＮＤ／ＯＲ構造を含む。ＣＰＬＤにおいて、構成データは典型的に不揮発性メモリ内においてオンチップで保存される。一部のＣＰＬＤでは、構成データは不揮発性メモリにオンチップで保存され、次に初期の構成（プログラミング）シーケンスの一部として、揮発性メモリにダウンロードされる。
これらプログラム可能ＩＣのすべてにおいて、装置の機能性は、当該目的のために装置に提供されるデータビットによって制御される。データビットは、揮発性メモリ（たとえば、ＦＰＧＡや一部のＣＰＬＤのように静的メモリセル）内に、不揮発性メモリ（たとえば、一部のＣＰＬＤのようにフラッシュメモリ）内に、または他のタイプのメモリセル内に記憶することができる。
他のプログラム可能ＩＣは、装置のさまざまなエレメントをプログラム可能に相互接続する、金属層のような処理層を適用することによってプログラミングされる。このようなプログラム可能ＩＣは、マスクプログラマブルデバイスとして知られている。プログラム可能ＩＣは、たとえばヒューズまたはアンチヒューズ技術を用いて、他の態様で実現することもできる。
「プログラム可能ＩＣ」の用語はこれらの装置を含むことができるが、これらの装置に限定されず、部分的にのみプログラム可能である装置をも包含する。たとえば、ある種のプログラム可能ＩＣは、ハードコードされたトランジスタロジックおよびこのハードコードされたプログラム可能に相互接続するプログラム可能スイッチファブリックの組合せを含む。たとえば、少なくとも何らかのプログラム可能回路を含む特定用途向けＩＣ（ＡＳＩＣ）は、プログラム可能ＩＣであると考えられる。
図２は、本明細書に開示される別の実施の形態に従う、マルチダイＩＣ構造のトポグラフィックビューを示す第２のブロック図である。一局面において、マルチダイＩＣ構造２００（ＩＣ構造２００）は、単一のＩＣパッケージ内に複数のダイを積上げるアプローチを示す。ＩＣ構造２００は、シリコンインターポーザ（インターポーザ）２０５、ダイ２１０、およびダイ２１５を含むことができる。
インターポーザ２０５は、ダイ２０５および２１０を水平に積上げることができる平坦な表面を有するダイであり得る。示されるように、ダイ２０５および２１０は横並びで、インターポーザ２０５の平坦な表面に配置できる。図２内では２つの水平に積上げられたダイで実現されるが、ＩＣ構造２００は３つ以上のダイが水平に積上げられて実現できる。別の実施の形態において、ダイ２１５はダイ２１０の上に縦に積上げることができる。さらに別の実施の形態において、インターポーザ２０５は２つの縦に積上げられたダイ間の中間層として用いることができる。その場合、インターポーザ２０５はマルチダイＩＣパッケージ内において、縦に積上げられたダイを互いに分離することができる。
インターポーザ２０５は、マルチダイＩＣの２つ以上のダイに対して、共通の取付面および電気接続点を提供し得る。インターポーザ２０５は、マルチダイＩＣのダイ間の相互接続経路付け用の中間層として、または接地または電源面として働き得る。インターポーザ２０５はＮ型および／またはＰ型不純物でドーピングされているか否かに係わらず、シリコンウェハ基板で実施され得る。インターポーザ２０５の製造は、１つ以上の金属配線層の生成を可能にする１つ以上のさらなる処理工程を含むことができる。これら金属配線層は、アルミニウム、金、銅、ニッケル、さまざまなシリサイドなどを含むことができる。
インターポーザ２０５は、１つ以上の誘電層または絶縁層の堆積、たとえば二酸化ケイ素の堆積を可能にする１つ以上の付加的処理工程を用いて、製造することができる。さらに、インターポーザ２０５は、たとえばトランジスタ装置といったアクティブリソースの作成を可能にする１つ以上の付加的処理工程を用いて製造できる。上記のように、インターポーザ２０５は一般にダイであり、本明細書において以下でより詳細に説明するように、１つ以上のシリコン貫通電極（ＴＳＶ）があることによって特徴付けられる。
「アクティブリソース」の用語は、個別のアクティブデバイスまたは個別のトランジスタやダイオードといった能動回路素子を指し得る。「アクティブリソース」の用語は、１つ以上のアクティブデバイスを含むより複雑な回路、たとえば回路ブロック、タイル、論理ブロック、相互接続回路，ＩＮＴ、プログラム可能相互接続点、機能ブロックなどをも指し得る。上記の異なる種類の回路は、一般に記載されているプログラム機能性を達成するために、少なくとも１つのアクティブデバイスを含む。なお、アクティブリソースは少なくとも１つのアクティブデバイスを含むことによって一般に特徴付けられるが、１つ以上の受動装置をも含むことができる。
ＩＣ構造２００は図示のために提示され、本明細書に開示される実施の形態を制限するものではない。この点について、各ダイ２１０および２１５ならびにインターポーザ２０５は、さまざまな異なる形のいずれかで実現できる。たとえば、前に記載した機能性に加えて、１つ以上のインターポーザ２０５ならびにダイ２１０および／または２１５は、メモリ、プロセッサ、プログラム可能ＩＣなどとして実現できる。ＩＣ構造２００は、このような回路のさまざまな組合せを含むよう実現できる。
図において、ダイ２１０はプロセッサであり、ダイ２１５はメモリとして実現され得る。別の例では、ダイ２１０および２１５は両方ともプログラム可能ＩＣ（ダイ）として実現できる。さらに別の例では、多様な組合せの任意のものを実現することができ、インターポーザ２０５は、プログラム可能回路、メモリ、プロセッサ、他のアクティブリソースなどとして、またはこれらを含めるよう、構成できる。
図３は、本明細書に開示される別の実施の形態に従う、マルチダイＩＣ構造の断面側面を示す第３のブロック図である。より特定的には、図３は図２の切断線２−２に沿ったＩＣ構造２００を示す。こうして、同様の参照符号は、できる限りにおいて、本明細書中では同じ項目を指すために用いられる。
図３を参照すると、各ダイ２１０および２１５は、はんだバンプ３０５を介してインターポーザ２０５に電気的に結合される。さらに、各はんだバンプ３０５はダイ２１０および２１５をインターポーザ２０５に物理的に接続するよう働くことができる。はんだバンプ３０５よって、インターポーザ２０５はダイ２１０に結合される。同様に、はんだバンプ３０５によって、ダイ２１５はインターポーザ２０５に結合される。
ダイ２１０および２１５のインターポーザ２０５への結合ははんだバンプ３０５によって達成されるが、インターポーザ２０５をダイ２１０および２１５に結合するために、他のさまざまな技術を用いることもできる。たとえば、ボンドワイヤまたはエッジワイヤを用いて、マルチダイＩＣのダイを下のインターポーザに結合する。別の例では、粘着材を用いてダイ２１０および２１５をインターポーザ２０５に物理的に接着する。こうして、図３に示されるように、はんだバンプ３０５によるダイ２１０および２１５のインターポーザ２０５への結合は、図示のためのものであり、本明細書に開示される実施の形態に限定するものではない。
インターポーザ２０５内の相互接続材を用いて、ダイ間信号をダイ２１０と２１５との間で伝送することができる。たとえば、相互接続３１５を各はんだバンプ３０５Ａおよび３０５Ｂに結合して、ダイ２１０をダイ２１５に接続し、それによりダイ２１０および２１５間のダイ間信号を交換可能にする。さらに、インターポーザ２０５はビア（示されていない）によってまとめて結合できる複数の導電層で実施できる。この場合、相互接続３１５はインターポーザ２０５内でビアを用いることにより、一緒に結合される２つ以上の導電層内に実現できる。インターポーザ２０５内において相互接続を実施するために複数の導電層を使用することにより、多くの信号を方向付けることができ、さらにインターポーザ２０５内においてより複雑な信号の経路付けを達成することもできる。
本明細書において、同じ参照符号は、端子、信号線、ワイヤ、およびその対応する信号を指すために用いられる。この点について、「信号」、「ワイヤ」、「接続部」、「端子」および「ピン」の用語は、本明細書において時には交換可能に用いられ得る。さらに、「信号」、「ワイヤ」などの用語は１つ以上の信号を表わす、たとえば１本のワイヤによる単一のビットの伝送、または複数の平行なワイヤによる複数の平行ビットの伝送を表わし得る。さらに、各ワイヤまたは信号は、場合によっては、信号またはワイヤによって接続される２つ以上のコンポーネント間の二方向性通信を表わし得る。
はんだバンプ３２０を用いて、ＩＣ構造２００を表面３３５に電気的に結合することができる。表面３３５は、たとえばＩＣ構造２００が実施されるマルチダイＩＣパッケージを表わし得る。はんだバンプ３２０はさらにＩＣ構造２００を、マルチダイＩＣパッケージの外部ノードに直接結合できる。たとえば、はんだバンプ３２０を用いてインターポーザ２０５を表面３３５に物理的に接着する。ＴＳＶ３２５は、導電性材で充填されると、インターポーザ２０５のほとんど、全部、または実質的に全部を通って延在する、縦に横断する電気接続を形成する。
ＴＳＶ３２５は、インターポーザ２０５に開口を開けるまたはエッチングすることによって実現でき、開口は第１の平坦面、すなわちはんだバンプ３０５が結合される面から第２の平坦面、すなわちはんだバンプ３２０が結合される面に延在する。導電材はＴＳＶ３２５内に配置することができる。ＴＳＶ３２５を充填するのに用いることができる導電材の例は、銅、アルミニウム、金、銅、ニッケル、さまざまなシリサイドなどを含むが、これらに限定されない。
ＴＳＶ３２５ははんだバンプ３２５と併せて、ダイ２１０を表面３３５に結合する。上記のように、能動回路素子をインターポーザ２０５内に実現するために、１つ以上の付加的処理工程を用いることができる。マルチダイＩＣでは一般に、相互接続およびＴＳＶを取囲む部分を含めて、シリコンインターポーザのかなりの部分は、使用されずに残っている。本明細書に開示される実施の形態に従い、トランジスタおよびダイオードといったアクティブリソースは、他の態様では使用されないインターポーザ２０５の部分内に実現することができる。
図３に示されるように、インターポーザ２０５の第１の平坦面は、ダイ２１０および２１５と物理的に結合することができる。インターポーザ２０５の第２の平坦面は、面３３５と物理的に結合することができる。各ダイ２１０および２１５ならびに面３３５は、インターポーザ２０５と異なる熱膨張係数を有する材料を用いて実現することができる。その結果、各インターポーザ２０５、ダイ２１０および２１５、ならびに表面３３５は、温度変化を受けると、異なる割合で膨張し得る。
システム内で実施される場合、インターポーザ２０５、ダイ２１０および２１５ならびに表面３３５を含むＩＣパッケージは、ＩＣパッケージの外部温度の変化の影響を受け得る。さらに、電源投入された状態では、ＩＣ構造２００内の回路素子は、インターポーザ２０５、ダイ２１０および２１５ならびに表面３３５の温度を変える熱を発生し得る。この温度変化は、各インターポーザ２０５、ダイ２１０および２１５ならびに表面３３５の継続した膨張および収縮をもたらし得る。
各ダイ２１０および２１５ならびに表面３３５はインターポーザ２０５と異なる熱膨張係数を有するので、各々はインターポーザ２０５と異なる割合で膨張および収縮する。各ダイ２１０および２１５ならびに表面３３５がインターポーザ２０５に物理的に結合された状態において、インターポーザ２０５、ダイ２１０および２１５ならびに面３３５間の異なる膨張および収縮割合は、それぞれのコンポーネントに力を付与することになる。これらの力は、インターポーザ２０５内での応力をもたらし、これはたとえばＴＳＶ３２５といった、インターポーザ２０５を通る開口を取囲む領域で増大し得る。
さらに、ＴＳＶ３２５を充填するのに用いられた導電材は、インターポーザ２０５と異なる熱膨張係数を有し得る。その場合、各ＴＳＶ３２５を充填するのに用いられる導電材は、インターポーザ２０５とは異なる割合で膨張および収縮し得る。その結果、導電材はＴＳＶ３２５からインターポーザ２０５にさらなる力を与え、それによりＴＳＶ３２５を取囲むインターポーザ２０５の領域への応力を増大させる。
図４は、本明細書に開示される別の実施の形態に従う、ＴＳＶを取囲むマルチダイＩＣインターポーザ内の応力の例示的影響を示す第４のブロック図である。より特定的に、図４はマルチダイＩＣのシリコンインターポーザ、たとえばインターポーザ２０５に与えられる力が、インターポーザ２０５の部分に対する応力をもたらし得る態様を示す。図４は、ＴＳＶ３２５のように、ＴＳＶを取囲む領域に応力が集中する態様を示す。
前に説明したように、インターポーザ２０５を１つ以上の他のダイに物理的に結合することおよびＩＣパッケージ化は、インターポーザ２０５への力の付与をもたらし得る。ＴＳＶ３２５内の導電材も、インターポーザ２０５への力の付与をもたらし得る。これらの力は、インターポーザ２０５を実施するのに用いられた材料内に応力を発生させ得る。一般に、この応力はたとえばＴＳＶ３２５のように、インターポーザ２０５を通る開口を取囲むインターポーザ２０５内のおよび周りの領域において増大する。
力がどのようにインターポーザ２０５内に応力を生成されるかをよりよく示すために、図４は一軸力がインターポーザ２０５に与えられる一次元の場合を示す。実際には、三次元の力がインターポーザ２０５に付与可能であり、力はインターポーザ２０５の位置を規定する３本の直交軸に沿って、またはその間に、配向され得る。この点について、ＴＳＶ３２５によって誘起された応力場は図４に示されるように線４３５に沿って外側への延在に限定されず、むしろ全方向で外向きに延在する。図４は尺度通りに描かれていない。図４は、ＴＳＶ３２５のように、あるＴＳＶを取囲む力をより明確に示すために描かれている。
図４を参照すると、一軸力がインターポーザ２０５の端４１５および４２０に沿って与えられる。インターポーザ２０５への力の付与は、インターポーザ２０５を実現するのに用いられた材料内での引張り応力を発生させる。インターポーザ２０５の端の領域に与えられる力は、各矢印４０５によって示される。インターポーザ２０５内にある引張り応力は、各矢印４１０によって示される。各矢印４０５の配向および長さは、インターポーザ２０５の端４１５および４２０に与えられる力の方向および大きさをそれぞれ示す。同様に、各矢印４１０の配向および長さは、インターポーザ２０５のさまざまな領域内に発生する応力の方向および大きさをそれぞれ示す。
力がインターポーザ２０５に与えられると、インターポーザ２０５を形成する材料での不連続、たとえばＴＳＶ３２５は、その不連続を取囲む領域での応力集中に影響する。その結果、インターポーザ２０５内にＴＳＶ３２５を含めることは、ＴＳＶ３２５を取囲むインターポーザ２０５の領域での応力を増大させる。図４を参照すると、ＴＳＶ３２５は、導電材で充填され、直径４３０を有する円形開口として実現される。
インターポーザ２０５内のＴＳＶ３２５があることによって生成された応力は、ＴＳＶ３２５の開口の端で一般に集中し、線４３５に沿ってＴＳＶ３２５から離れるにつれ減少する。すなわち、インターポーザ２０５内の応力は、インターポーザ３０５に与えられる力の方向に対して垂直にＴＳＶ３２５を対称的に二等分する軸に沿って、すなわちこの場合は直径４３０および線４３５に沿って、インターポーザ２０５内で一番大きくなる。一般に、直径４３０に対して平行に、しかしその上または下にあるインターポーザ２０５の領域では、応力は正規化された態様で分散される。たとえば、インターポーザ２０５内の線４４０に沿った応力集中の大きさは、正規化されたかつ均等な分散応力に戻っている。
一般に、ＴＳＶ３２５の端に沿った、点４４５および４５０での引張り応力集中は、以下の式によって表わすことができる：
σ３の式において、σ１は、たとえば線４４０に沿ったインターポーザ２０５内の均一な、または平均の、引張り応力を表わす。変数aは、力の方向に平行であるＴＳＶ３２５の半径である。変数ｂは、力の方向に対して垂直であるＴＳＶ３２５の半径である。ＴＳＶ３２５のような実質的に円形なＴＳＶでは、aの長さは、ｂの長さとほぼ等しい。したがって、式２ｂ／aは、２の値になり、σ３＝３σ１となる。σ３の式は、点４４５および４５０での引張り応力集中、すなわちσ３が、平均引張り応力のほぼ３倍であり、最大であることを示す。一般にΚtとして表わされる「応力集中係数」はΚt＝σ３／σ１＝３として定義することができる。
インターポーザ２０５内に増大した応力があることは、インターポーザ２０５内で実施されるアクティブリソースの性能に影響し得る。たとえば、応力はインターポーザ２０５内のアクティブリソース内でのキャリア移動性に変動を引起し得る。ＴＳＶ３２５によって引起された応力である応力集中が、線４３５に沿ったＴＳＶ３２６を取囲む領域においてインターポーザ２０５内でより大きいことを考えると、線４３５に沿って存在するアクティブリソースの性能は、ＴＳＶ３２５によって引起された増大した応力集中の結果、変動し得る。
上記のように、図４は端４１５および４２０に沿ってインターポーザ２０５に与えられる一軸力だけを示す。上記のように、インターポーザ２０５内にある実際の応力は、たとえばＴＳＶ３２５を有することによって生成または誘起された応力を含めて、すべての方向で外側に延在する。存在する応力の集中は、応力集中が平均の引張り応力レベルに達するまで、応力点測定がＴＳＶ３２５から離れるにつれ、減少する。一般に、応力集中またはレベルは１／Ｄの割合で減少し、ここでＤはＴＳＶ３２５の境界からの距離である。たとえば、ＴＳＶ３２５によって誘起された応力集中は、ほぼ点４５５および４６０で正規化された引張り応力レベルに達する。
従来の設計技術は、アクティブデバイスへの応力の衝撃を減少させるために立入り禁止区域（ＫＯＺ）の概念を利用する。ＫＯＺとは、アクティブリソースの動作特性が応力によって引起される劣化を避けるために、アクティブリソースが配置禁止とされる領域であって、ＴＳＶまたはたの応力誘起構造（応力誘起体）を取囲む、インターポーザ２０５のようなダイ内の特定領域を規定するものとして示される。こうして、ＫＯＺはアクティブリソースを欠いているといえる。たとえば、図４を参照すると、円形ＫＯＺ４６５は、ＴＳＶ３２５を取囲むものとして規定できる。ＫＯＺはたとえば、点４５５と点４６０との間の距離によって規定される直径を有し、円形形状であり、ＴＳＶ３２５の中心と同心であり得る。ＫＯＺ４６５内の領域は、インターポーザ２０５の領域であって、応力がＫＯＺ４６５の外にある正規化された応力よりも高い領域を表わす。従来の設計技術は、ＫＯＺ４６５内にアクティブリソースを配置することを一般に避ける。
図４からわかるように、ダイ内のＴＳＶの数が増加すると、規定された多くのＫＯＺは、アクティブリソースを実現するためにダイで利用できる領域を著しく減少させる。さらに、２つ以上のＴＳＶによって誘起される応力の重なりは、ＴＳＶによって誘起された応力を完全になくすことをますます難しくし得る。
本明細書に開示される１つ以上の実施の形態に従い、ＫＯＺ４７０のような断固たる(aggressive)ＫＯＺは、点４７５および４８０を通る、すなわち点４７５および４８０間の距離に等しい直径を有するものとして規定できる。一局面において、ＫＯＺ４７０は、アクティブリソースの１つ以上の動作特性の許容可能な劣化レベルに従い定義することができる。たとえば、ＫＯＺ４７０は、境界であって、その内側にあるアクティブリソースはたとえばトランジスタの駆動電流などといった１つ以上の選択された動作特性について、許容できない低いまたは劣化したレベルを有する境界として、規定できる。ＫＯＺ４７０の外側では、アクティブリソースは選択された動作特性の許容可能であるレベル、たとえばしきい値より上であるが、ＫＯＺ４６５の外にあるアクティブリソースの１つ以上の動作特性のレベルよりはまだ低いまたは劣化しているレベルを有することができる。ＫＯＺ４７０はたとえばある領域であって、その領域のすぐ外に、たとえば領域４８５として示され、断固たるＫＯＺ４７０によって規定される境界とＫＯＺ４６５によって規定される境界との間に実現されるアクティブリソースの選択された動作特性は、許容可能と見なされる所定の量または所定の割合だけ劣化している領域として規定することができる。
従来のＫＯＺよりも小さい断固たるＫＯＺを規定することにより、アクティブリソースを実現するのにより大きい面積のインターポーザ２０５が利用可能となる。インターポーザ２０５の領域４８５内の増大した応力は、そこに実現されるアクティブリソースに劣化をまだ引起し得る。この点について、応力の影響を含むアクティブリソースの分析、たとえば応力認識分析を行なって、ＴＳＶ３２５のように応力を引起す原因となるＩＣ構造に対してアクティブリソースをどれだけ近く実現するかを定めるために用いることができる。応力認識分析は、アクティブリソースの遅延を判断するために用いることができる。アクティブリソースの遅延は、たとえばアクティブリソースを増大した応力に晒した結果悪化または長くなり得る。こうして、アクティブリソースでの劣化は、配置および経路付けといった回路設計機能を実行する際に、応力分析によってわかった遅延情報を用いることにより、対処でき、場合によっては解消することができる。
例証として、マルチダイＩＣが、たとえば１つ以上のＴＳＶを含むプログラム可能ＩＣとして設計される場合、たとえば物理的に設計される場合を考えてみる。アクティブリソース、たとえばアクティブデバイスを、どこで実現または形成するかを定めるために、さらに予め製造された回路ブロックといったより複雑なアクティブリソースをどこに配置するかを定めるために、応力認識分析を用いることができる。たとえば、ＴＳＶおよびアクティブリソース間の距離を定めることができる。一例として、ＴＳＶのような応力誘起構造からの距離は、応力を定量化するための代わりとして用いることができる、およびタイミングを含む、適切な動作特性を調整するために用いることができる。
後で、マルチダイＩＣ構造が製造されてそのマルチダイＩＣ構造内に回路設計を実現する場合、配置および経路付けといった作業も、応力を認識した態様で行なうことができる。たとえば、配置および経路付けのために応力認識タイミングモデルを用いることができ、それにより回路設計の特定の回路素子をマルチダイＩＣのアクティブリソースに割当てる決定は、少なくとも部分的に、応力認識モデルに従い行なうことができる。別の例として、領域４８５のような領域内に配置されるアクティブリソースは、遅延などといった動作特性の観点からプロファイリングすることができる。
図５は、本明細書に開示される別の実施の形態に従う、マルチダイＩＣ構造のトポグラフィックビューを示す第５のブロック図である。図５のマルチダイＩＣ構造５００（ＩＣ構造５００）は、インターポーザ５０５、ならびにインターポーザ５０５の表面上に実現されるダイ５１０、５１５および５２０を含む。ダイ５１０−５２０は図２および図３を参照して説明したように、インターポーザ５０５の表面に実質的に結合することができる。上記のように、インターポーザ５０５はＩＣ構造５００のダイとしても考えられる。
図５は、インターポーザ５０５が結合される各ダイ５１０−５２０の外縁において、増大した応力集中を受けることを示す。ＴＳＶのように、インターポーザ５０５上の各ダイ５１０−５２０の端縁、たとえば外縁によって規定されるダイ取付境界は、インターポーザ５０５内において応力誘起構造として考えられる。こうして、ダイ５１０−５２０をインターポーザ５０５に物理的に取付けることは、たとえば外側境界５２５および内側境界５３０によって規定される領域内に増大した応力を生成する。外側境界５２５および内側境界５３０間のエリアまたは領域は、ＫＯＺ５３５として規定することができる。示されるように、ＫＯＺ５３５は各ダイ５１０−５２０の外縁を越えて、たとえば外縁から外方向に、延在する。さらに、ＫＯＺ５３５は各ダイ５１０−５２０の端の内側において、インターポーザ５０５内の中心に向かって内方向に延在する。
図５において、５４０と示されるインターポーザ５０５の部分は、各ダイ５１０および５１５の内側端縁間にあって、露出される、すなわちダイ５１０、５１５、または５２０のいずれか１つによって被覆されず、かつ網掛け領域として示される、インターポーザ５０５のストリップまたはチャネル部分に対応する。一局面において、チャネル５４０はＫＯＺ５３５の一部として考えることができる。別の局面において、チャネル５４０は、ＫＯＺ５３５と別の、または中に含まれていないＫＯＺであると考えられる。さらに別の局面において、チャネル５４０はＫＯＺ５３５と別の、または中に含まれていないチャネルであって、正規化された応力よりも高い応力の領域であるとして考えられる。
同様に、５４５と示されるインターポーザ５０５の部分は、露出される各ダイ５１５および５２０の内側端間の、インターポーザ５０５のストリップまたはチャネル部分に対応する。一局面において、チャネル５４５はＫＯＺ５３５の一部であると考えられる。別の局面において、チャネル５４５はＫＯＺ５３５と別の、または中に含まれていないＫＯＺであると考えられる。さらに別の局面において、チャネル５４５はＫＯＺ５３５と別の、または中に含まれていない、正規化された応力よりも高い応力の領域であると考えられる。たとえば、チャネル５４０および５４５がＫＯＺ５３５から除外されると、ＫＯＺ５３５は一般にインターポーザ５０５の外縁に沿って、たとえば平行にまたは近接した配置に制限される。したがって、正規化された応力よりも高い応力の領域および正規化された応力の領域の両方が、内側境界５３０内に存在し得る。同様に、正規化された応力よりも高い応力の領域および正規化された応力の領域の両方は、外側境界５２５の外側に存在することができる。ただし、インターポーザ５０５はダイ５１０−５２０に対して十分に大きく、正規化された応力の領域を含むよう外側境界５２５を越えて十分に遠くまで延在するものである。チャネル５４０および５４５が正規化された応力よりも高い応力を受ける領域であると考えられる場合，本明細書に記載されている回路設計によって、アクティブリソースをこのような領域に配置し、選択的に用いることができる。
図６は、本明細書に開示される別の実施の形態に従う、図５のインターポーザ５０５のトポグラフィックビューを示すダイ６のブロック図である。より特定的に、図６はインターポーザ５０５上のＫＯＺ５３５の場所および位置付けを示す。ダイ５１０−５２０はＫＯＺ５３５をより明確に示すために、省かれている。一実施の形態において、ＫＯＺ５３５の幅は、インターポーザ５０５に接続されるダイの数に依存し得る。たとえば、インターポーザ５０５に取付けられるダイの数が大きければ大きいほど、ＫＯＺ５３５の幅、たとえば図５に示される内側境界５３０と外側境界５２５との間の距離が、大きくなる。
ＫＯＺ５３５は、外側境界５２５において、インターポーザ５０５の外縁から所定の距離で始まり、内側境界５３０の所定の距離だけ内側に延在することによって特徴付けられる。たとえば、内側境界５３０と外側境界５２５との間で規定されるチャネル部は、矩形のリングを形成することができ、その中でインターポーザ５０５の上面に取付けられる各ダイの外側端がある。これについて、点線６０５は、インターポーザ５０５上の各ダイ５１０−５２０の外縁によって規定される、ダイ取付境界と呼ばれる境界を示す。ＴＳＶのようなダイ取付境界は、インターポーザ５０５の応力誘起構造であると考えられる。たとえば、点線６０５によって示されるダイ取付境界は、ＫＯＺ５３５の中央に、たとえば内側境界５３０と外側境界５２５の各々の半分のところにある。ダイ取付境界は、少なくとも示される特性の構成については、インターポーザ５０５と同心であり得る。別の実施例では、ダイ取付境界はＫＯＺ５３５の中央に配置される必要はなく、インターポーザ５０５の表面に取付けられる各ダイのエッジに従う。このようなダイ取付境界の重なりは、均一でないＫＯＺ形状またはリング構造をもたらし得る。
インターポーザ５０５を横断し、たとえば図５のチャネル５４０および５４５に平行な、ダイ取付境界の部分は、図示および明瞭性のために除去されている。しかし、各ダイ５１０−５２０は、インターポーザ５０５上のダイ５１０−５２０のそれぞれの端によって規定されるダイ取付境界を形成する。さらに、ＫＯＺ５３５は、単一のより大きいダイをインターポーザ５０５に取付けることにより、形成または誘起でき、取付けられた単一のダイの外側エッジは点線６０５によって規定される。
図４を参照して記載したＫＯＺの場合と同様に、ＫＯＺ５３５は積極的に大きくされて、ＫＯＺ５３５の内側または外側の境界にすぐ隣接して位置付けられるアクティブリソースが増大した応力、たとえば正規化された応力集中より高い集中を受け得ることになる。たとえば、領域６１０または６１５内に位置付けられるアクティブリソースは、正規化された応力集中よりも高い応力集中を受け得る。しかし、領域６２０内に実現されるアクティブリソースは、正規化された応力集中を受け得る。
図７は、本明細書に開示される実施の形態に従う、応力認識分析を行なうためのシステム７００を示す第７のブロック図である。一局面において、システム７００はマルチダイＩＣ構造に関する応力データを評価し、アクティブリソース、たとえばアクティブデバイスが、そのマルチダイＩＣ構造内に実現できるまたは実現できない場所を定めることができる。別の局面において、システム７００は応力を認識した態様で、マルチダイＩＣ構造内での回路設計の実現に関する作業、たとえば配置、経路付けなどを行なうことができる。
システム７００は、システムバス７１５を介してメモリエレメント７１０に結合される少なくとも１つのプロセッサ７０５を含むことができる。こうして、システム７００はメモリエレメント７１０内にプログラムコードを格納することができる。プロセッサ７０５はシステムバス７１５を介してメモリエレメント７１０からアクセスされたプログラムコードを実行することができる。一局面において、システム７００はたとえばプログラムコードを記憶および／または実行するのに適するコンピュータとして実施できる。しかし、システム７００は本明細書に記載される機能を行なうことができるプロセッサおよびメモリを含むどのような形のシステムでも実現できる。
メモリエレメント７１０はたとえばローカルメモリ７２０および１つ以上のバルク記憶装置７２５といった、１つ以上の物理的メモリ装置を含むことができる。ローカルメモリ７２０は、プログラムコードの実際の実行の際に一般に用いられるランダムアクセスメモリまたは他の非永続型メモリ装置を指す。バルク記憶装置７２５はハードドライブまたは他の非永続データ記憶装置として実現できる。システム７００は、実行の際にプログラムコードがバルク記憶装置７２５から引出される回数を減らすために、少なくとも一部のプログラムコードを一時的に記憶する１つ以上のキャッシュメモリ（図示されていない）をも含むことができる。
キーボード７３０、ディスプレイ７３５、およびポインティングデバイス（図示されていない）といった入出力（Ｉ／Ｏ）装置を任意にシステム７００に結合することができる。入出力装置は直接または介在するＩ／Ｏコントローラによって、システム７００に結合することができる。システム７００が介在する私設または公共のネットワークによって他のシステム、コンピュータシステム、遠隔プリンタ、および／または遠隔の記憶装置に結合可能となるよう、ネットワークアダプタもシステム７００に結合することができる。モデム、ケーブルモデム、およびイーサネット（登録商標）カードは、システム７００で用いることができるネットワークアダプタの異なる種類の例である。
図７に示されるように、メモリエレメント７１０は応力分析モジュール７４０を記憶することができる。実行可能プログラムコードの形で実施される応力分析モジュール７４０は、システム７００によって実行することができ、それゆえシステム７００の一部として考えることができる。たとえば、応力分析モジュール７４０は、システム７００で実行される電子設計自動化（ＥＤＡ）ツールの一部として含まれる、または共同で用いることができる。
一局面において、応力分析モジュール７４０は、インターポーザといったダイに与えられる応力に関するデータを評価し、与えられる応力に関連して、または応力を誘起する、もしくはダイが受ける正規化された応力を超えるより多くの応力を誘起する、本明細書に記載される応力誘起構造に関連して、ダイ上のさまざまな場所に配置された場合の、アクティブリソースへの考えられる影響を定め、そのアクティブリソースは、アクティブデバイスであっても、または１つ以上のアクティブデバイスを含むより複雑な回路であってもよい。たとえば、応力分析モジュール７４０は、アクティブリソースの１つ以上の動作特性を予測する場合に、応力をパラメータとして含む１つ以上のアクティブリソースモデルを記憶することができる。これにより、応力分析モジュール７４０は、考えられ得る動作特性、たとえば、ダイ上のさまざまな場所に配置され、かつ変動する応力集中を受けるたとえばインターポーザといったアクティブリソースの遅延を予測することができる。
応力分析モジュール７４０によって使用されるデータは、多様な異なる技術のいずれかを用いて定めることができる。一例において、ＴＳＶといった構造またはインターポーザのダイ取付境界によって誘起された応力場は、所与のＩＣパッケージについて力および派生する応力の大域解析を行なうことにより、定めることができる。力は数学的に形成された派生する応力場で予測または測定することができる。応力場は、たとえばＩＣパッケージの各ダイ内において数学的にモデル化することができる。
ＩＣパッケージ用に開発されたマクロモデルを適用してさらに分割し、ダイにわたって個々のアクティブデバイスのレベルでも回路ブロックのレベルでも、アクティブリソースに適用可能なマイクロモデルを提供する。たとえば全体のインターポーザにわたる応力の局所的影響を評価して、個々のＴＳＶによって誘起された応力を、および／または１つ以上の異なるアクティブリソースに適用されたダイ取付境界によって誘起された応力を、予測することができる。一局面において、各アクティブリソースと応力誘起構造との間の距離を用いて、ＩＣ構造によって誘起され、アクティブリソースが受ける応力場を評価または判断する。
別の局面において、アクティブリソースに対する経験的データを定めることができ、これは１つ以上の異なる種類のアクティブリソースから変動する距離で配置されるさまざまな応力誘起構造で構成されるテスト構造から測定できる。たとえば、１つ以上の異なる種類のアクティブリソースを位置付ける１つ以上のテスト構造を製造することができ、そのアクティブリソースは、応力を誘起する構造、たとえば応力誘起体から異なる距離にある、個々のアクティブデバイス、特定の回路ブロック、プログラム可能エレメントなどであり得る。より複雑なアクティブリソースについて、アクティブリソースの１つ以上の動作特性の劣化を定めることができ、これはたとえば複雑なアクティブリソースのうちの１つ以上の、または各構成のアクティブリソースの１つ以上の動作特性の劣化の累積した影響として、定めることができる。別の実施例において、別のダイが取付けられるインターポーザの部分といった特定の構造から異なる距離にある１つ以上の異なる種類のアクティブリソースを位置付ける、１つ以上のテスト構造を製造することができる。アクティブリソースの１つ以上の異なる動作特性を測定することができる。
ＩＣ構造によって誘起された応力の関数として、異なる種類のアクティブリソースの１つ以上の動作特性の値を予測または推定するモデルを定式化することができる。ダイ取付境界によって誘起された応力は、ＴＳＶによって誘起された応力と異なることは理解されるべきである。アクティブリソースと対象の特定の構造、たとえば応力誘起体との間の距離は、応力の近似値としてまたは実際の応力測定値として、用いることができる。このような態様で、アクティブリソースの動作特性は、応力誘起ＩＣ構造からのアクティブデバイスの距離に基づき、推定することができる。それでも、距離の関数として、アクティブリソースへのＴＳＶの影響は、距離を関数とした、アクティブリソースへのダイ取付境界の影響と異なり得る。
モデルに組込むことができるアクティブデバイスの動作特性の異なる種類の例は、アクティブデバイスの飽和電流、スルーレート、遅延などを含み得るが、これらに限定されない。たとえば、アクティブリソースの遅延は、アクティブリソースが増大した応力を受けることにより増えると予測される。アクティブリソースの劣化が最も高いのは、アクティブリソースが断固たるＫＯＺのすぐ外に配置される場合であり得る。アクティブリソースが応力誘起構造から遠く離れれば離れるほど、およびそれゆえ断固たるＫＯＺの境界から遠くなればなるほど、増大した応力を受けることに起因するアクティブリソースでの遅延の増加量（または他の動作特性の低下の量）は減り始める。一般に、増大した応力に起因する遅延劣化（たとえば遅延の増加）は、応力が低下するにつれ、したがってアクティブリソースと応力誘起構造との間の距離が増加するにつれ、低下する。
測定された動作特性はアクティブリソースの物理的特性と相関させることができる。たとえば応力誘起構造に対するアクティブリソースの配向、アクティブリソースの幅、アクティブリソースの長さと相関させることができ、ここでアクティブリソースはＮ型装置でもＰ型装置でもあり得る。実際のシリコンプロトタイプ構造から測定されたデータを用いて、ＩＣ開発、回路設計、ならびにシミュレーションおよび／または最適化のために用いることができるモデルを生成することができる。
応力関連データが定められる態様と無関係に、結果の応力関連データを用いて、本明細書に記載される回路構造といった応力誘起体によって引起される応力によって影響されるアクティブリソースの行動をモデル化する。もたらされるモデルは、応力誘起回路構造に関連してアクティブデバイスをどこに実現するか、たとえばＩＣ開発および製造のためにアクティブデバイスをどれだけ応力誘起構造の近くに配置することができるかを定めるために用いることができ、さらにたとえば回路設計の配置および／または経路付けといった、ＩＣ構造内での回路設計を実現するために用いることができる。
図８は本明細書に開示される別の実施の形態に従う、ＩＣ構造用の物理的設計の方法８００を示す第１のフローチャート図である。図８はアクティブリソースを実現または作成する際にダイの利用可能領域を増やすために、ＫＯＺの大きさを減らすために用いることができる汎用方法を表わす。方法８００は、ＩＣ製造または作成システムおよび／またはＩＣテスティングおよび測定システム向けに、たとえば制御システムとして、図７を参照して記載したシステムと組合せて実現することができる。
ステップ８０５において、システムは応力関連データに基づき、断固たるＫＯＺルールを定めることができる。ＫＯＺルールは、応力誘起ＩＣ構造を取囲むより小さいＫＯＺを特定するために作成することができる。ＫＯＺルールに従ってより小さいＫＯＺを指定することにより、アクティブリソースは応力誘起構造体により近く実現することができる。従来の大きさのＫＯＺの場合よりもより高い応力を受けるＩＣの領域に配置されたことによって起こり得る、たとえば領域４８５、６１０または６１５といった領域内に配置されることにより起こり得る、アクティブリソースの劣化は、たとえば回路設計の配置および経路付けの際に後で用いることができるアクティブリソース用に開発されたタイミングモデルでの劣化を考慮することにより、解消または補償することができる。
ステップ８１０において、ＩＣの物理的設計は、断固たるＫＯＺルールを用いることによって行なうことができる。断固たるＫＯＺルールにより、他の態様よりも大きい応力を受けるＩＣの領域内、たとえば積極的に大きさが定められたＫＯＺの外および従来の大きさのＫＯＺ内に、アクティブリソースを実現することができるようになる。
ステップ８１５において、システムはたとえばアクティブリソースを含めて、作成されるＩＣ構造のリソース用のタイミングモデルを定めることができる。タイミングモデルは、数学的モデルによって、テスト構造の実際の測定値によって、またはその両方を組合せて、上記に従い開発することができる。タイミングモデルは、より高い応力集中を受けることによって影響される、ＩＣのアクティブリソースを含むリソースの遅延を反映することができる。
上記のように、アクティブリソースと応力誘起構造体との間の距離は、応力の代りとして用いることができる。この点について、距離をモデルの中に組込んで、アクティブリソースがしきい値の距離よりも大きく応力誘起構造体から離れて位置付けられると、アクティブリソースのモデルは応力によって影響されない。しきい値距離よりも短い距離の場合、たとえば領域４８５、６１０または６１５のいずれかの領域内の場合、距離はモデルに従って計算される遅延といった動作特性に影響する。別の実施例では、非応力認識モデルおよび応力認識モデルを用いることができる。ダイに対する正規化された応力よりも高い応力集中またはレベルを受けると判断されたアクティブリソース、たとえば領域４８５、６１０または６１５のいずれかの中に配置されたアクティブリソースには、応力認識モデルを用いることができる。正規化された応力よりも高い応力を受けないと判断されたアクティブリソースには、非応力認識モデルを用いることができる。どちらの場合でも、ＩＣ構造のリソースの遅延は、上記のように、応力認識情報を用いて定めることができる。
どちらの場合でも、上記のモデルを用いて遅延は計算または推定することができる。ＩＣ構造の異なるリソース、たとえばアクティブリソースの遅延は、ＥＤＡツール内で、後で使用するために記憶することができる。たとえば、プログラム可能エレメント、論理ブロック、ＩＮＴおよび／またはＰＩＰといった経路付けリソースの応力認識遅延を定めることができる。所与のアクティブリソース用に用いられた特定の遅延（たとえば、場合によってはモデル）は、そのアクティブリソースの場所および応力誘起構造までのアクティブリソースの距離に従い、変わり得る。
図９は本明細書に開示される別の実施の形態に従う、回路設計の方法９００を示す第２のフローチャート図である。方法９００は、図７を参照して記載したシステム７００といったシステムによって実行することができる。
当該システムは、回路設計のエレメントをＩＣの特定のアクティブリソースに置くプロセスを始めることができる。方法９００は、たとえば技術マッピングおよびパッキングといった機能が実行されたと推定する。ステップ９０５において、当該システムはＩＣの特定のアクティブリソースに配置されるべき、たとえば割当てられるべき、回路設計のエレメントを選択することができる。
ステップ９１０において、当該システムは選択された回路エレメントを割当てることができる１つ以上の候補のアクティブリソースを定めることができる。回路設計のエレメントを割当てることができるアクティブリソースを選択するに当たり、当該システムは上記のように応力認識モデルを用いて計算された遅延を用いることができる。正規化された応力よりも高い応力を受けないアクティブリソースでは、従来の遅延を用いることができる。この点について、当該システムは正規化された応力集中よりも高い応力の領域内に配置されないアクティブリソース、正規化された応力集中よりも高い応力の領域内に配置されるアクティブリソース、またはその両方の組合せを特定することができる。
一局面について、アクティブリソース候補を考慮する場合、領域４８５、６１０、および／または６１５といった領域の外に位置付けられるアクティブリソースだけを対象とすることができる。たとえば、回路設計の１つ以上のエレメントにタグを付ける、または臨界であると特定することができる。たとえば仕様書に従ったタイミングが一致しない、臨界的なタイミングを有して信号経路上にあるまたは沿うものとして特定されるエレメントは、臨界であると特定され得る。ある信号によって結合される、たとえばネットによって結合される、遊びがない、またはしきい値よりも低い遊びの量を有する、２つのフリップフロップ回路エレメントは、臨界であると考えられる。別の局面において、最悪の場合の信号経路と比較した、２つのエレメント間の推定された遅延を比較して、臨界性を定めることができる。いずれの場合でも、配置の際、システムは臨界であると特定されたエレメントが、正規化された応力集中より高い応力を受けるアクティブリソースに、たとえば領域４８５、６１０、および／または６１５といった領域に配置されるアクティブリソースに、割当てられることを防止できる。別の局面において、回路設計のタイミング要件が満たされる限りにおいて、応力誘起構造に十分に近くにあるアクティブリソースであって、悪化した遅延を有するアクティブリソースであっても、用いることができるし、臨界であると特定されたエレメントまたは臨界であると特定されていないエレメントが割当てられ得る。
ステップ９１５において、システムは回路設計の選択されたエレメントを、候補のアクティブリソースのいずれかに、少なくとも部分的に、遅延により、割当てることができる。エレメントが選択された候補のアクティブリソースに割当てられるか否かを判断するのに用いられる特定のモデルまたは動作特性は、それぞれの候補のアクティブリソースの場所に応じて、たとえば応力認識であるか否かに応じて、変わり得る。ステップ９２０において、システムは回路設計のさらに他のエレメントを配置しなければならないか否かを判断する。回路設計の少なくとも１つの付加的エレメントを配置しければならない場合、方法９００はステップ９０５にループして、エレメントの処理を続けることができる。配置するべき回路設計のエレメントがそれ以上残っていない場合、方法９００はステップ９２５に進む。
ステップ９２５において、システムは経路付ける回路設計の信号を選択することができる。ステップ９３０において、システムはアクティブリソース用の遅延情報を用いて、信号用の経路を定めることができる。たとえば、特定の経路を用いる遅延は、ＩＮＴやＰＩＰといったアクティブリソースが受ける応力に従い変わり得る。正規化された応力よりも高い応力を受ける、たとえば領域４８５、６１０または６１５といった領域に配置されるこのようなアクティブリソースを用いる経路は、正規化された応力を受けるアクティブリソースよりも大きな遅延を有し得る。
特定の信号用の経路を定める際、システムは用いられるアクティブリソースの利用可能な遅延情報を用いて経路を定め、タイミング要件が満たされることを確実にする。この点について、信号用の経路を形成および選択する際、システムは正規化された応力集中より高い応力を受ける領域内に配置されないアクティブリソース、正規化された応力集中より高い応力を受ける領域内に配置されるアクティブリソース、またはこの両方を組合せたアクティブリソースを、特定することができる。別の実施例において、臨界であると判断された信号について、タグが付けられたものであっても他の態様で特定されたものであっても、システムは経路付けの際、増大した応力を受けることによる遅延劣化を有する任意のアクティブリソースを用いて先んずることができる。いずれの場合でも、選択された信号の最終の経路を評価して、タイミングの制約または目標が、適切なモデルおよび／または遅延、たとえば応力認識情報を用いて、合うことを確実にする。
ステップ９３５において、システムは経路付けられるために回路設計の付加的信号が残っているかどうかを定めることができる。少なくとも１つの付加的信号を経路付けなければならない場合、方法９００はステップ９２５にループバックする。経路付けるべき他の信号が残っていない場合、当該方法は最終の回路設計で終了することができ、これは方法９００によって生成されるすべての配置および／または経路情報が中に記憶されていることを含む。
図８および図９に示される方法は、図示のために提示され、実施の形態は本明細書に開示されているものに制限するものではない。各方法は、アクティブリソースの実現およびアクティブリソースを用いる回路設計についての決定を知らせるために、応力情報の使用についてここに開示されている局面を示す汎用的例として働く。本明細書に記載されている技術は、ここに例示的に示されるものを超えて、他の種類のＩＣ設計および回路設計実現技術にも適用できる。
図面のフローチャートは、本明細書に開示される１つ以上の実施の形態に従う、システム、方法およびコンピュータプログラムプロダクトの可能な実現についてのアーキテクチャ、機能性および動作を示す。この点について、フローチャートの各ブロックは、モジュール、セグメント、またはコードの一部を表わすことができ、これは特定の論理関数を実施する実行可能なプログラムコードの部分を含む。
一部の代替の実施では、ブロックに示される機能は図面に示される順序とはずれて起こり得る。たとえば、連続して示される２つのブロックは、実際には、関与する機能性に応じて、実質的に平行に実行され得る、またはブロックは逆の順序で実行されることもある。さらに、フローチャート図の各ブロック、およびフローチャート図のブロックの組合せは、特定の機能または動作を行なう特定用途ハードウェアベースのシステムによって、または特定用途ハードウェアおよび実行可能命令の組合せによって、実現できる。
１つ以上の実施の形態は、ハードウェアで、またはハードウェアおよびソフトウェアの組合せで、実現できる。１つ以上の実施の形態は、１つのシステムの中央集中化した態様で、または異なるエレメントがいくつかの相互接続されたシステムにわたって広がっている分散した態様で、実現できる。ここに記載される本方法の少なくとも一部を行なうよう適合された任意の種類のデータ処理システムまたは他の装置は適する。
１つ以上の実施の形態はここに記載される方法の実施を可能にする特徴すべてを含む、コンピュータプログラムプロダクトとしてデバイス内に組込まれ得る。デバイスはデータ記憶媒体、たとえば一時的でないコンピュータ使用可能またはコンピュータ読取可能媒体であって、メモリおよびプロセッサを含むシステムにロードおよび実行されると、当該システムに本明細書に記載されている機能の少なくとも一部を実行させるプログラムコードを記憶するものを含む。データ記憶媒体の一例として、光媒体、磁気媒体、光磁気媒体、ランダムアクセスメモリといったコンピュータメモリ、たとえばハードディスクなどのバルク記憶装置を挙げるが、これらに限定されない。
「コンピュータプログラム」、「ソフトウェア」、「アプリケーション」、「コンピュータ使用可能プログラムコード」、「プログラムコード」、「実行可能コード」、その修飾変形およびまたは組合せは、ここにおいて一連の命令の任意の式、言語、コードまたは表記を意味するものであり、当該一連の命令は、情報処理機能を有するシステムが、直接に、または：ａ）他の言語、コードまたは表記への変換；ｂ）異なる材料形式での再生の一方または両方を行なったあとで、特定の機能を実行することが意図されている。たとえば、プログラムコードは、サブルーチン、機能、プロシージャ、オブジェクトメソッド、オブジェクトインプリメンテーション、実行可能アプリケーション、アプレット、サーブレット、ソースコード、オブジェクトコード、共有ライブラリ/動的ロードライブラリ、および／またはコンピュータシステムでの実行向けに設計された命令の他のシーケンスを含むが、これに限定されない。
ここで用いられるａおよびanは単数および複数のものとして規定される。ここで用いられる「複数」の用語は２つまたは３つ以上として規定される。ここで用いられる「他の」の用語は、少なくとも第２の、またはそれ以上のものとして規定される。ここで用いられる「含む」および／または「有する」の用語はcomprising、すなわちオープン言語として規定される。ここで用いられる「結合」の用語は、接続されたものとして、介在するエレメントがなく直接に、または特にそうでないと示されない限り、１つ以上の介在するエレメントによって間接的に、接続されるものとして規定する。２つのエレメントは、機械的に、電気的に、または通信チャネル、経路、ネットワークもしくはシステムを介して通信態様で結合され得る。
本明細書に開示されている実施の形態は、その基本的属性の精神から逸脱することなく、他の形で実現できる。したがって、実施の形態の範囲を示すものとして、参照は上記の明細書本文ではなく、特許請求の範囲になされるべきである。

Claims (15)

  1. インターポーザを含む集積回路（ＩＣ）に係わる回路設計の方法であって、前記方法は
    ＩＣ（２００、５００）内に実現され、インターポーザ（２０５、５０５）への正規化された応力量を超える量の応力を受けるインターポーザの区域（４６５、４７０、５３５）内におけるアクティブリソースを特定することと、
    ＩＣ内に実現される回路設計の応力認識分析に従い、ＩＣ内に実現する回路設計のエレメントを、アクティブリソースに選択的に割当てることとを備え、
    他の区域（６２０）は、前記他の区域内の実質的に正規化された応力によって特徴付けられる、方法。
  2. 前記アクティブリソース用に応力認識タイミングモデルを用いることをさらに備える、請求項１に記載の方法。
  3. 前記アクティブリソース用の前記応力認識タイミングモデルは、アクティブリソースと正規化された応力量を超える量の応力が少なくとも部分的に帰属する応力誘起体（３２５、６０５）との間の距離に依存する、請求項２に記載の方法。
  4. 前記応力誘起体は、シリコン貫通電極（ＴＳＶ）（３２５）、またはインターポーザのダイ取付境界（６０５）である、請求項３に記載の方法。
  5. 前記アクティブリソースが応力誘起体から所定の距離内にあることを判断し、それに応答して、前記応力誘起体からの距離を関数として、前記アクティブリソースの動作特性を定めることをさらに備える、請求項３または４に記載の方法。
  6. 前記アクティブリソースを用いる場合の前記回路設計のタイミングは臨界ではないとの判断に応答して、回路設計のエレメントを実現するためにだけアクティブリソースを用いることをさらに備える、請求項１から５のいずれか１項に記載の方法。
  7. 集積回路（ＩＣ）であって、
    応力誘起構造（３２５、６０５）を含むインターポーザ（２０５、５０５）を備え、
    前記インターポーザは
    第１の区域（４６５、４７０、５３５）を含み、第１の区域内の実質的に正規化された応力によって特徴付けられ、さらに
    前記応力誘起構造によって誘起される第２の区域（６２０）を含み、前記第２の区域全体において正規化された応力よりも高い応力によって特徴付けられ、さらに
    前記第２の区域内に配置されるアクティブデバイスを備える、集積回路（ＩＣ）。
  8. 前記応力誘起構造体は、シリコン貫通電極（ＴＳＶ）（３２５）を含む、請求項７に記載のＩＣ。
  9. 前記第２の区域は前記ＴＳＶを包含し、前記第１の区域は前記第２の区域を包含する、請求項８に記載のＩＣ。
  10. 前記インターポーザの表面に取付けられる第１のダイ（２１０、５１０）をさらに備え、
    前記応力誘起構造は、前記インターポーザ上の前記第１のダイの外縁によって規定されるダイ取付境界（６０５）を含み、
    前記インターポーザは、前記ダイ取付境界内の内側境界（５３０）と前記ダイ取付境界の外にある外側境界（５２５）とによって規定される立入り禁止区域（５３５）を含む、請求項７から９のいずれか１項に記載のＩＣ。
  11. 前記第２の区域は前記内側境界内にある、請求項１０に記載のＩＣ。
  12. 前記第２の区域は前記外側境界を包含する、請求項１０に記載のＩＣ。
  13. 前記第１の区域は、前記内側境界内にあり、前記第２の区域に囲まれる、請求項１０に記載のＩＣ。
  14. 前記インターポーザの表面上の第１のダイ（２１０、５１０）と、
    前記インターポーザの表面上の第２のダイ（２１５、５１５）とをさらに備え、
    前記第１のダイおよび第２のダイは所定の距離で隔離されて、前記第１のダイと前記第２のダイとの間で、インターポーザのチャネル（５４０）を露出させ、
    前記応力誘起構造は前記インターポーザ上の前記第１のダイおよび前記第２のダイの各々の外縁によって規定されるダイ取付境界（６０５）を含み、
    前記第２の区域は前記第１のダイおよび前記第２のダイ間のインターポーザのチャネルを含む、請求項７から９のいずれか１項に記載のＩＣ。
  15. 前記インターポーザの表面上の第１のダイ（２１０、５１０）と、
    前記インターポーザの表面上の第２のダイ（２１５、５１５）とをさらに備え、
    前記第１のダイおよび第２のダイは所定の距離で隔離されて、前記第１のダイと前記第２のダイとの間で、インターポーザのチャネル（５４０）を露出させ、
    前記応力誘起構造は前記インターポーザ上の前記第１のダイおよび前記第２のダイの各々の外縁によって規定されるダイ取付境界（６０５）を含み、
    前記第１のダイおよび前記第２のダイ間のインターポーザの前記チャネルは立入り禁止区域である、請求項７から９のいずれか１項に記載のＩＣ。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016171297A (ja) * 2015-03-12 2016-09-23 ソニー株式会社 固体撮像装置および製造方法、並びに電子機器
JP2019533912A (ja) * 2016-09-21 2019-11-21 ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ 積層された列状集積回路

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8856710B2 (en) * 2011-06-29 2014-10-07 Taiwan Semiconductor Manufacturing Co., Ltd. Tool and method for modeling interposer RC couplings
US8963334B2 (en) * 2011-08-30 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Die-to-die gap control for semiconductor structure and method
US8604619B2 (en) 2011-08-31 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via keep out zone formation along different crystal orientations
US8704384B2 (en) 2012-02-17 2014-04-22 Xilinx, Inc. Stacked die assembly
US8704364B2 (en) * 2012-02-08 2014-04-22 Xilinx, Inc. Reducing stress in multi-die integrated circuit structures
US8587132B2 (en) * 2012-02-21 2013-11-19 Broadcom Corporation Semiconductor package including an organic substrate and interposer having through-semiconductor vias
US10002820B2 (en) * 2012-02-28 2018-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Through silicon via layout pattern
US8957512B2 (en) 2012-06-19 2015-02-17 Xilinx, Inc. Oversized interposer
US20130342231A1 (en) * 2012-06-21 2013-12-26 Michael Alfano Semiconductor substrate with onboard test structure
US8869088B1 (en) 2012-06-27 2014-10-21 Xilinx, Inc. Oversized interposer formed from a multi-pattern region mask
US9026872B2 (en) * 2012-08-16 2015-05-05 Xilinx, Inc. Flexible sized die for use in multi-die integrated circuit
US9136842B2 (en) 2013-06-07 2015-09-15 Altera Corporation Integrated circuit device with embedded programmable logic
US9547034B2 (en) 2013-07-03 2017-01-17 Xilinx, Inc. Monolithic integrated circuit die having modular die regions stitched together
US9476927B2 (en) * 2014-01-22 2016-10-25 GlobalFoundries, Inc. Structure and method to determine through silicon via build integrity
US9915869B1 (en) 2014-07-01 2018-03-13 Xilinx, Inc. Single mask set used for interposer fabrication of multiple products
US9935081B2 (en) * 2014-08-20 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid interconnect for chip stacking
US9640521B2 (en) * 2014-09-30 2017-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-die package with bridge layer and method for making the same
US9659882B2 (en) * 2015-01-20 2017-05-23 Sandisk Technologies Llc System, method and apparatus to relieve stresses in a semiconductor die caused by uneven internal metallization layers
US11430740B2 (en) * 2017-03-29 2022-08-30 Intel Corporation Microelectronic device with embedded die substrate on interposer
US10235491B2 (en) 2017-05-17 2019-03-19 International Business Machines Corporation Dynamic route keep-out in printed circuit board design
US11282776B2 (en) 2018-02-22 2022-03-22 Xilinx, Inc. High density routing for heterogeneous package integration
KR102501675B1 (ko) 2018-07-13 2023-02-17 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003503855A (ja) * 1999-06-28 2003-01-28 インテル・コーポレーション インターポーザおよびその製造方法
JP2004241594A (ja) * 2003-02-05 2004-08-26 Sony Corp 半導体パッケージ
JP2007043072A (ja) * 2005-07-06 2007-02-15 Seiko Epson Corp 半導体装置
US20090079071A1 (en) * 2007-09-25 2009-03-26 Bucknell Chapman Webb Stress relief structures for silicon interposers
JP2009170459A (ja) * 2008-01-10 2009-07-30 Panasonic Corp 半導体集積回路装置の設計方法、設計装置および半導体集積回路装置
US20100270597A1 (en) * 2009-04-24 2010-10-28 Synopsys, Inc. Method and apparatus for placing transistors in proximity to through-silicon vias

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8014154B2 (en) * 2006-09-27 2011-09-06 Samsung Electronics Co., Ltd. Circuit substrate for preventing warpage and package using the same
KR100843213B1 (ko) 2006-12-05 2008-07-02 삼성전자주식회사 메모리 칩과 프로세서 칩이 스크라이브 영역에 배열된관통전극을 통해 연결된 다중 입출력 반도체 칩 패키지 및그 제조방법
US8227902B2 (en) 2007-11-26 2012-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structures for preventing cross-talk between through-silicon vias and integrated circuits
US8082537B1 (en) 2009-01-28 2011-12-20 Xilinx, Inc. Method and apparatus for implementing spatially programmable through die vias in an integrated circuit
CN101825683B (zh) * 2009-03-02 2012-10-10 财团法人工业技术研究院 集成电路装置与其测量系统和方法
US20100257495A1 (en) 2009-04-06 2010-10-07 Chan-Liang Wu 3D-IC Verification Method
US9343463B2 (en) 2009-09-29 2016-05-17 Headway Technologies, Inc. Method of high density memory fabrication
US8264065B2 (en) 2009-10-23 2012-09-11 Synopsys, Inc. ESD/antenna diodes for through-silicon vias

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003503855A (ja) * 1999-06-28 2003-01-28 インテル・コーポレーション インターポーザおよびその製造方法
JP2004241594A (ja) * 2003-02-05 2004-08-26 Sony Corp 半導体パッケージ
JP2007043072A (ja) * 2005-07-06 2007-02-15 Seiko Epson Corp 半導体装置
US20090079071A1 (en) * 2007-09-25 2009-03-26 Bucknell Chapman Webb Stress relief structures for silicon interposers
JP2009170459A (ja) * 2008-01-10 2009-07-30 Panasonic Corp 半導体集積回路装置の設計方法、設計装置および半導体集積回路装置
US20100270597A1 (en) * 2009-04-24 2010-10-28 Synopsys, Inc. Method and apparatus for placing transistors in proximity to through-silicon vias

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016171297A (ja) * 2015-03-12 2016-09-23 ソニー株式会社 固体撮像装置および製造方法、並びに電子機器
JP2019533912A (ja) * 2016-09-21 2019-11-21 ザイリンクス インコーポレイテッドＸｉｌｉｎｘ Ｉｎｃｏｒｐｏｒａｔｅｄ 積層された列状集積回路

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