JP2014516232A - 非同期データストリームのアライメント - Google Patents

Abstract

受信される非同期の複数の入力データストリームの同期を行う装置であって、複数の入力データストリームを、サンプルの複数のシーケンスへとデジタル化する、アナログ−デジタルコンバータ構成と、サンプルの複数のシーケンスの各々に対して、アライメントパルスを生成する同期処理構成とを備え、同期処理構成は、前記サンプルの複数のシーケンスの各々に対するアライメントパルスを生成し、サンプルの複数のシーケンスの各々を前記アライメントパルスに対して配列して、サンプルの複数のシーケンスの共通プロセッサへの供給を、アライメントパルス各々に対して同期させる。同期処理構成は、複数のアンテナフィードのアンテナフィード各々に対して、処理チェーンを有してもよく、各処理チェーンは、処理チェーンに対応するサンプルのシーケンスに対するアライメントパルスを生成するアライメントパルス生成器を有してもよい。複数の入力データストリームは、複数のアンテナフィードによって受信される。
【選択図】図３

Description

本発明は、データストリームの同期に関する。より詳細には、これに限定されないが、様々なアンテナフィードが受信するデータストリームのデジタル同期に関する。

数多くのデータ処理システムは、複数の別個のデータストリームのデータを受信し、これらデータストリーリームの処理をまとめて行っている。このようなシステムの一例として、ビーム形成能力を有する衛星ペイロード（satellite payload）の受信アンテナが挙げられる。デジタルプロセッサは、複数のアンテナフィードから複数の別個のデータストリームを受信してもよく、必要なビームを形成するのに、複数のデータストリームを組み合わせて、まとめて処理してもよい。各データストリームは、別個のクロック信号を有する別個の処理チェーンによって、デジタルプロセッサに搬送されてもよい。

従来のシステムでは、データサンプリングレートおよび帯域幅は非常に低いので、データサンプリングおよび完全に同期した設計技術を使用したその次の処理を使用して、処理要求を満たしていた。設計全体におけるタイミングの不確かさを、クロック周期と比較して十分に小さく抑えることにより、デジタル回路の設定およびホールド要求を満たすことができる。

近年、サンプリングレートが高くなる傾向がある。サンプリングレートを高くすると、様々なデータストリームに使用される処理チェーン間のタイミングの不確かさが、サンプリング周期よりも大きくなる。例えば、十分に高いサンプリングレートでは、アナログ／デジタルコンバータ内のクロック信号生成は、タイミングの不確かさが、サンプリング周期と比較して、有意となる。更に、タイミングの不確かさは、処理チェーンの下流に位置するクロック分周器でも発生する場合がある。処理チェーンの全ての構成要素が、高いサンプリングレートで動作できるわけではなく、この場合、クロック分周器を使用する必要がある。クロック分周器の始動期間における不確かさによっても、サンプリング周期と比較して有意なタイミングの不確かさが発生する可能性がある。これらタイミングの不確かさの要素を合わせると、サンプリング周期よりも大きくなり、デジタルプロセッサに、十分に一貫性を保った態様でデータストリームを提供することができず、データストリームをまとめて処理する場合にはエラーが発生する。

本発明は、上記の従来技術を改善するべく提供される。

本発明によれば、受信される非同期の複数の入力データストリームのアライメントを行う装置であって、複数の入力データストリームを、サンプルの複数のシーケンスへとデジタル化する、アナログ−デジタルコンバータ構成と、サンプルの複数のシーケンスの各々に対して、アライメントパルスを生成する同期処理構成とを備え、同期処理構成は、サンプルの複数のシーケンスの各々に対するアライメントパルスを生成し、サンプルの複数のシーケンスの各々をアライメントパルスに対して配列して、サンプルの複数のシーケンスの共通プロセッサへの供給を、アライメントパルス各々に対して同期させる装置が提供される。

本発明によれば、複数のデータストリームが、共通プロセッサにおいて、一貫性をもって処理されうように、供給される。

データストリームは、複数のアンテナフィードによって受信されてもよい。

同期処理構成は、複数の入力データストリームの各々に対して、処理チェーンを有し、処理チェーンはそれぞれ、処理チェーンに対応するサンプルのシーケンスに対するアライメントパルスを生成するアライメントパルス生成器を含んでもよい。処理チェーンはそれぞれ、別個の処理チェーンクロック信号を有してもよく、全ての処理チェーンに共通であってアライメントパルス生成器がそれぞれ受信する同期パルス、および、対応する処理チェーンの処理チェーンクロック信号に従って定めされたタイミングで、アライメントパルス生成器はそれぞれ、サンプルのシーケンスに対するアライメントパルスを生成してもよい。

異なる処理チェーンのアライメントパルス生成器によって生成されたアライメントパルスは、互いに一致しない場合がある。同期処理構成は、サンプルシーケンスがデジタル共通プロセッサに到達したときに、アライメントパルスとサンプルシーケンスとが、アライメントされていることを確かにする。

処理チェーンクロック信号はそれぞれ、複数の入力データストリームのうちの１つの入力データストリームがサンプリングされるサンプリングレートよりも、Ｎ倍遅いレートを有してもよく、処理チェーンはそれぞれ、処理チェーンクロック信号の周期毎にＮ個のサンプルが処理されるように、入力データストリームに対応するサンプルのシーケンスを、複数の（Ｎ個の）サブストリームへと分割する手段を更に有してもよい。本発明によれば、処理チェーンの構成要素が、高いサンプリングレートで動作不可能であっても、サンプルのシーケンスを処理することができる。

装置はさらに、サンプルのシーケンスに対するアライメントパルスのタイミングを、サンプルのシーケンスの先のアライメントパルスに対して調整する手段を備えてもよく、非同期の複数の入力データストリームをアライメントさせるべく、アライメントパルスを、処理チェーンクロック信号の１周期以上分、移動させ、前処理チェーンクロック信号の周期は、サンプルのシーケンスのＮ個のサンプルのステップに対応する。アライメントパルス生成器はそれぞれ、アライメントパルスのタイミングを、受信した制御信号に基づいて調整可能である。複数のアライメントパルスを使用して、サンプルのシーケンスを、複数のフレームに分割してもよく、この場合、アライメントパルスは、フレーム境界を形成する。処理チェーンはそれぞれ、非同期の複数の入力データストリームをアライメントさせるべく、サンプルのシーケンスを、複数のアライメントパルスに対して移動させる手段を更に有し、移動させる手段は、複数のフレーム境界に対して、０個からＮ−１個の間の個数のサンプル分、サンプルのシーケンスを移動させる。サンプルのシーケンスを移動させる手段は、現在の周期の最後のＮ−１個のサンプルを格納し、次の周期からおよび現在の周期からＮ個のサンプルを選択し、次の周期において、処理チェーンの下流に渡す、データセレクタであってもよい。すなわち、データセレクタは、処理経路に遅延を導入することにより、アライメントパルスを基準に、サンプルを効率的に移動させる。

同期パルスは、所定の幅を有するパルスを含み、アライメントパルス生成器はそれぞれ、当該パルスをサンプリングして、所定の幅に対応する期間内に、アライメントパルスを生成する。装置は、同期パルスを処理チェーンのそれぞれに送信する、同期パルス生成器を更に備えてもよい。

処理チェーンはそれぞれ、先入れ先出し（ＦＩＦＯ）レジスタ構成を有してもよく、ＦＩＦＯレジスタ構成は、サンプルのシーケンスおよびアライメントパルスを受信および格納し、アライメントパルスに従って、サンプルのシーケンスを１以上のレジスタに配置し、ＦＩＦＯレジスタ構成は更に、異なる複数の処理チェーンからの、対応するフレーム内の対応する位置のデータサンプルが、共通プロセッサに同期して到達するように、設定可能な遅延の後に、ＦＩＦＯレジスタ構成から共通プロセッサへとサンプルを供給してもよい。フレームを線引きするのに、フレーム線引きデータを使用してもよい。フレーム線引きデータは、アライメントパルスに対応してもよい。処理チェーンにおけるデータを処理するのに使用される処理チェーンクロック信号と同期してデータがＦＩＦＯに書き込まれるが、データのＦＩＦＯからの読み出しは、デジタル共通プロセッサのクロック信号に同期して行われる。この点に対して、装置は更に、基準アライメントパルス生成器を備え、基準アライメントパルス生成器は、基準アライメントパルスを生成して、上記処理チェーンのＦＩＦＯに供給し、ＦＩＦＯはそれぞれ、出力ストリームにおけるフレーム線引きデータまたはアライメントパルスと、ＦＩＦＯレジスタ構成での基準アライメントパルスの受信とが一致するように、出力ストリームおけるサンプルのシーケンスを出力する。

このように、アライメントパルスを、データに対して適切な位置に配置するのに、アライメントパルス生成器およびデータセレクタを使用することができ、ＦＩＦＯレジスタを使用して、パルス、ひいては、データを同期させてデジタルプロセッサに供給することができる。

装置は更に、複数の入力データストリームを受信する複数の受信アンテナフィードを備えてもよい。また、装置は更に、同期処理構成から、サンプルの複数のシーケンスを受信する共通デジタルプロセッサを備えてもよい。

本発明によれば、上記の装置を備える衛星ペイロードが提供される。

また、本発明によれば、装置が受信する非同期の複数の入力データストリームをアライメントする方法であって、複数の入力データストリームを、サンプルの複数のシーケンスへとデジタル化する段階と、サンプルの複数のシーケンスの各々に対して、アライメントパルスを生成する段階と、対応するアライメントパルスに対して、サンプルの複数のシーケンスをそれぞれ並べる段階と、複数のシーケンスのアライメントパルスに対して、サンプルの複数のシーケンスのそれぞれの共通デジタルプロセッサへの供給を同期させる段階とを備える方法が提供される。

上記対応するアライメントパルスに対して、サンプルの複数のシーケンスをそれぞれ並べる段階は、サンプルの複数のシーケンスのうちの一のサンプルシーケンス、および、一のサンプルシーケンスに対するアライメントパルスを受信する段階と、１以上のレジスタ内のアライメントパルスに従って、一のサンプルシーケンスを、複数のフレームに配置する段階とを有してもよい。上記サンプルの複数のシーケンスのそれぞれの共通デジタルプロセッサへの供給を同期させる段階は、異なるシーケンスにおける対応するフレーム内の対応する位置に配置されたデータサンプルが、共通プロセッサに同期して到達するように、設定可能な遅延の後に、１以上のレジスタから一のサンプルシーケンスを取り出す段階を有してもよい。

上記サンプルの複数のシーケンスをそれぞれ並べる段階は、サンプルの複数のシーケンスの対応するアライメントパルスに対して、対応するデータサンプルが対応する位置に配置されるように、一のサンプルシーケンスにおけるデータサンプルに対するアライメントパルスの位置を調整する段階を有し、サンプルの複数のシーケンスはそれぞれ、複数のＮ個のサブストリームとして処理され、クロック周期毎にＮ個のサンプルが処理され、上記データサンプルに対するアライメントパルスの位置を調整する段階は、アライメントパルスを、Ｎ個のデータサンプル分、移動させるべく、アライメントパルスのタイミングを１クロック周期以上調整する段階と、データセレクタを使用して、データサンプルの処理に遅延を導入して、アライメントパルスに対して、０個からＮ−１個の間の個数のサンプル分、一のサンプルシーケンスを移動させる段階とを含む。

本発明の実施形態は、以下の説明、添付の特許請求の範囲および添付の図面を参照することにより、より良く理解される。

衛星ペイロードの構成要素を概略的に示した図である。 図１の衛星ペイロードの同期処理構成の構成要素を概略的に示した図である。 図２に示した同期処理構成のアライメントパルス生成器の構成要素を概略的に示した図である。 アライメントパルス生成器のオペレーションを示した図である。 アライメントパルス生成器のオペレーションを示した図である。 アライメントパルス生成器のオペレーションを示した図である。 アライメントパルス生成器のオペレーションを示した図である。 図２に示された同期処理構成のデータセレクタを概略的に示した図である。 データセレクタのオペレーションを示した図である。 データセレクタのオペレーションを示した図である。 データセレクタのオペレーションを示した図である。 データセレクタのオペレーションを示した図である。 図２に示された同期処理構成のレジスタ構成の構成要素を概略的に示した図である。 図２の同期処理構成で処理されたデータが、どのように複数フレームに分割され、衛星ペイロードの異なる処理チェーンにおける複数のフレームのタイミングをどのように同期させるかを示した図である。

図１に示すように、衛星ペイロード１は、複数の受信アンテナフィード２、受信回路３、アナログ‐デジタルコンバータ（ＡＤＣ）構成４、同期処理構成５、共通デジタル信号プロセッサ６、および、周波数生成ユニット（ＦＧＵ）７を備える。衛星ペイロード１は、通信衛星に配置されてもよい。受信回路３は、受信した信号をアナログドメインで処理し、例えば、受信した信号をフィルタおよびダウンコンバートしてもよい。ＡＤＣ構成４は、受信信号をサンプリングして、複数のデジタルサンプルのストリームを、同期処理構成５に供給する。同期処理構成５は、様々なストリームを処理および同期して、共通デジタルプロセッサ６は、受信したデータを合わせて更に処理を行う。ＦＧＵ７は、クロック信号を、ＡＤＣ構成４および共通デジタルプロセッサ６に供給する。ＦＧＵ７はまた、以下に詳細に説明するように、同期パルス（synchronisation pulse）信号を同期処理構成５に送信する。衛星ペイロードは、図１に示されていないその他の構成要素も備えてもよいことは明らかである。

図１のペイロードは、例えば、フェーズドアレイアンテナ構成を備えてもよい。共通デジタルプロセッサ６は、例えば、通信衛星のデジタルビーム形成ネットワークを提供して、通信衛星が、複数の方向から複数のビームを受信できるようにしている。複数のビームは、フェーズドアレイアンテナ構成のアンテナフィードによって受信された信号から生成されてもよい。データストリームはそれぞれ、共通デジタルプロセッサ６において、別の周波数チャネルへと逆多重化されて、ビームの方向に基づいて、様々なアンテナフィードからの信号に複素重みづけを適用することにより、１以上のビームが各チャネルに対して生成されてもよい。ビーム形成を成功させるために、様々なアンテナフィードから受信されたデータストリームを、一貫性を保つ態様で処理する必要がある。

受信回路３およびＡＤＣ構成４はそれぞれ、アンテナフィード２ａに対して別個の受信回路３ａおよび別個のＡＤＣ４ａを有して、アンテナフィード２ａから受信したデータストリームを前処理およびデジタル化する。更に、以下に詳細に説明するように、同期処理構成５は、ＡＤＣ４ａと共通デジタルプロセッサ６との間に、別個の同期処理チェーンを有する。別個の処理チェーンは、各アンテナフィード２と、アンテナフィード２が受信したデータストリームそれぞれに対する共通デジタルプロセッサ６との間に設けられる。

処理チェーンと共通デジタルプロセッサとの間で、１つのＦＧＵ７が共有され、ＦＧＵ１は、処理チェーンのそれぞれおよび共通デジタルプロセッサにクロック信号を送信する。各処理チェーンは、ＦＧＵ７から受信されたクロック信号から、自身のクロック信号を生成する。様々なクロック信号のクロックエッジ間で生じる不確かさは、クロック周期を上回り、様々なストリームが共通デジタルプロセッサ６で合わせられた場合にエラーの原因となる。

より詳細には、ＡＤＣ４ａはそれぞれ、ＦＧＵ７から高レートクロック信号ｆ_ｓを受信し、受信したクロック信号に基づいてデータストリームをサンプリングする。ＡＤＣ４ａはまた、処理チェーンに対して、データクロック信号ｆ_ｄを生成する。共通デジタルプロセッサ６が十分に高いサンプリングレートを必要とする場合、処理チェーンの全ての構成要素が、サンプリング信号と同じ高いレートを有するクロック信号で動作できるわけではない。例えば、デジタルプロセッサを実装するのにＣＭＯＳ技術がよく使用されるが、ＣＭＯＳロジックが、全レートでデータをキャプチャ可能な程度に十分な速さで動作したとしてても、高レートクロック信号において有意な処理レートを実行するには不十分な速さであることが多い。したがって、ＡＤＣ４ａから下流の構成要素は、要求されたサンプリングレートよりも低いレートで動作し、複数の並列なサブストリームとしてサンプルを処理する場合がある。好適な並列サブストリームの数を選択することによって、異なる技術を変換および処理に使用することができる。この場合、各処理チェーンに、低いレートのデータクロック信号を提供するべく、クロック分周器が必要となる。複数の処理チェーン間の同期の不確かさの主な原因は、ＡＤＣおよび下流の処理チェーンの両方における、クロック分配およびクロック分周器の作動開始期間の不明確さである。

複数のデータストリーム間で生じる全ての同期エラーが、異なる処理チェーンのデータクロック信号間での不確かさの結果生じるわけではない。２つの異なるＡＤＣによって取得される２つの"同一な（corresponding）"サンプルは、それぞれ連続するアナログ信号のわずかに異なるインスタンスにおいて取得されたデータを表すと考えられる。例えば、ＦＧＵからのサンプリングクロック信号ｆ_ｓのエッジは、複数のＡＤＣにおいてわずかに異なる時間に到着し、コンバータはそれぞれ、異なる反応時間を有し、アナログ信号はそれぞれ、ＡＤＣに到達するのに異なる時間がかかる結果、対応するサンプル間に一定の不確かさが生じる。これらの不確かさは、典型的な、サンプリング信号の１周期よりも小さい、すなわち、サンプリング周期の何分の一の大きさの同期エラーにつながる。同期処理構成は、複数のＡＤＣおよびクロック分周器によって生成されたクロック信号間で生じる不確かさ、および、データストリームを処理する処理チェーンで使用されるクロック信号間で生じる不確かさを修正する。"わずかな（fractional）"不確かさを、同期処理構成５によって修正することはできないが、デジタルプロセッサ６では、修正可能な程度に十分小さい。このわずかな不確かさを、以下、"サンプリング不確かさ（sampling uncertainty）"と称する。

ペイロード１の同期処理構成５が、図２により詳細に示されている。同期処理構成５は、アンテナフィード２ａ、２ｂそれぞれに対して、１つの処理チェーン８ａ、８ｂを備える。図２には、２つの処理チェーン８ａ、８ｂのみが示されているが、同期ユニットは、任意の数のフィードからのデータストリームを同期するように、任意の数の処理チェーンを備えることができる。処理チェーン８ａはそれぞれ、クロック分周器９ａ、整流器（commutator）１０ａ、アライメントパルス生成器（alignment pulse generator：ＡＰＧ）１１ａ、データセレクタ１２ａ、および、先入れ先出しレジスタ（ＦＩＦＯ）構成１３ａを有する。アライメントパルス生成器はそれぞれ、対応する処理チェーンに対して同期パルスを生成する。同期処理構成５はまた、処理チェーン８ａ、８ｂに共通の更なるアライメントパルス生成器１４を備える。更なるアライメントパルス生成器１４は、様々な処理チェーンを同期するための基準アライメントパルスを提供することから、この更なるアライメントパルス生成器１４を、以下、基準アライメントパルス生成器（reference alignment pulse generator：ＲＡＰＧ）と称する。ＦＧＵ７は、同期パルスを生成し、同期パルスを、アライメントパルス生成器１１ａ、１１ｂ、１４それぞれに送信する同期パルス生成器を提供してもよい。

ＦＧＵ７、ＡＤＣ構成４および同期処理構成５の構成要素について、特定の処理チェーン８ａを参照して詳細に説明する。しかしながら、複数の処理チェーンが同一の構成を有してもよく、１つの処理チェーンについての説明を任意の処理チェーンに適用する。ＦＧＵ７は、クロック信号ｆ_ｓを生成し、バッファを介して生成したクロック信号を、ＡＤＣ４ａそれぞれおよび共通デジタルプロセッサ６に分配する。ＡＤＣ４ａは、サンプリング周波数ｆ_ｓで受信したデータをサンプリングし、ＡＤＣはそれぞれ、同期処理構成５の対応する処理チェーン８ａにＭ通りのサンプルを送信する。Ｍの値は、ＡＤＣの実装形態に依存し、ある実施形態では、相対的に遅いＡＤＣでは、Ｍは１であってもよい。ＡＤＣ４ａはそれぞれ、ＦＧＵ７から受信したクロック信号に基づいて、自身のデータクロック信号ｆ_ｄを生成する。一実施形態では、クロック信号ｆ_ｄおよびｆ_ｓのレートは、１００ＭＨｚであってもよい。しかしながら、任意の好適なサンプリングクロック周波数およびデータクロック周波数を使用することができる。データクロック信号ｆ_ｄのレートは、ｆ_ｓの何分の１かであってもよい。

ＡＤＣ４ａはそれぞれ、生成したデータクロック信号ｆ_ｄを、対応する処理チェーン８ａのクロック分周器９ａに送信する。クロック分周器９ａはそれぞれ、ＡＤＣ４ａからデータクロック信号ｆ_ｄを受信して、受信したクロック信号を新規のデータクロック信号ｆ_ｓ／Ｎへと分周する。ここで、Ｎは、並列サブストリーム１５の数に等しい。上記したように、Ｎは、新規のデータクロック信号が、処理チェーン８ａの全ての構成要素が動作可能なクロックレートｆ_ｓ／Ｎを提供するように選択される。整流器１０ａは、ＡＤＣ４ａから受信したデータをＮ個のサブストリームに分割するために、設けられる。言い換えると、整流器は、ＭからＮへの転換器である。整流器１０ａは、クロック信号ｆ_ｓ／Ｎに従う。一例として、Ｍの典型的な値は２であり、Ｎの典型的な値は４である。この場合、サンプリングレートが１００ＭＨｚの実施形態では、同期処理チェーン８ａの構成要素は、２５ＭＨｚのレートで４つのサブストリームにおけるデジタル化されたデータを処理する。しかしながら、ＭおよびＮは、任意の好適な値であってよい。全ての処理チェーンのクロック信号は、同じクロックレートｆ_ｓ／Ｎを有する。しかしながら、クロック分配およびクロック分周器９ａ、９ｂの作動開始期間の不確かさにより、クロックエッジは一致しない。

サンプルが、データセレクタ１２ａおよびＦＩＦＯ１３ａを介して、整流器１０ａから共通デジタルプロセッサ６へと供給される。複数のデータストリームが同期されない場合、共通デジタルプロセッサ６に供給されるデータストリームは同期していない複数のサンプルとなる。複数のデータストリームにおける対応するデータサンプルが、共通デジタルプロセッサ６に同期して供給されるのを確かにするべく、同期構成が提供される。したがって、各処理チェーンにおけるアライメントパルス生成器１１ａは、処理チェーンのＦＩＦＯ１３ａにアライメントパルスを供給して、ＦＩＦＯにサンプルが到達する時間およびＦＩＦＯにパルスが到達する時間に基づいて、処理チェーンのサンプルのシーケンスにおけるフレームの線引きをするのに使用される。一実施形態では、アライメントパルスの到着で、新規フレームの開始を判断する。基準アライメントパルス生成器１４はまた、全ての処理チェーンに共通の基準アライメントパルスを、ＦＩＦＯに供給する。基準アライメントパルスを、共通デジタルプロセッサ６にも送信してもよい。ある実施形態では、処理チェーンのアライメントパルスが、基準アライメントパルス生成器１４の基準アライメントパルスと一致するように、各処理チェーンのＦＩＦＯから出力されたデータが、共通デジタルプロセッサ６に出力される。

更に、アライメントパルスの供給に加えて、処理チェーンはそれぞれ、一のフレームにおけるデータが、別の処理チェーンの対応するフレームのデータと一致するのを確かにするべく、データの再配置を行う。データの再配置は、以下に詳細に説明するように、アライメントパルスのタイミングを調整することにより行われる。データの再配置は、以下に詳細に説明するように、アライメントパルスのタイミングに対して、データセレクタ１２ａにおけるサンプルのシーケンスに遅延を発生させることによっても行われる。一のチェーンにおけるデータシーケンスにおけるアライメントパルスの好適な位置を、その他のチェーンにおけるデータシーケンスにおけるアライメントパルスの位置に対して決定するべく、処理チェーン８ａ、８ｂのタイミングおよびデータのタイミングを調整し、処理チェーンからのアライメントパルスの出力を同期させることにより、データを一貫して共通デジタルプロセッサ６に供給することができる。本発明のある実施形態では、アライメントパルス生成器１１ａおよびデータセレクタ１２ａは、共通デジタルプロセッサ６からの制御信号に基づいてオペレーションを調整して、データストリームが同期されていることを確かにする。

アライメントパルスの生成について、図３、４、５ａ、５ｂおよび５ｃを参照して以下に説明する。図３に示すように、アライメントパルス生成器１１ａ、１１ｂ、１４は、同期パルス受信ユニット１６、パルス生成器ユニット１７および制御ユニット１８を備える。図３および図４に示すように、アライメントパルス生成器１１ａ、１１ｂ、１４は、クロック信号１９を受信して、クロック信号を、必要としている全ての構成要素に供給する。処理チェーンに設けられているアライメントパルス生成器１１ａ、１１ｂにおいて、クロック分周器９ａ、９ｂから受信されるデータクロック信号は、整流器１０ａ、１０ｂが従っているのと同じデータクロック信号であり、ｆ_ｓ／Ｎのレートを有する。基準アライメントパルス生成器１４では、クロック信号は、ＦＧＵ７から共通デジタルプロセッサ６に供給されるクロック信号に基づく。デジタルプロセッサは、ｆ_ｓ／Ｎのクロック信号を使用して動作してもよく、基準アライメントパルス生成器１４に供給されるクロック信号も、ｆ_ｓ／Ｎのレートを有してもよい。ＦＧＵ７、デジタルプロセッサ６に、および／または、ＦＧＵとデジタルプロセッサの間に、分周器（図示せず）を設けて、ＦＧＵ７が生成する元のクロック信号ｆ_ｓを分周してもよい。ある実施形態では、基準アライメントパルス生成器は、自身のクロック信号を直接、ＦＧＵ７から受信する。別の実施形態では、基準アライメントパルス生成器１４は、自身のクロック信号を共通デジタルプロセッサ６から受信する。更に、ある実施形態では、元のクロック信号ｆ_ｓを分周するクロック分周器が、部分的にＦＧＵ７内に配置され、部分的にデジタルプロセッサ６内に配置されてもよい。以下で使用される"ｆ_ｓ／Ｎ"は、共通デジタルプロセッサにおけるクロック信号のクロックレートおよび処理チェーンのクロック信号のクロックレートを意味し、共通デジタルプロセッサにおけるクロック信号と処理チェーンそれぞれにおけるクロック信号とは、異なるクロック信号である。

同期パルス受信ユニット１６は、ＦＧＵ７から送信される同期パルス２０を受信する。ＦＧＵ７は、同期パルス信号を生成し、生成した同期パルス信号を、バッファを介してアライメントパルス生成器それぞれに分配する。同期パルス受信ユニット１６は、以下に図４を参照して詳細に説明するように、受信したクロック信号１９のクロックエッジで決められる時間に、ＦＧＵ７からの同期信号の同期パルス２０を検出する。パルス生成器１７は、制御ユニット１８の制御の下、同期パルス２０およびクロック信号１９のタイミングに基づいて、規則的な間隔で、アライメントパルス２１を生成する。

クロック信号１９、同期パルス、同期パルス受信ユニット１６がサンプリングした同期パルス、および、アライメントパルスの間の関係が、図４に示されている。クロック信号１９は、ｆ_ｓ／Ｎのレートを有し、複数の処理チェーンのうちの１つのクロック信号、または、共通プロセッサ６のクロック信号であってもよい。全てのクロック信号は、ｆ_ｓ／Ｎのレートを有するが、エッジが一致しないと考えられる。クロック信号１９の繰り返しレートは、同期パルスレートとアライメントパルスレートの掛け算である。図４に示すように、クロック信号ｆ_ｓ／Ｎ１９に対して、同期パルスのエッジの一致に関する不確かさが存在する。図４には、不確かさが２クロック周期にわたるとして示されているが、不確かさはこれより大きい場合もあるし、小さい場合もある。サンプリングされた同期パルスは、アライメントパルス生成器１１ａ、１１ｂ、１４の同期パルス受信ユニット１６で生成された、サンプリングされた信号の予想されるエッジを示している。クロック信号が受信されるタイミングおよび同期パルスのエッジに基づいて、サンプリングされた同期パルスのエッジが、受信された同期パルスのエッジの後の短い期間中のどこかで発生してもよい。本発明のある実施形態では、クロック信号のエッジのタイミングと、同期パルスのエッジのタイミングとの間の差分を考慮した後で、アライメントパルスが規則的な間隔でシーケンスとなるように確実に配置されるようなウィンドウ２２を提供するべく、同期パルスは、十分な幅を有する。ウィンドウ２２は、以下、"セーフアライメントパルスウィンドウ（safe alignment pulse window）"と称する。初期調整期間の後、アライメントパルス生成器１１ａ、１１ｂ、１４は、セーフアライメントパルスウィンドウを見つけ、各セーフアライメントパルスウィンドウ２２において、セーフアライメントパルスウィンドウのタイミングと同時にアライメントパルスを供給する。アライメントパルス２１は、クロック信号１９の一周期の幅を有してもよい。しかしながら、異なる幅を採用することもできる。アライメントパルス生成器はそれぞれ、自身のセーフアライメントパルスウィンドウを見つけ、そのウィンドウ内に、アライメントパルスを配置する。様々なアライメントパルス生成器のセーフアライメントパルスウィンドウは、多くの場合重複するが、それらセーフアライメントパルスウィンドウの端が必ずしも一致するわけではない。

ある実施形態では、アライメントパルスレートは、同期パルスレートの倍数であってもよい。例えば、パルス生成器１７は、１つおきのアライメントパルスまたは２つおきのアライメントパルスが、同期パルス２０のセーフアライメントパルスウィンドウ内に配置されるように、アライメントパルス２１を生成してもよい。

一の処理チェーンの一フレームのデータが、別の処理チェーンの対応するフレームのデータと一致することを確かにするためには、共通デジタルプロセッサ６は、処理チェーンのアライメントパルス生成器１１ａ、１１ｂの制御ユニット１８に対して、アライメントパルス２１の位置を、クロック信号１９の１周期以上分、前に進めるまたは後ろに遅らせるよう、命令してもよい。セーフアライメントパルスウィンドウは、制御ユニット１８が、アライメントパルスを、数周期だけ、前に進めるまたは後ろに遅らせることを可能にするだけの、幅を有するように設計され、セーフアライメントパルスウィンドウ２２内にアライメントパルスが確実に配置されるようにしている。ある実施形態では、共通デジタルプロセッサ６からの命令により、アライメントパルスが、セーフアライメントパルスウィンドウ２２の外側に配置された場合には、アライメントパルス生成器が自動的に、アライメントパルス２１を、セーフアライメントパルスウィンドウ内に配置するようにしてもよい。異なる処理チェーン８ａ、８ｂに属する複数のアライメントパルス生成器１１ａ、１１ｂが、自身のアライメントパルスを、互いにどこに配置するかを制御することにより、複数のフィードのデータストリームを、Ｎ回のサンプルの段階、すなわち、クロック信号ｆ_ｓ／Ｎの各サイクルで処理されるサンプリングの数の段階、でアライメントさせてもよい。これについては、図５ａ、５ｂおよび５ｃを参照して以下に説明する。

図５ａ、５ｂおよび５ｃに示すように、各処理チェーン８ａ、８ｂにおけるデータが、Ｎ個のサブストリーム１５ａ、１５ｂで処理される。その結果、データクロック信号ｆ_ｓ／Ｎ１９の各周期で、Ｎ個のデータサンプル２４ａ、２４ｂのセット２３ａ、２３ｂが、それぞれの整流器１０ａ、１０ｂによって出力される。図５ａ、５ｂおよび５ｃでは、Ｎは４であり、各セットは、４つのデータサンプル２４ａ、２４ｂを含む。図５ａ、５ｂおよび５ｃでは、対応する処理チェーンのアライメントパルス２１ａ、２１ｂも示されている。アライメントパルスは、データサンプルのシーケンスのフレームの開始を示している。図５ａ、５ｂおよび５ｃでは、時間が、水平方向に左から右に進む方向に示されている。図５ａには、データサンプル２４ａの第１の数のセット２３ａを有する、第１処理チェーン８ａにおけるデータストリームが示されている。図５ｂには、データサンプル２４ｂの対応する数のセット２３ｂを有する、第２処理チェーン８ｂにおけるデータストリームが示されている。上記したように、２つの対応するデータサンプル２３ａ、２３ｂは、完全に同じタイミングで、または、アナログ信号の完全に一致するインスタンスで生成されたサンプルを表していない。しかしながら、サンプリングの不確かさは、共通デジタルプロセッサ６で修正することができる。以下、"対応するデータサンプル（corresponding data sample）、"および、"対応するデータフレーム（corresponding data frames）"とは、サンプリングの不確かさの結果、サンプリング周期がわずかにずれて同期していないセットおよびフレームを指す。

図５ａおよび５ｂに概略的に示したように、異なる処理チェーンにおけるクロック信号のエッジは、一致しない場合がある。更に、異なる処理チェーンのアライメントパルスも一致しない場合がある。更に、一の処理チェーンのアライメントパルス２１ａは、印をつけたサンプルのセット２３ａに対して、他の処理チェーンのアライメントパルス２１ｂの位置と、対応する印をつけたサンプルのセット２３ｂに対して、異なる位置にある。第１処理チェーン８ａのサンプルの印をつけたセット２３ａは、第１処理チェーン８ａのアライメントパルス２１ａから３周期後に、第１処理チェーンのＦＩＦＯ１３ａに到達するが、第２処理チェーン８ｂのサンプルの対応する印をつけたセット２３ｂは、第２処理チェーン８ｂのアライメントパルス２１ｂから１周期後に、第２処理チェーン８ｂのＦＩＦＯ１３ｂに到達する。その結果、共通データストリームが、調整なしで共通デジタルプロセッサ６に供給された場合、データは、およそ８個のサンプルとなり、これは、４個のサンプル２周期に等しく、非同期とサンプリング不確かさに対応するサンプルの一部にあたる。

図５ｃには、第１処理チェーン８ａの、調整されたアライメントパルス２１ａ'が示されている。共通デジタルプロセッサ６からの制御ユニット１８を介して供給された命令に基づいて、第１処理チェーン８ａのアライメントパルス生成器１１ａのパルス生成ユニット１７は、アライメントパルス２１ａ'の生成を、２周期分、遅らせた様子が示されている。その結果、図５ｃにおけるサンプルの印をつけたセット２３ａが、第１処理チェーン８ａのアライメントパルス２１ａ'の１周期後に、ＦＩＦＯ１３ａに到達する。従って、２つの処理チェーン８ａ、８ｂにおける対応するサンプルが、２つの処理チェーンにおけるアライメントパルスに対して同時に、ＦＩＦＯ１３ａ、１３ｂに到達することになり、第１処理チェーンにおけるアライメントパルス２１ａ'で始まるフレームにおけるデータと、第２処理チェーンのアライメントパルス２１ｂで始まるフレームにおけるデータと一致する。しかしながら、図５ｂおよび５ｃに示すように、処理チェーンの下流で調整を行わない状態では、データの対応するセットが、依然として、共通デジタルプロセッサ６において異なる絶対的な時間に到達する。

サンプルパルスおよびアライメントパルスは、ＦＩＦＯ１３ａ、１３ｂに到達すると、ＦＩＦＯ１３ａ、１３ｂに書き込まれる。図５ａおよび５ｃに示すデータストリームのアライメントパルス２１ａ、２１ｂが、共通デジタルプロセッサ６に同時に供給されると、サンプルの２つの印をつけたセットが、同時に共通デジタルプロセッサ６に到達する。この場合、共通デジタルプロセッサ６は、データ間に残るサンプリングの不確かさのみを調整すればよい。ある実施形態では、図８および図９を参照して以下に詳細に説明するように、共通デジタルプロセッサと関連付けられた基準アライメントパルス生成器１４のアライメントパルスのＦＩＦＯでの受信と同期して、アライメントパルス２１ａ、２１ｂがＦＩＦＯから出力される。

デジタル共通プロセッサ６と関連付けられた基準アライメントパルス生成器１４は、対応する処理チェーンに属するアライメントパルス生成器１１ａ、１１ｂと同じ構造を有してもよい。しかしながら、ある実施形態では、基準アライメントパルス生成器１４は、制御信号を受信しなくてもよく、基準アライメントパルス生成器１４は、その他のアライメントパルスがアライメントされる基準アライメントパルスを供給し、基準アライメントパルスのタイミングを調整する必要がないことから、基準アライメントパルス生成器は、アライメントパルスを前に進めるまたは後ろに遅らせる調整をおこなわなくてもよい。

データセレクタ１２ａ、１２ｂのオペレーションについて、図６、７ａ、７ｂ、７ｃおよび７ｄを参照して説明する。図７ａ、７ｂ、７ｃおよび７ｄは、アライメントパルス生成器１１ａ、１１ｂおよび１４、並びに、データセレクタ１２ａ、１２ｂによってもたらされる調整の総合的な同期効果を示している。

図６に示すように、データセレクタ１２ａ、１２ｂは、データレジスタ２５およびマルチプレクサ２６を有する。クロック信号ｆ_ｓ／Ｎ（図６には図示せず）は、必要に応じて使用されるデータセレクタが位置する処理チェーンのクロック分周器９ａ、９ｂから受信される。サンプル２４のシーケンスが、関連する整流器１０ａ、１０ｂから受信され、データレジスタ２５に書き込まれて格納される。図６に示すように、最後がＮ−１で表されるサンプルがパイプラインされる。マルチプレクサは、デジタルプロセッサ６からのコマンドを介して、出力セットを形成するべきサンプルを選択する設定される。データセレクタ１２ａ、１２ｂは、データに対して回転操作を提供し、以下、回転子（rotator）と記載される。回転は、遅延と等価であり、１サンプル分の分解能を有し、０からＮ−１個のサンプルの範囲を有する。図６では、サンプル１が最も古いサンプルであり、サンプル２Ｎ−１が最も新しいサンプルである。

１サンプルの段階でどのようにデータをアライメントするかについて、図７ａ、７ｂ、７ｃ、７ｄを参照して説明する。図７ａは、第１処理チェーン８ａにおけるデータストリームを示す。データストリームは、データサンプル２４ａの複数のセット２３ａ（ｉ）、２３（ｉｉ）を含み、それぞれが、第１処理チェーンのクロック信号ｆ_ｓ／Ｎの１周期と関連付けられている。図７ｂには、第２処理チェーン８ｂにおけるデータストリームが示されている。第２処理チェーン８ｂのデータストリームも、データサンプル２４ｂの複数のセット２３ｂを含み、それぞれが、第２処理チェーンのクロック信号ｆ_ｓ／Ｎの１周期と関連付けられている。図では、時間が、水平方向に左から右に進む方向に示されている。図７ａおよび図７ｂに概略的に示すように、異なる処理チェーンにおけるクロック信号のエッジは、一致しない場合がある。図７ａ、７ｂ、７ｃおよび７ｄにも、データに対して、処理チェーンのアライメントパルスのタイミングが示されている。アライメントパルスは、データを複数フレームへと線引きする。

処理チェーン間のタイミングの不確かさから、一のチェーンの１クロック周期と関連付けられたサンプルが、他の処理チェーンにおける対応するクロック周期と関連付けられたサンプルに対応しない可能性がある。図７ａおよび図７ｂに示すように、第１処理チェーン８ａの印をつけたデータサンプルは、第２処理チェーン８ｂの印をつけたデータサンプルに対応する。第１処理チェーン８ａでは、印をつけたサンプルが、クロック信号の２周期に対応する、２つのセット２３ａ（ｉ）および２３ａ（ｉｉ）に分割される。第１の印をつけたサンプル２４ａは、第１セット２３ａ（ｉ）に含められ、最後の３つのサンプルが、第２セット２３ａ（ｉｉ）に含められる。第２処理チェーンでは、印をつけたサンプルは、クロック信号の１周期に対応する１つのセット内に入っている。第２処理チェーン８ｂの印をつけたサンプルを全て含むサンプルのセット２３ｂは、第２処理チェーンのアライメントパルス２１ｂの１周期後に、ＦＩＦＯ１３ａに到達する。第１処理チェーンの印をつけたサンプルを含む第１セット２３ａ（ｉ）および第２セット２３（ｉｉ）はそれぞれ、第１処理チェーン８ａのアライメントパルス２１ａの１周期前および同時に、第１処理チェーンのＦＩＦＯに到達する。データストリームが調整されていない場合には、第１処理チェーン８ａにおける印をつけたサンプルの第１サンプル２４ａが、第２処理チェーン８ｂにおける対応するサンプル２４ｂよりも５つのサンプル分、早く到着すると考えらえる。その結果、２つの処理チェーンからのデータは、デジタルプロセッサ６に到達すると、５サンプル分、非同期状態となり、更には、サンプリングの不確かさから、１サンプルの何分の一かの非同期が加わる可能性がある。

データストリームが一貫して処理されるのを確かにするべく、図７ｃに示すように、アライメントパルス生成器１１ａは、まず、第１処理チェーン８ａのアライメントパルス２１ａを、共通デジタルプロセッサ６から受信した命令に基づいて、１周期分、前に進めることによって、アライメントパルス２１ａの調整を行ってもよい。第１の印をつけたサンプル２４ａを含むサンプルのセット２３ａ（ｉ）は、アライメントパルスと同じ周期に到達し、最後の３つの印をつけたサンプルを含むサンプルのセット２３（ｉｉ）は、調整されたアライメントパルス２１ａ'の１周期後に到達する。したがって、第２処理チェーンの印をつけたサンプルのセット２３ｂが、第２処理チェーン８ｂのアライメントパルスに対して配置されると、最後の３つの印をつけたサンプルを含むサンプルのセット２３ａ（ｉｉ）が、第１処理チェーン８ａにおけるアライメントパルスに対して同じ位置に配置される。図７ｄに示すように、回転子１２ａによって遅延を導入することにより、第１処理チェーンの印をつけた全てのサンプルが、同じ周期内に移動するようにする。第１セット２３ａ（ｉ）が、回転子１２ａに到達すると、最後のＮ−１サンプル、本例では、最後の３つのサンプル、をパイプラインする。サンプルの第２のセット２３ａ（ｉｉ）に対応する次のセットが、次の周期に到達すると、パイプラインされた３つのサンプルのうちの１つである第１の印をつけられたサンプルを、第２セット２３ａ（ｉｉ）の最初の３つのサンプルと共に、マルチプレクサ２６に送信する。回転子１２ａは、データレジスタ２５を空にして、第２セット２３ａ（ｉｉ）の最後のＮ−１個のサンプルを格納する。その結果、回転の後では、第１処理チェーン８ａの４つの印をつけたサンプルが全て、１つの周期に含められ、その周期は、第１処理チェーンのアライメントパルス２１ａ'の１周期後にＦＩＦＯ１３ａに到達する。

ＦＩＦＯ１３ａ、１３ｂは、アライメントパルス２１ａ'、２１ｂ、および、両方のデータストリームのデータを格納し、アライメントパルスが、基準アライメントパルス生成器１４によって生成された基準アライメントパルスとアライメントするように、アライメントパルスを出力する。データのセットが、アライメントパルスに対してＦＩＦＯに到着する時に対応する時に、共通デジタルプロセッサにデータのセットが出力されるので、２つの処理チェーン８ａ、８ｂにおける対応するフレームのデータが、同時に共通デジタルプロセッサ６に出力される。

ＦＩＦＯ１３ａ、１３ｂおよびデータサンプルの抽出について、図８および図９を参照して詳細に説明する。ＦＩＦＯは、書き込み側クロックドメイン２７および読み出し側クロックドメイン２８を有する。書き込み側クロックドメイン２７のクロックは、ＡＤＣ４ａ、４ｂおよび同じチェーンのクロック分周器９ａ、９ｂを介して供給されるが、読み出し側のクロックドメイン２８は異なる。読み出し側クロックドメインのクロックは、ＦＧＵ７から供給され、デジタルプロセッサ６が使用するのと同じクロック信号である。読み出し側クロックドメインにおけるクロック信号は、デジタルプロセッサを介して、ＦＩＦＯに到着する。書き込み側クロックドメインにおけるクロック信号、および、書き込み側クロックドメインは、同じレートｆ_ｓ／Ｎを有するが、クロックエッジは一致しない場合がある。すなわち、これらの間には、相対的なタイミングの不確かさが存在する。クロック信号は、クロック信号の使用を必要とするＦＩＦＯ１３ａ、１３ｂの全ての構成要素に供給される。クロック信号は、構成要素の位置に応じて、書き込み側クロック信号または読み出し側クロック信号の何れか一方である。

書き込み側クロックドメイン２７は、データインレジスタ（data-in register）２９、データ記憶レジスタ３０および書き込みカウンタ３１を有する。読み出し側クロックドメイン２８は、マルチプレクサ３２、読み出しカウンタ３３、データアウトレジスタ３４およびコンパレータ３５を有する。

データインレジスタ２９は、関係する回転子１２ａ、１２ｂからＮ個のサブストリームにおけるサンプルのシーケンスを受信して取得し、これらデータのサンプルを、データ記憶レジスタ３０に格納する。データレジスタはまた、同じ処理チェーンにおけるアライメントパルス生成器１１ａ、１１ｂから、アライメントパルスを受信し取得する。アライメントパルスは、データサンプルと共に格納されてもよい。パルスは、１ビットとして格納されてもよい。例えば、アライメントパルスは、複数の"０"が後に続く"１"として表現されてもよい。アライメントパルスのタイミング、および、データサンプルのシーケンスにおけるデータサンプルのタイミングに基づいて、アライメントパルスにより、データサンプルを複数のフレームへと分割するフレーム線引きデータを提供するが、これについては、図９を参照して以下に説明する。

データ記憶レジスタ３０のセットは、ＦＩＦＯ１３ａの主記憶領域を形成する。図８において、データ記憶レジスタのセットは、０から３の番号が付与されている４つのレジスタを含む。ＦＩＦＯには、一度にＮ個のサンプルのデータが書き込まれ、各レジスタは、Ｎこのサンプルの幅に加えて、アライメントパルスを表すのに必要な容量を有する必要がある。ある実施形態では、アライメントパルスを表すのに必要な容量は、１ビットであってもよい。４つの深さを有することにより、図８に示すように、ＦＩＦＯ１３ａは、４クロック周期分の遅延を導入することが可能となる。ここで、どの程度の深さを有するかについては任意であり、システムで予測される不確かさに応じて選択されてよい。

書き込みカウンタ３１は、自走カウンタである。書き込みカウンタは、クロック分周器９ａ、９ｂから受信される書き込み側クロック信号の１クロック周期毎に１つインクリメントされ、４つのデータ記憶レジスタを有する実施形態では、０、１、２、３、０、…のようなシーケンスでカウントが行われる。１クロック周期毎に、データ記憶レジスタ３０のうちの１つがイネーブルされ、選択されるレジスタには、書き込みカウンタ値が反映され、レジスタは、データインレジスタ２９からのデータを取得する。

読み出しカウンタ３３も、自走カウンタである。読み出しカウンタは、読み出し側クロック信号の１クロック周期毎に１つインクリメントされ、４つのデータ記憶レジスタを有する実施形態では、０、１、２、３、０、…のようなシーケンスでカウントが行われる。読み出しカウンタの値によって、読み出しを行うデータ記憶レジスタ３０が決められ、デジタルプロセッサ６に供給される。

データ記憶レジスタ３０のコンテンツは、読み出し側クロックドメイン２８に渡され、マルチプレクサ３２に提示される。マルチプレクサは、Ｎ個のサンプルのセットおよびアライメントパルスビットを、レジスタから受信し、読み出しカウンタ３３に示された通りに受信したデータを多重化し、データアウトレジスタ３４に渡して、このデータが今度は、共通デジタルプロセッサ６に供給される。ここで、データは、書き込み側クロックドメイン２７におけるクロック信号ではなく、読み出し側クロックドメイン２８におけるクロック信号に同期して、共通デジタルプロセッサに供給される。更に、全てのＦＩＦＯ１３ａ、１３ｂの読み出し側クロックドメイン２８が、共通デジタルプロセッサ６も使用するクロック信号である同一のクロック信号を使用することから、データのサイクルは、共通デジタルプロセッサ６に同期して供給される。

比較器３５は、基準アライメントパルス生成器１４によって生成されたアライメントパルスを受信する。アライメントパルスは、以下に詳細に説明するように、複数クロック周期分、遅延されてもよい。比較器３５はまた、データアウトレジスタ３４からアライメントパルスを受信し、パルスの時間的な相対的位置に応じて、読み出しカウンタ３３に対して前に進んだ信号または後ろに遅らせた信号を生成する。

データアウトレジスタ３４からのアライメントパルスが、基準アライメントパルス生成器１４からのアライメントパルスの前に比較器に到達する場合には、１クロック周期に対して、遅延信号がアサートされる。データアウトレジスタからのアライメントパルスが、基準アライメントパルス生成器１４からのアライメントパルスの後に発生する場合には、１クロック周期に対して、前に進める信号がアサートされる。データアウトレジスタ３４からのアライメントパルスと、基準アライメントパルス生成器１４からのアライメントパルスとが一致する場合には、前に進む信号および遅延信号は、アサートされない。

このような比較が、アライメントパルスが受信される都度行われ、前に進める信号および後ろに遅らせる信号をアサートすることによる読み出しカウンタ３３のステートに対する影響により、データアウトレジスタからのアライメントパルスが、基準アライメントパルス生成器１４からの基準アライメントパルスと一致する方向に移動するように、カウントを変更する。

更新される時間に近い時に、データ記憶レジスタ３０のセット内の一のレジスタの読み出しが行われると、データ破損が生じる可能性がある。これを防ぐべく、基準アライメントパルス生成器１４からの基準アライメントパルスを、アライメントパルス遅延ユニット３６における、レートｆ_ｓ／Ｎのクロック信号の、複数クロック周期分だけ、遅延させる。アライメントパルス遅延ユニット３６は、ＲＡＰＧ１４の一部として、デジタルプロセッサの一部としてまたは別個のユニットとして、提供されてもよい。遅延するクロック周期数は、上記の状況が発生しないような値に設定される。タイミングの不確かさに対して最大のロバスト性（robustness）を提供するためには、データ記憶レジスタからのアライメントパルスと、アライメントパルス遅延ユニットからのアライメントパルスとが一致する場合に、クロック周期で表現されるＦＩＦＯ深さの半分だけ、読み出しカウンタ値と書き込みカウンタ値が離れるように、遅延を設定すればよいことが分かっている。

ＦＩＦＯの深さは、タイミングの不確かさを補償可能な程度であればよいことは明らかである。典型的には、ＦＩＦＯの深さは、フレーム全体を格納するのに必要とされる深さよりも小さい。例えば、典型的な一実施形態では、１フレームは、１９２０個のサンプルを含むが、ＦＩＦＯの深さは１６に過ぎず、ここで、深さとは、ＦＩＦＯが格納できるクロック周期の数である。全調整範囲は、ＦＩＦＯの深さを通じて、設計時に設定可能である。典型的な例として、Ｎが４の場合、１フレームは、４８０周期のデータを含む。

基準アライメントパルス生成器１４からの基準アライメント信号を同期させることにより、ＦＩＦＯは、データストリームの処理に、効率的に遅延を導入する。異なる処理チェーンのアライメントパルスは、異なる時間に発生することから、データストリームを同期させるには、複数のＦＩＦＯに対して異なる遅延が導入される。

図９には、第１処理チェーンのアライメントパルス２１ａ（ｉ）−２１ａ（ｉｖ）、データアウトレジスタ３４の出力、および、基準アライメントパルス生成器１４の基準アライメントパルス２１ｎ（ｉ）−２１ｎ（ｉｖ）が示されている。図９にはまた、第１処理チェーンのデータストリーム、および、データアウトレジスタ３４での出力が示されており、複数のフレーム３７（ｉ）、３７（ｉｉ）、３７（ｉｉｉ）、３７（ｉｖ）に分割されている。アライメントパルス生成器は、例えば、図９に示すように、データが１６周期含まれるフレームを生成するように構成される。Ｎが４に等しい場合、各フレームは、６４個のサンプルを含む。その結果、データと一緒に、レジスタ３０は、"１"およびその後に続く１５個の"０"を格納する。図９に示すように、第１処理チェーンにおけるデータアウトレジスタ３４から出力されるアライメントパルスは、基準アライメントパルスに対して、前に進められている。このことは、遅延信号を読み出しカウンタに送信する比較器３５によって認識され、この遅延信号により、Ｎ個のサンプルと等価である１周期分だけ、前に進んでいる状態を正す。読み出しカウンタを遅らせるプロセスは、前に進んだ状態が解消されるまで、繰り返される。図９には、第３アライメントパルス２１ａ（ｉｉｉ）、２１ｎ（ｉｉｉ）のタイミングで示されるように、アライメントパルスが、２フレーム後に、同期している。リードカウンタを遅らせるということは、同じＮ個のデータサンプルが、データレジスタ３０から２度読み出され、データアウトレジスタ３４によって出力されることを意味する。

データアウトレジスタ３４から出力される第１処理チェーンにおけるアライメントパルスが、基準アライメントパルスに対して遅れている場合には、比較器は、前に進める信号を読み出しカウンタに発行して、データレジスタ３４からのアライメントパルス出力を、１周期分（またはＮ個のサンプル分）、基準アライメントパルスに近づくように、前に進める。読み出しカウンタを進めるプロセスは、パルスが一致するまで繰り返される。読み出しカウンタを進めると、読み出されないＮ個のサンプルからなる１セットが生じる。

図７ａから図７ｃに示すように、共通デジタルプロセッサ６によって命令され、第１処理チェーン８ａのアライメントパルス生成器１１ａが、アライメントパルスを、ｆ_ｓ／Ｎクロック信号の１周期分前に進めると、ＦＩＦＯへのアライメントパルス２１ａの到着が、１周期分前倒しされる。すると比較器は、パルスが再び一致するまで、読み出しカウンタ３３を後ろに遅らせる必要がある。反対に、共通デジタルプロセッサ６によって命令され、第１処理チェーン８ａのアライメントパルス生成器１１ａが、アライメントパルスを、ｆ_ｓ／Ｎクロック信号の１周期分またはそれ以上の長さ分、遅らせると、ＦＩＦＯへのアライメントパルス２１ａの到着が１周期以上遅くなり、比較器は、パルスが再び一致するまで、読み出しカウンタ３３を前に進める必要がある。

更に、図７ｂを参照して説明したように、アライメントパルスに対して、複数のサンプル分、データが回転子１２ａによって回転されると、消去されたサンプルに対応するフレーム部分が失われる。更に、回転子の調整が行われている間にＦＩＦＯに書き込まれたフレームは、不適切な形式で形成されている。場合によっては、データが２回以上ＦＩＦＯに書き込まれたり、データがスキップされることが生じる可能性がある。しかしながら、ある実施形態では、全ての場合において、ｆ_ｓ／Ｎクロック周期毎に、ＦＩＦＯに何らかのデータが書き込まれる。

フレームは、任意の好適な数のサンプルを含むことができる。各フレーム内のサンプルの数は、同期パルスおよびアライメントパルスの繰り返しレートを変更することにより、変更可能である。更に、ある実施形態では、フレームレートは、アライメントパルスレートの倍数であってもよく、ＦＩＦＯは、チェーン内のアライメントパルス生成器から受信されたアライメントパルスのそれぞれに対して、１以上のフレームを処理してもよい。例えば、ＦＩＦＯは、各アライメントパルス間で、サンプルを、２以上のフレームへと分割して、レジスタ３０に格納されているフレーム線引きデータによって、２以上のフレームの境界が画定されてもよい。対応する数のフレーム線引きパルスを、基準アライメントパルス生成器１４から受信したアライメントパルスのそれぞれについて生成して、フレームのデジタルプロセッサ６への到着を同期させてもよい。アライメントパルスは、例えば、１６０周期毎に到着し、ＦＩＦＯは、新規のフレームを２０周期毎に処理してもよい。

処理チェーンにおけるデータストリームが、基準アライメントパルスと一旦同期されると、回転子１２ａおよびＦＩＦＯ１３ａは、同期プロセスの間に決定された適切な遅延を有したまま動作を継続するよう命令されてもよく、その処理チェーンに対するアライメントパルスがＯＦＦにされてもよい。更に、全てのデータストリームが同期された場合には、ＦＧＵ７は、同期パルスの送信を停止してもよい。これに替えて、同期パルスの生成をＯＦＦとするが、アライメントパルス生成器は、アライメントパルスの生成を継続して、その生成間隔は、共通デジタルプロセッサにより調整可能である。同期パルスを使用しない場合、安全なアライメントウィンドウが存在しないことから、アライメントパルス生成器は、同期パルスがＯＦＦとされる前までは安全なアライメントウィンドウ２２であった期間の外側へと、アライメントパルスを移動させてもよい。必要であれば、ＦＧＵ７および／またはアライメントパルス生成器１１ａ、１１ｂ、１４は、パルスの生成を再開することができ、回転子１２ａ、１２ｂに、多重化すると選択されたデータセットの調整を命令することができ、特定のフレームが共通デジタルプロセッサ６に供給される前に、遅延を調整するようＦＩＦＯ１３ａ、１３ｂに命令することができる。

本発明によれば、複数の非同期入力データストリームを一貫してデジタルプロセッサに供給することが可能となる。上記したように、データサンプルよりも小さい任意の非一貫性は、デジタル共通プロセッサで調整可能である。例えば、２つのデータストリームが、６．２５データサンプル分、同期しておらず、整流器がサンプルのシーケンスを４つに分割する場合、アライメントパルス生成器は、クロック信号ｆ_ｓ／Ｎの１周期におけるサンプルの数に対応する４サンプル分、アライメントパルスを移動させて、回転子は、アライメントパルスに対して、２サンプル分、データストリームを移動させて、共通デジタルプロセッサは、サンプルの残りの４分の１を、複素重みづけによって調整することができる。

本発明の特定の実施形態が説明されたが、本発明の範囲は、添付の特許請求の範囲によって規定され、上記の実施形態に限定されない。当業者にとって明らかであるように、発明は、その他の態様でも実装可能である。

ある実施形態では、データストリームの一貫性は、共通デジタルプロセッサ６において分析されてもよい。別の実施形態では、データストリームの一貫性は、別のプロセッサで分析されてもよく、アライメントパルスのタイミングおよび回転子１２ａ、１２ｂによる遅延の調整の命令を、共通デジタルプロセッサ６に供給して、その命令を、アライメントパルス生成器１１ａ、１１ｂおよび回転子１２ａ、１２ｂに転送されてもよい。もしくは、命令を直接、アライメントパルス生成器１１ａ、１１ｂおよび回転子１２ａ、１２ｂへと転送してもよい。デジタルプロセッサ６が衛星に設置される場合、一貫性は、地上局で行われ、命令は、遠隔操作によって、デジタルプロセッサ６および／またはアライメントパルス生成器１１ａ、１１ｂおよび回転子１２ａ、１２ｂに供給される。

共通デジタルプロセッサおよび同期処理構成は、上記しなかった更なる信号を交換してもよい。例えば、同期処理構成は、監視の目的で、情報を共通デジタルプロセッサに通知してもよい。

更に、図１、３、６および８を参照して説明した構成要素は一例に過ぎず、その他の多くの変形例が考えられる。例えば、上記したサブコンポーネントの一部を組み合わせても、複数の個別の構成要素として実装してもよい。１つのＦＧＵが、クロック信号を全ての処理チェーンおよび共通デジタルプロセッサに提供するとして説明したが、２つ以上のＦＧＵを使用することができる。更に、特定の数のチェーン、データストリームおよびサブストリームについて説明がなされたが、任意の数のチェーン、データストリームおよびサブストリームを使用可能である。例えば、サブストリームの数Ｎが、４である例について記載されたが、Ｎは任意の好適な値であってよい。更に、特定の数のレジスタについて、ＦＩＦＯ構成を参照して説明されたが、任意の好適な数のレジスタを使用することができる。

更に、ある実施形態では、基準アライメントパルス生成器を使用しなくてもよい。替わりに、対応する処理チェーンのアライメントパルス生成器１１ａ、１１ｂのうちの１つによって生成されるアライメントパルスを、ＦＩＦＯ１３ａ、１３ｂのそれぞれに送信する基準アライメントパルスとして使用してもよい。

更に、複数の処理チェーンが、同じクロックレートで動作するとして説明がなされたが、本発明を、異なる処理レートを有する複数の処理チェーンに対しても使用することができる。更に、ある実施形態では、同じクロック信号を、ＡＤＣ構成の全てのＡＤＣに供給する代わりに、別のクロック信号を、１以上のＦＧＵから、ＡＤＣの一部またはすべてに供給することができる。また、ある実施形態では、同じアライメントパルス信号を全てのアライメントパルス生成器に供給する替わりに、適切であれば、様々なアライメントパルス信号を、アライメントパルス生成器の一部またはすべてに供給することができる。

本発明が、ビーム形成を提供する通信衛星を参照して説明されたが、本発明をその他の好適な目的に使用することができる。一貫性を有するように処理することが必要な別のデータストリームを使用する任意のシステムに、本発明を適用することができる。例えば、本発明を、レーダー信号の処理、または、音波、超音波および電磁波を使用するイメージングシステム並びにソナーで使用することができる。本発明は更に、研究施設の機器で使用されてもよい。本発明を、地球物理化学的探査の機器に使用することができる。例えば、２つのデータストリームを比較し、分析を実行する前に機器に存在する位相の不正確性を修正するのに有用であると考えられる。

Claims (15)

1. 受信される非同期の複数の入力データストリームのアライメントを行う装置であって、
   前記複数の入力データストリームを、サンプルの複数のシーケンスへとデジタル化する、アナログ−デジタルコンバータ構成と、
   前記サンプルの複数のシーケンスの各々に対して、アライメントパルスを生成する同期処理構成とを備え、
   前記同期処理構成は、前記サンプルの複数のシーケンスの各々に対するアライメントパルスを生成し、前記サンプルの複数のシーケンスの各々を、当該シーケンスの前記アライメントパルスに対して配列して、前記サンプルの複数のシーケンスの共通プロセッサへの供給を、前記アライメントパルスの各々に関して同期させる、装置。
2. 前記同期処理構成は、前記複数の入力データストリームの各々に対して、処理チェーンを有し、
   前記処理チェーンはそれぞれ、前記処理チェーンに対応する前記サンプルのシーケンスに対する前記アライメントパルスを生成するアライメントパルス生成器を含む、請求項１に記載の装置。
3. 前記処理チェーンはそれぞれ、別個の処理チェーンクロック信号を有し、
   全ての処理チェーンに共通であって前記アライメントパルス生成器がそれぞれ受信する同期パルスおよび対応する処理チェーンの前記処理チェーンクロック信号に従って定めされたタイミングで、前記アライメントパルス生成器はそれぞれ、前記サンプルのシーケンスに対する前記アライメントパルスを生成する、請求項２に記載の装置。
4. 前記処理チェーンクロック信号はそれぞれ、前記複数の入力データストリームのうちの一の入力データストリームがサンプリングされるサンプリングレートよりも、Ｎ倍遅いレートを有し、
   前記処理チェーンはそれぞれ、前記処理チェーンクロック信号の周期毎にＮ個のサンプルが処理されるように、前記一の入力データストリームに対応する前記サンプルのシーケンスを、複数の（Ｎ個の）サブストリームへと分割する手段を更に有する、請求項３に記載の装置。
5. 前記アライメントパルス生成器はそれぞれ、前記サンプルのシーケンスに対する前記アライメントパルスのタイミングを、前記サンプルの前記シーケンスの先の前記アライメントパルスに対して調整することができ、非同期の前記複数の入力データストリームをアライメントさせるべく、前記アライメントパルスを、前記処理チェーンクロック信号の１周期以上分、移動させ、
   前記処理チェーンクロック信号の前記周期は、前記サンプルのシーケンスの前記Ｎ個のサンプルのステップに対応する、請求項４に記載の装置。
6. 複数の前記アライメントパルスは、複数のフレーム境界を提供し、
   前記処理チェーンはそれぞれ、
   非同期の前記複数の入力データストリームをアライメントさせるべく、前記サンプルのシーケンスを、前記複数のアライメントパルスに対して移動させる手段を更に有し、
   前記移動させる手段は、前記複数のフレーム境界に対して、０個からＮ−１個の間の個数のサンプル分、前記サンプルのシーケンスを移動させる、請求項４または５に記載の装置。
7. 前記処理チェーンはそれぞれ、先入れ先出しレジスタ構成（ＦＩＦＯレジスタ構成）を有し、
   前記ＦＩＦＯレジスタ構成は、前記サンプルのシーケンスおよび前記アライメントパルスを受信し、前記アライメントパルスに従って、前記サンプルの前記シーケンスを、１以上のレジスタ内で複数のフレームに配置し、
   前記ＦＩＦＯレジスタ構成は更に、異なる複数の処理チェーンからの、対応するフレーム内の対応する位置のデータサンプルが、共通プロセッサに同期して到達するように、設定可能な遅延の後に、前記ＦＩＦＯレジスタ構成から前記共通プロセッサへと前記サンプルを供給する、請求項６に記載の装置。
8. 基準アライメントパルスを生成し、前記処理チェーンの前記ＦＩＦＯレジスタ構成に送信する、基準アライメントパルス生成器を更に備え、
   前記ＦＩＦＯレジスタ構成はそれぞれ、出力ストリームにおけるフレーム線引きデータと、前記ＦＩＦＯレジスタ構成での前記基準アライメントパルスの受信とが一致するように、前記出力ストリームにおける前記サンプルのシーケンスを、前記共通プロセッサに出力する、請求項７に記載の装置。
9. 前記同期パルスは、所定の幅を有するパルスを含み、
   前記アライメントパルス生成器はそれぞれ、前記パルスをサンプリングして、前記所定の幅に対応する期間内に、前記アライメントパルスを生成する、請求項３から８の何れか一項に記載の装置。
10. 前記装置は、前記同期パルスを前記処理チェーンのそれぞれに送信する、同期パルス生成器を更に備える、請求項３から９の何れか一項に記載の装置。
11. 前記複数の入力データストリームを受信する複数の受信アンテナフィードと、
    前記同期処理構成から、前記サンプルの複数のシーケンスを受信する共通デジタルプロセッサとを、更に備える請求項１から１０の何れか一項に記載の装置。
12. 請求項１から１１の何れか一項に記載の装置を備える衛星ペイロード。
13. 装置が受信する非同期の複数の入力データストリームを同期する方法であって、
    前記複数の入力データストリームを、サンプルの複数のシーケンスへとデジタル化する段階と、
    前記サンプルの複数のシーケンスの各々に対して、アライメントパルスを生成する段階と、
    対応する前記アライメントパルスに対して、前記サンプルの複数のシーケンスをそれぞれ配列する段階と、
    前記複数のシーケンスの前記アライメントパルスに対して、前記サンプルの複数のシーケンス各々の共通デジタルプロセッサへの供給を同期させる段階と、を備える方法。
14. 前記対応する前記アライメントパルスに対して、前記サンプルの複数のシーケンスをそれぞれ配列する段階は、
    前記サンプルの複数のシーケンスのうちの一のシーケンス、および、サンプルの前記一のシーケンスに対する前記アライメントパルスを受信する段階と、
    前記アライメントパルスに従って、前記一のシーケンスを、１以上のレジスタ内において複数のフレームに配列する段階と、を有し、
    前記サンプルの複数のシーケンス各々の共通デジタルプロセッサへの供給を同期させる段階は、サンプルの異なる複数のシーケンスにおける対応するフレーム内の対応する位置に配置されたデータサンプルが、前記共通デジタルプロセッサに同期して到達するように、設定可能な遅延の後に、前記１以上のレジスタからサンプルの前記一のシーケンスを取り出す段階を有する、請求項１３に記載の方法。
15. 前記サンプルの複数のシーケンスをそれぞれ配列する段階は、前記サンプルの複数のシーケンスの対応する前記アライメントパルスに対して、対応するデータサンプルが対応する位置に配置されるように、サンプルの一のシーケンスにおける前記サンプルに対する前記アライメントパルスの位置を調整する段階を有し、
    前記サンプルの複数のシーケンスはそれぞれ、複数のＮ個のサブストリームとして処理され、
    クロック周期毎にＮ個のサンプルが処理され、
    前記サンプルに対する前記アライメントパルスの位置を調整する段階は、
    前記アライメントパルスを、Ｎ個のデータサンプル分、移動させるべく、前記アライメントパルスのタイミングを１クロック周期以上調整する段階と、
    データセレクタを使用して、前記データサンプルの処理に遅延を導入して、前記アライメントパルスに対して、０個からＮ−１個の間の個数のサンプル分、前記サンプルのシーケンスを移動させる段階とを含む、請求項１３または１４に記載の方法。

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