JP2014513493A - 高性能ガラスベースの６０ＧＨｚ／ＭＭ波フェーズドアレイアンテナおよびその製造方法 - Google Patents

Abstract

【解決手段】 ガラスベースの高性能６０ＧＨｚ／ｍｍ波アンテナは、フェーズドアレイアンテナ（ＰＡＡ）基板内にキャビティが設けられている。キャビティは、平面状アンテナ素子の下方に配置されている。ＰＡＡ基板上で、平面状アンテナ素子の反対側にはエミッタ配線が設けられており、エミッタ配線、キャビティおよび平面状アンテナ素子は、垂直方向に位置合わせされている。
【選択図】 図１

Description

開示された実施形態は、パッケージングされた無線周波数集積回路用のフェーズドアレイアンテナ基板および当該基板を製造する方法に関する。

実施形態を実現する方法を説明するべく、添付図面を参照しつつ簡潔に上述したさまざまな実施形態をより具体的に説明する。添付図面は、図示している実施形態が必ずしも同じ倍率ではなく、本発明の範囲を限定するものと解釈されるべきではない。一部の実施形態は、添付図面を利用してさらに具体的且つ詳細に説明する。添付図面は以下の通りである。
実施形態例に係る垂直方向に集積化されたフェーズドアレイアンテナ無線周波数集積回路チップ装置を示す上方平面図である。 実施形態に係る、低コストの二次パッケージに実装されているフェーズドアレイアンテナ無線周波数集積回路チップ装置を示す斜視立面図である。 実施形態に係る、図２に示した低コストの二次パッケージに実装されているフェーズドアレイアンテナ無線周波数集積回路チップ装置を切断ライン３−３に沿って切断した様子を示す断面立面図である。 実施形態に係る、図３に図示している低コストの二次パッケージに実装されているフェーズドアレイアンテナ無線周波数集積回路チップ装置を示す詳細な断面立面図である。 実施形態例に係る、上方低損失フェーズドアレイアンテナを示す詳細な断面立面図である。 実施形態に係る、図５に示した低損失のフェーズドアレイアンテナの加工中の様子を示す断面立面図である。 実施形態に係る、図５に示した低損失のフェーズドアレイアンテナの加工中の様子を示す断面立面図である。 実施形態に係る、図５に示した低損失のフェーズドアレイアンテナの加工中の様子を示す断面立面図である。 実施形態に係る、図５に示した低損失のフェーズドアレイアンテナの加工中の様子を示す断面立面図である。 実施形態に係る、図５に示した低損失のフェーズドアレイアンテナの加工中の様子を示す断面立面図である。 実施形態に係る、図５に示した低損失のフェーズドアレイアンテナの加工中の様子を示す断面立面図である。 実施形態に係る、図５に示した低損失のフェーズドアレイアンテナの加工中の様子を示す断面立面図である。 実施形態に係る、図５に示した低損失のフェーズドアレイアンテナの加工中の様子を示す断面立面図である。 実施形態例に係る、加工中の図５に示すＰＡＡアンテナを詳細に示す斜視切欠図であって一部ワイヤーフレーム立面図である。 実施形態例に係る、加工中の、図５に示すＰＡＡアンテナを詳細に示す斜視切欠図であって一部ワイヤーフレーム立面図である。 実施形態例に係る、図５に示す上方低損失フェーズドアレイアンテナを示す露出層の平面図である。 実施形態例に係る、図５に示す上方低損失フェーズドアレイアンテナを示す露出層の平面図である。 実施形態例に係る、図５に示す上方低損失フェーズドアレイアンテナを示す露出層の平面図である。 実施形態例に係る上方低損失フェーズドアレイアンテナ６００を詳細に示す断面立面図である。 実施形態例に係る、加工中の図６に図示した上方低損失フェーズドアレイアンテナの一部分を示す断面立面図である。 実施形態例に係る上方低損失フェーズドアレイアンテナを詳細に示す断面立面図である。 実施形態例に係る、加工中の図７に示す上方低損失フェーズドアレイアンテナの一部分を示す断面立面図である。 実施形態例に係る上方低損失フェーズドアレイアンテナを詳細に示す断面立面図である。 低コストの二次パッケージ等のボード上に実装されている、スルーシリコンビアＲＦＩＣチップを含むフェーズドアレイアンテナ無線周波数集積回路チップ装置を示す分解図であって、ワイヤーフレーム斜視図である。 実施形態例に係る、キャビティが形成されているフェーズドアレイアンテナ基板を含むチップパッケージを示す断面立面図である。 実施形態例に係る、プロセスおよび方法を示すフローチャートである。 実施形態に係るコンピュータシステムを示す概略図である。

スルーシリコンビア無線周波数集積回路（ＴＳＶ ＲＦＩＣ）ダイを組み合わせてフェーズドアレイアンテナ基板を形成するプロセスを開示している。フェーズドアレイアンテナ基板は、それぞれのアンテナ素子の下方にキャビティが配置されている。

以下では図面を参照する。図中、同様の構造には同様の参照符号を語尾に付与している。さまざまな実施形態の構造をより明確に説明するべく、本明細書に含む図面は、集積回路構造を線図で表現している。このため、製造された集積回路構造の実際の外見は、説明した実施形態について請求した構造が組み込まれていることに変わりはないが、例えば、顕微鏡写真で見ると異なる場合がある。さらに、図面は、説明した実施形態を理解するために役に立つ構造のみを図示しているとしてよい。関連技術分野で公知のその他の構造は、分かり易い図面にするべく、省略されているとしてよい。

図１は、実施形態例に係るフェーズドアレイアンテナ無線周波数集積回路チップ装置１００を示す上面平面図である。フェーズドアレイアンテナ（ＰＡＡ）基板１１０は、簡略化した構造で、平面状アンテナ素子１１１、１１２、１１３、１１４、１１５、１１６、１１７、１１８、１１９、１２０、１２１、１２３、１２４、１２５および１２６から構成される４×４のアレイとして図示している。ＰＡＡ素子は、４−４−４−４の行で配置されている。本実施形態では、ＰＡＡ素子のうち８個が受信素子で、８個のＰＡＡ素子が送信素子である。ある実施形態によると、ＰＡＡ素子の数は、４個から６４個の範囲内である。ある実施形態によると、ＰＡＡ素子の数は、６×６のアレイにおいて３６個であり、１８個のＰＡＡ素子が受信素子で、１８個のＰＡＡ素子が送信素子である。ある実施形態によると、ＰＡＡ素子の数は、８×８のアレイで６４個であり、３２個のＰＡＡ素子は受信素子で、３２個のＰＡＡ素子が送信素子である。ある実施形態によると、６４個の素子を多くのアレイに分割する。例えば、４個の４×４のアレイを設定して、各アレイのうち２つのアンテナ素子が受信用で、２つのアンテナ素子が送信用である。ある実施形態によると、３２個の素子で構成されるフェーズドアレイアンテナを多くのアレイに分割する。例えば、２つの４×４のアレイを設定して、各アレイのうち２つのアンテナ素子が受信用で、２つのアンテナ素子が送信用である。

スルーシリコンビア（ＴＳＶ）ダイ１２８は、ＰＡＡ基板１１０の下方に点線で図示しており、ＴＳＶダイ１２８は垂直方向（Ｚ方向）にＰＡＡ基板１１０と集積化されている。ある実施形態によると、ＴＳＶダイ１２８は、半導体材料で構成される能動回路および受動回路を含む。例えば、ＴＳＶダイ１２８は、インテル・コーポレーション（米国カリフォルニア州サンタクラーラ）社製のプロセッサの一部である。ある実施形態によると、ＴＳＶダイ１２８は、デュアルプロセッサマイクロエレクトロニクスデバイス等のシステムオンチップ（ＳｏＣ）１２８を含む。ある実施形態によると、ＴＳＶダイ１２８は、デジタルプロセッサおよび無線周波数集積回路（ＤＰ−ＲＦＩＣ）ハイブリッドデバイス１２８を含む。ある実施形態によると、ＴＳＶダイ１２８は、インテル・コーポ―レーション社製の「サンディ・ブリッジ（Ｓａｎｄｙ Ｂｒｉｄｇｅ）」というコードネームで呼ばれる種類等のＤＰおよびグラフィクス（ＤＰ−ＧＩＣ）のハイブリッドデバイスを含むＳｏＣ１２８を含む。

ある実施形態によると、ＴＳＶダイ１２８は、無線周波数集積回路（ＲＦＩＣ）ＴＳＶダイ１２８である。ＴＳＶ ＲＦＩＣダイ１２８はフットプリントがＰＡＡ基板１１０のフットプリントよりも小さく、ＰＡＡ基板１１０はＴＳＶ ＲＦＩＣダイ１２８の上方に対称的に配置されていることが分かる。図示しているように、ＰＡＡ基板１１０とＴＳＶ ＲＦＩＣダイ１２８との間に四辺形対称があることが分かる。「四辺形対称」とは、装置１００のＸ−Ｙ中心からスタートして、遭遇するＰＡＡ素子は、同一ラインに沿って反対方向に移動する場合に、同様のＰＡＡ素子に遭遇することによってバランスが取れていることを意味すると理解されたい。平面状アンテナ素子は四辺形対称で図示されているが、他の構成、例えば、放射状対称で配置されるとしてもよい。平面状アンテナ素子はさらに、３−５−５−３の行などで配置するとしてもよい。この場合、１６個の素子で構成されるアレイは、１６個が数値的に完全な正方形を構成するが、幾何学的に完全な四辺形ではない。平面状アンテナ素子はさらに、４−６−６−６−６−４の行などで配置するとしてもよい。この場合、完全な正方形ではない３２個の素子で構成されるアレイとなる。

ＴＳＶ ＲＦＩＣダイ１２８をＰＡＡ基板１１０の直下に配置することが可能であるので、その間におけるインピーダンス、信号減衰および位相遅延がより均一化されるという効果がある。「インピーダンスが均一である」という表現は、所与の用途においてＰＡＡ基板上の任意の２つのアンテナ素子の動作を比較する際にラインインピーダンスに大きな差が見られないように装置１００が動作することを意味するとしてよい。また、ＴＳＶ ＲＦＩＣダイ１２８をＰＡＡ基板１１０の直下に配置することが可能であるので、パッケージングの小型化を推進するより小型の有用な装置が実現される。

図２は、実施形態に係る、低コストの二次パッケージ２３０（ボード２３０とも呼ばれる）に実装されているフェーズドアレイアンテナ無線周波数集積回路チップ装置２００を示す斜視立面図である。ある実施形態によると、ボード２３０はダイレクトチップアタッチ（ＤＣＡ）ボード２３０である。低コストの二次パッケージ２３０が用いられる場合、ＲＦ／ｍｍ波信号の除去によって、ボード２３０上では低周波信号に割り当てられるピッチが広くなる。これによって、Ｃ４（ｃｏｎｔｒｏｌｌｅｄ−ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ）バンプ等のダイ用第一次実装（ｆｉｒｓｔ−ｌｅｖｅｌ ｉｎｔｅｒｃｏｎｎｅｃｔ）を直接ボード２３０に取着することが可能になる。

装置２００は、ＰＡＡ基板２１０の下方（Ｚ方向）に配置されているＴＳＶ ＲＩＦＣダイ２２８の位置を図示するべく、部分的にワイヤーフレーム図で図示されている。平面状アンテナから成る４×４のＰＡＡ構造は、ＰＡＡ基板２１０上に配置されており、そのうち１つの平面状アンテナを参照番号２１１で図示している。

ＴＳＶ ＲＦＩＣダイ２２８は、１６個のスルーシリコンビアを備えるものとして図示されている。１６個のスルーシリコンビアは、４個ごとにグループ分けされており、そのうち４つを参照番号２３２で示している。１６個のＴＳＶ２３２はそれぞれ、平面状アンテナ素子２１１等の対応する平面状アンテナ素子に結合されている。図２に図示されていないＴＳＶを追加で用いて、１６個のＴＳＶ２３２のそれぞれに対して、適切な電気接地基準を提供するとしてもよい。ＴＳＶ ＲＦＩＣ ダイ２２８は、ダイレクトチップアタッチ（ＤＣＡ）ボード２３０に複数の電気バンプ２３４によってフリップチップ実装されている。電気バンプ２３４のうち１個を参照番号２３４で示している。電気バンプ２３４は、ダイの能動側に取り付けられているＣ４バンプ等の第一次実装（ｆｉｒｓｔ−ｌｅｖｅｌ ｉｎｔｅｒｃｏｎｎｅｃｔ）バンプである。図示されているように、電気バンプは１２×１２のアレイで構成されているが、他のバンプ構成を必要に応じて利用するとしてもよい。ＰＡＡ基板２１０と低コストの二次パッケージ２３０との間に追加でダミーバンプを配設する。ダミーバンプのうち１つを参照番号２３６で示している。ダミーバンプ２３６は、ＰＡＡ基板２１０と低コストの二次パッケージ２３０との間の間隙を繋いで、装置２００および低コストの二次パッケージ２３０の機械的安定性および耐熱ストレス安定性を高める。ある実施形態によると、電気接地機能は、少なくともＰＡＡ基板２１０およびＴＳＶ ＲＦＩＣ２２８については、ダミーバンプ２３６によって実現される。

図３は、ある実施形態に係る、図２に図示されているダイレクトチップアタッチボード２３０に実装されているフェーズドアレイアンテナ無線周波数集積回路チップ装置３００を、切断線３−３に沿って切断した様子を示す断面立面図である。装置３００は、ＰＡＡ基板２１０およびＴＳＶ ＲＦＩＣ２２８を備える。また、低コストの二次パッケージ２３０を裏面電気バンプ２３８でＰＡＡ基板２１０に結合している。ＴＳＶ ＲＦＩＣ２２８には複数のＴＳＶが見られるが、そのうち２つを参照番号２３２で示している。図３には他の構造も見られる。ＴＳＶ ＲＦＩＣ２２８がＲＦ信号およびミリメートル波信号がＴＳＶを介してフェーズドアレイアンテナに送信される能動ＲＦデバイスである場合、低周波数機能はＰＡＡ基板２１０から分離されて低コストの二次パッケージ２３０に含まれている。この垂直集積化システムによって、信号混雑状態が緩和され、ＰＡＡ基板２１０の寸法によって制限が課されるフォームファクターが小さくなる。ある実施形態によると、ＰＡＡ基板２１０は６０ＧＨｚ領域で動作する一方、低コストの二次パッケージ２３０はこれより低い周波数で動作する。

ある実施形態によると、平面状アンテナ素子２１１、２１２、２１３および２１４を含む６０ＧＨｚまたはミリメートル波のフェーズドアレイもしくはミリメートル波を組み合わせて、無線リンクでＧｂ／ｓデータレートを必要とするミリメートル波（ｍｍ波）ＴＳＶ ＲＦＩＣ２２８を形成する。ある実施形態によると、無線リンクは、非圧縮高精細（ＨＤ）ビデオの無線送信からの無線ディスプレイのためのリンクである。

図４は、ある実施形態に係る、図３に図示しているダイレクトチップアタッチボードに実装されているフェーズドアレイアンテナ無線周波数集積回路チップ装置を詳細に示す断面立面図である。装置４００は、ＰＡＡ基板２１０およびＴＳＶ ＲＦＩＣ２２８を備える。装置４００は、低コストの二次パッケージ２３０に実装されている。

ＰＡＡ基板２１０は、アレイマスク２４０を介して露出している２つの平面状アンテナ素子２１２および２１３を備えるものとして図示されている。平面状アンテナ素子２１２および２１３の下方には、利用可能な帯域幅を増大させることが可能な対応するキャビティ２５５が設けられている。ある実施形態によると、アンテナ帯域幅を増大させることを目的として金属層２４２がＰＡＡ基板２１０に設けられている。ＴＳＶ ＲＦＩＣ２２８とアンテナ素子との間の電気接触は、裏面バンプ２３８を介してＴＳＶ２３２に結合されている少なくとも１つの配線２４４によって実現されている。ＰＡＡ基板２１０を貫通してアンテナ素子２１２および２１３と電気的に結合するべく、誘導結合または直接ビア結合が利用される。ある実施形態によると、ＰＡＡ基板２１０は、第１の誘導体層２５２と、第１の誘導体層２５２に結合されている第２の誘導体層２５４を備える。ある実施形態によると、第１の誘導体層２５２は、第２の誘導体層２５４よりも誘電率が高い。第２の誘電体層２５４は、ガラス材料である。ある実施形態によると、第１の誘導体層２５２は、ガラス材料である。ある実施形態によると、第１の誘電体層２５２は、有機材料である。ある実施形態によると、第１の誘電体層２５２は、セラミック材料である。ある実施形態によると、第１の誘電体層２５２は、アルミナ等の無機材料である。

第２の誘電体層２５４も、複数のキャビティ２５５を備える。各キャビティは、アンテナ素子２１２および２１３等のアンテナ素子の下方に位置合わせされている。第２の誘電体層２５４は、厚み２５６がアンテナ素子と金属層２４２との間に延在していることが分かる。各アンテナ素子２１２の下方では、キャビティ２５５によって第２の誘電体層２５４の有効厚みが厚み２５７まで小さくなっており、キャビティ２５５には空気等の任意の物質が含まれている。ある実施形態によると、キャビティ２５５は外囲環境（図５Ｊを参照のこと）に向かって開いており、外囲環境での変化によってキャビティ２５５は外圧の変化を吸収するとしてよい。

ＴＳＶ ＲＦＩＣ２２８は、能動面２２７を持つ能動デバイス層２５０を含む。メタライゼーションは部分的にトップボンドパッド２５１を含むものとして図示されている。能動面２２７は、ダイ裏面２２９の反対側である。メタライゼーション層２５１は、シリコンバックエンド２５１とも呼ばれるとしてよい。ある実施形態によると、メタライゼーション層２５１は、ＴＳＶ ＲＦＩＣ２２８についての必要性に応じて、金属１（Ｍ１）から金属１２（Ｍ１２）等複数のメタライゼーション層を含む。いずれの場合でも、ＴＳＶ２３２はメタライゼーション層２５１から始まり、ＴＳＶ ＲＦＩＣ２２８を裏面２２９まで貫通して、ＴＳＶ ＲＦＩＣ２２８がＰＡＡ基板２１０のアンテナ素子と通信できるようにする。ＴＳＶ２３２は、裏面バンプ２３８に対して電気接触しているので、アンテナ素子２１２および２１３に結合されている。

低コストの二次パッケージ２３０は、電気バンプ２３４によってＴＳＶ ＲＦＩＣ２２８に結合されており、ダミーバンプ２３６によってＰＡＡ基板２１０に結合されている（図３を参照のこと）。ある実施形態によると、低コストの二次パッケージ２３０は、第一次実装のチップアタッチ基板であり、ランド面２３１は第二次実装のチップアタッチ面として設けられている。ある実施形態によると、ランド面２３１はランドグリッドアレイ面２３１である。ある実施形態によると、ランド面２３１はピングリッドアレイ面２３１である。

図５は、実施形態例に係る、上方低損失フェーズドアレイアンテナ５００を詳細に示す断面立面図である。アンテナ５００は、ＰＡＡ基板５１０の一部である。ＰＡＡ基板５１０は、厚みが約２０マイクロメートル（μｍ）であるアレイマスク５４０を介して露出している４つの平面状アンテナ素子５１１、５１２、５１３および５１４を備えるものとして図示されている。ある実施形態によると、アレイマスク５４０は、平面状アンテナ素子を封止しているパッシベーション層である。図示しているように、平面状アンテナ素子５１１、５１２、５１３および５１４は、上面が露出しているが、底面は第２の誘電体層５５４で被覆されている。

キャビティ５５５は、ＰＡＡ基板５１０内において平面状アンテナ素子のそれぞれの下方に一致するように設けられており、利用可能な帯域幅を増大させ易くする。ある実施形態によると、金属層５４２は、アンテナ帯域幅を増大させるべくＰＡＡ基板５１０内に配置されている。

ＴＳＶ ＲＦＩＣとアンテナ素子５１１、５１２、５１３および５１４との間の電気接触は、ＴＳＶ ＲＦＩＣとＰＡＡ基板５１０との間に設けられている裏面バンプ５３８によってＴＳＶに結合される少なくとも１つの配線５４４によって実現される。配線５４４は、エミッタ配線５４５と対応する平面状アンテナ素子５１４との間の誘導結合を容易にする開口５８０を備える接地面であってよい。エミッタ配線５４５、キャビティ５５５および平面状アンテナ素子は垂直方向で位置合わせされていることが分かる。配線５４４は、厚みが約２０μｍであるハンダレジスト５４１によって保護されている。電気バンプ５３８は、ＰＡＡ５１０をＴＳＶ ＲＦＩＣ等のデバイスに結合するハンダレジスト５４１を貫通するように設けられている。ＰＡＡ基板５１０を通してアンテナ素子５１１、５１２、５１３および５１４を電気的に結合するべく、エミッタ配線５４５が、ガラス材料等の高ｋ誘電体５５２およびキャビティ５５５を含む低ｋ誘電体層５５４の両方を介してＥＭ波をアンテナ素子５１１、５１２、５１３および５１４に発して、誘導結合が利用される。

第２の誘電体５５４の厚み５５６がアンテナ素子と配線５４４との間に延在していることが分かる。各アンテナ素子５１１、５１２、５１３および５１４の下方では、キャビティ５５５によって第２の誘電体５５４の有効厚みが厚み５５７まで小さくなり、空気等の外囲物質がキャビティ５５５内に含まれている。ある実施形態によると、キャビティ５５５は外囲環境に対して開いており、外囲環境の変化によってキャビティ５５５は外圧の変化を吸収することができる。

低ｋ誘電体層５５４もまたガラス材料であってよい。ある実施形態によると、第１の誘電体層６５２は、Ｅｒが約５．５であり、損失正接（ｔａｎ＿ｄｅｌｔａ）が約０．００１であり、厚みが約１００μｍである。低ｋ誘電体層６５４は、Ｅｒが約２．０から２．５であり、損失正接が約０．００１であり、厚みが約２５０μｍから約４００μｍである。

図５Ａから図５Ｈは、実施形態に係る、図５に図示している低損失フェーズドアレイアンテナの加工中の様子を示す断面立面図である。図５Ａは、実施形態例に係る、製造中の図５に示す上方低損失フェーズドアレイアンテナを示す断面立面図である。第２の誘電体５５４を構成する材料が、無電界メッキ等によってアンテナ素子５１１を構成する金属材料に重ねられる。

図５Ｂは、ある実施形態に係る、図５Ａに図示したＰＡＡ基板をさらに加工した後の様子を示す断面立面図である。図５Ａに示す金属材料から、平面状アンテナ素子５１１、５１２、５１３および５１４で構成されるアレイがパターニングされており、フェーズドアレイアンテナを形成している。図５Ｃでは、ＰＡＡ素子５１１、５１２、５１３および５１４を保護するべくパッシベーション層５４０を設けることによってさらに加工を行っている。ある実施形態によると、アレイマスク５４０をパターニングして、ＰＡＡ素子５１１−５１４が上方（Ｚ方向）から見た場合に露出するようにする。

図５Ｄでは、ＰＡＡ素子５１１、５１２、５１３および５１４のそれぞれの下方に複数のキャビティ５５５を形成することによってさらに加工を行っている。キャビティ５５５を形成するための加工は、レーザ穿孔等によって実行されるとしてよい。ある実施形態によると、ドリルビットによる穿孔を実施する。ある実施形態によると、レーザ穿孔を実施する。ある実施形態によると、最初にドリルビットによる穿孔を実施した後、レーザ穿孔で仕上げる。ある実施形態によると、外囲条件の調整を容易にするべく隣接するキャビティの間には浅い溝５９２を形成する。

図５Ｅは、ある実施形態に係る、図５に図示したＰＡＡ基板の加工中の様子を示す断面立面図である。同図からは、第２の絶縁体５５４が第１の絶縁体とは別箇に形成された後に、両者を結合して図５に示すＰＡＡ基板５００を製造することが分かる。第１の絶縁体５５２には、配線５４４の一部を形成する金属材料が重ねられている。図５Ｆでは、間に充填電気ビアを形成することによって、配線５４４をパターニングして配線同士を電気的に結合するための加工を実行している。更に加工を実行して、配線を組み合わせて、図５Ｄに見られる第２の誘電体５５４に取着されている複数のＰＡＡ素子に対応するエミッタ配線５４５を形成する。

図５Ｆ−１は、図５Ｆに図示した構造とは対象的な、第１の誘電体層５５２の加工中の様子を示す断面立面図である。ビア形成時に第１の誘電体層のキャビティ５５５．１を形成して、キャビティ５５５．１によって、例えば、図５Ｄに示す第２の誘電体層５５４内に形成されるキャビティ５５５を増大させる。

図５Ｇでは、ハンダレジスト５４１が、エミッタ配線５４５および配線５４４の上方に形成されている。図５Ｈにおいて、ハンダレジスト５４１のパターニングが実行されて、エミッタ配線５４５が露出していると共に、配線５４４と導通する電気バンプ５３８が形成されている。

図６は、実施形態例に係る、上方低損失フェーズドアレイアンテナ６００を詳細に示す断面立面図である。アンテナ６００は、ＰＡＡ基板６１０の一部である。ＰＡＡ基板６１０は、厚みが約２０μｍであるアレイマスク６４０を介して露出している平面状アンテナ素子６１１、６１２、６１３および６１４を４個備えるものとして図示されている。ある実施形態によると、アレイマスク６４０は、平面状アンテナ素子を下方から（基板６１０内で）封止するパッシベーション層である。図示したように、平面状アンテナ素子５１１、５１２、５１３および５１４は、上面が露出しており、底面が対応するキャビティ６５５によって露出している。

キャビティ６５５は、ＰＡＡ基板６１０内において各平面状アンテナ素子の下方に配置されており、利用可能な帯域幅を増大させ易くする。図示しているように、キャビティ６５５は垂直方向に延在して、平面状アンテナ素子を露出させる。ある実施形態によると、金属層６４２がＰＡＡ基板６１０内に設けられており、アンテナ帯域幅を増大させる。

ＴＳＶ ＲＦＩＣとアンテナ素子６１１、６１２、６１３および６１４との間の電気接触は、ＴＳＶ ＲＦＩＣとＰＡＡ基板６１０との間に設けられている裏面バンプによってＴＳＶに結合される少なくとも１つの配線６４４によって実現する。配線６４４は、エミッタ配線６４５との間の誘導結合を容易にする開口６８０を含む接地面であってよい。配線６４４は、厚みが約６０μｍであるハンダレジスト６４１によって保護されている。電気バンプ６３８は、ハンダレジスト６４１を貫通するように設けられており、ＰＡＡ６１０をＴＳＶ ＲＦＩＣ等のデバイスに結合している。アンテナ素子６１１、６１２、６１３および６１４をＰＡＡ基板６１０を通して電気的に接続するためには、誘導結合を利用する。この場合、エミッタ配線６４５は、ガラス材料等の高ｋ誘電体６５２を通して、低ｋ誘電体層６５４におけるキャビティ６５５を通して、ＥＭ波をアンテナ素子６１１、６１２、６１３および６１４に発する。

第２の誘電体層６５４の厚み６５６がアンテナ素子と配線６４４との間に延在することが分かる。各アンテナ素子６１１、６１２、６１３および６１４の下方では、キャビティ６５５によって第２の誘電体層６５４の有効厚みが小さくなり、第２の誘電体層６５４の厚みが実質的にゼロになるようにするが、キャビティ６５５には空気等の任意の外囲物質を含む。ある実施形態によると、キャビティ６５５は、外囲環境に対して開いており、外囲環境の変化によって、キャビティ６５５が外圧の変化を吸収するとしてよい。

低ｋ誘電体層６５４もまた、ガラス材料であってよい。ある実施形態によると、第１の誘電体層６５２は、Ｅｒが約５．５であり、誘電正接が約０．００１であり、厚みが約１００μｍであり、低ｋ誘電体層６５４は、Ｅｒが約２．０から２．５であり、誘電正接が約０．００１であり、厚みが約２５０μｍから約４００μｍである。

図７は、実施形態例に係る、上方低損失フェーズドアレイアンテナ７００を詳細に示す断面立面図である。アンテナ７００は、ＰＡＡ基板７１０の一部である。ＰＡＡ基板７１０は、低ｋ誘電体層７５４のキャビティ７５５内に配置されている平面状アンテナ素子７１１、７１２、７１３および７１４の４個を備えるものとして図示されている。キャビティ７５５は、ＰＡＡ基板７１０内に設けられており、各平面状アンテナ素子は、利用可能な帯域幅を増大させ易くするべくキャビティ７５５内に設けられている。ある実施形態によると、金属層７４２は、アンテナ帯域幅を増大させるべくＰＡＡ基板７１０内に設けられている。

ＴＳＶ ＲＦＩＣとアンテナ素子７１１、７１２、７１３および７１４との間に電気接触を実現するべく、ＴＳＶ ＲＦＩＣとＰＡＡ基板７１０との間に配設されている裏面バンプを介してＴＳＶに結合される少なくとも一の配線７４４を利用する。配線７４４は、エミッタ配線７４５との間の誘導結合を容易にする開口７８０を備える接地面であってよい。配線７４４は、厚みが約２０μｍのハンダレジスト７４１によって保護されている。電気バンプ７３８は、ＰＡＡ７１０をＴＳＶ ＲＦＩＣ等のデバイスに結合するべくハンダレジスト７４１を貫通するように設けられている。ＰＡＡ基板７１０を通してアンテナ素子７１１、７１２、７１３および７１４を電気的に結合するべく、誘導結合を利用する。この場合、エミッタ配線７４５は、ガラス材料等の高ｋ誘電体７５２およびキャビティ７５５を含む低ｋ誘電体層７５４の両方を通してアンテナ素子７１１、７１２、７１３および７１４へとＥＭ波を発する。

第２の誘電体７５４は、厚み７５６がＰＡＡ基板７１０の上方（外部）と配線７４４との間に延在していることが分かる。各アンテナ素子７１１、７１２、７１３および７１４の下方においては、キャビティ７５５によって第２の誘電体７５４の有効厚みが厚み７５７まで小さくなっており、空気等の任意の物質がキャビティ７５５内に含まれている。ある実施形態によると、キャビティ７５５は外囲環境に対して開いており、外囲環境の変化によってキャビティ７５５は外圧の変化を吸収する。

低ｋ誘電体層７５４もまたガラス材料であってよい。ある実施形態によると、第１の誘電体層７５２は、Ｅｒが約５．５で、誘電正接が約０．００１で、厚みが約１００μｍであり、低ｋ誘電体層７５４は、Ｅｒが約２．０から２．５であり、誘電正接が約０．００１であり、厚みが約２５０μｍから約４００μｍである。

図８は、実施形態例に係る上方低損失フェーズドアレイアンテナ８００を詳細に示す断面立面図である。アンテナ８００は、ＰＡＡ基板８１０の一部である。ＰＡＡ基板８１０は、厚みが約２０μｍであるアレイマスク８４０を介して露出している平面状アンテナ素子８１１、８１２、８１３および８１４を４個備えるものとして図示されている。キャビティ８５５は、利用可能な帯域幅を増大させるべく各平面状アンテナ素子の下方に位置するようにＰＡＡ基板８１０内に設けられている。ある実施形態によると、金属層８４２はアンテナ帯域幅を増大させるべくＰＡＡ基板８１０内に設けられている。

ＴＳＶ ＲＦＩＣとアンテナ素子８１１、８１２、８１３および８１４との間の電気接触を実現するべく、ＴＳＶ ＲＦＩＣとＰＡＡ基板８１０との間に設けられている裏面バンプを介してＴＳＶに結合される少なくとも一の配線８４４を利用する。配線８４４は、エミッタ配線８４５との間のビア結合を容易にする開口８８０を備える接地面であってよい。ビアコンタクト８９０は、配線８４４内の開口を通ってアンテナ素子８１４と接触する。この結果、本実施形態では、アンテナ素子８１４は、エミッタ配線８４５から延伸しているビアコンタクト８９０に接触する。

配線８４４は、厚みが約２０μｍであるハンダレジスト８４１で保護されている。電気バンプ８３８は、ハンダレジスト８４１を貫通するように設けられており、ＰＡＡ８１０をＴＳＶ ＲＦＩＣ等のデバイスに結合する。ＰＡＡ基板８１０を通してアンテナ素子８１１、８１２、８１３および８１４と電気的に接触する場合にはビアコンタクト８９０を利用する。

第２の誘電体８５４の厚み８５６はアンテナ素子と金属層８４２との間に延在していることが分かる。各アンテナ素子８１１、８１２、８１３および８１４の下方において、キャビティ８５５によって第２の誘電体８５４の有効厚みが厚み８５７まで小さくなり、空気等の任意の物質がキャビティ８５５に含まれている。ある実施形態によると、キャビティ８５５は外囲環境に対して開いており、外囲環境の変化によってキャビティ８５５は外圧の変化を吸収するとしてよい。

図６Ｄは、実施形態例に応じた、図６に示す上方低損失フェーズドアレイアンテナ６００の一部の加工中の様子を示す断面立面図である。ＰＡＡアンテナ６００の加工は、図５Ａから図５Ｃに図示しているＰＡＡアンテナ５００の加工と同様であってよく、相違点は、キャビティ６５５の形成は、ＰＡＡ素子６１１、６１２、６１３および６１４を下方から（ＰＡＡ基板６１０内において）露出するまで行う点である。キャビティ６５５のエッチングまたは穿孔、または、これらの組み合わせは、ＰＡＡ素子の側方エッジ（Ｘ−Ｙ方向）が第２の誘電体６５４に結合したままにするべく、慎重に実行する。ある実施形態によると、物理的な穿孔処理で最初にキャビティ先駆体を形成した後、レーザ穿孔処理でＰＡＡ素子まで加工を進める。

図７Ｄは、実施形態例に係る、図７に図示した上方低損失フェーズドアレイアンテナ７００の一部分の加工中の様子を示す断面立面図である。ＰＡＡアンテナ７００の加工は、図５Ａから図５Ｃに図示したＰＡＡアンテナ５００の加工と同様であり、相違点はキャビティ７５５の形成の後にＰＡＡ素子７１１、７１２、７１３および７１４をキャビティ内に形成する点である。ある加工の実施形態によると、キャビティ７５５のエッチングまたは穿孔、または、これらの処理の組み合わせを実施する。金属膜は、キャビティの構造の上方全体を被覆するように形成される。この後、キャビティ７５５の深さを利用してＰＡＡ素子７１１、７１２、７１３および７１４を保護する２回の指向性エッチングを実行する。ＰＡＡ素子７１１、７１２、７１３および７１４は、キャビティ７５５の深さおよび指向性エッチングの角度が浅いことによってエッチングから保護される。他の加工方法を用いてＰＡＡ素子７１１、７１２、７１３および７１４をキャビティ７５５内に形成するとしてもよい。ＰＡＡ素子７１１、７１２、７１３および７１４をキャビティ７５５内に形成した後、第２の誘電体層７５４を反転させて、図７に図示しているように、第１の誘電体層７５２と組み合わせる。

図５Ｊは、実施形態例に係る、図５に図示したＰＡＡアンテナ５００の加工中の様子を詳細に示す斜視切欠き図であり、部分的にワイヤーフレーム立面図である。当該構造は、図５に図示したアンテナ５００に対して反転した状態である。図５に見られる２個のアンテナ素子５１３および５１４が露出している詳細な断面を除き、図５Ｄに図示した構造と略等しい状態まで加工された様子を示す。

浅いトレンチ５９２が第２の誘電体層５５４の基部に形成されていることが分かる。浅いトレンチ５９２によって、キャビティ５５５内において外囲ガスの均衡状態が成立していると共に、キャビティ５５５内において湿気管理が可能となる。

ある実施形態によると、アンテナの試験をガラス基板上で行う。第１のアンテナは、平面状アンテナ素子の下方にキャビティが形成されていない構成で試験した。第１のアンテナは、３．６ＧＨｚ（入力反射減衰量が−１０ｄＢ未満となる周波数範囲）で試験された。第２のアンテナは、第１のアンテナと同一サイズおよび同一アレイ構造を持つ構成で試験する。第２のアンテナは、キャビティのフットプリントが平面状アンテナ素子の面積と等しい。第２のアンテナは、キャビティのフォームファクターが図５に図示しているものと同等であるが、構造５４２は持たない。フットプリントのサイズは、配線５４４と第２の誘電体層５５４との間の結合箇所において測定される。第２のアンテナの試験は、４．７ＧＨｚで行った。第３のアンテナの試験は、第１のアンテナと同一サイズおよび同一のアレイ構成を持つものとして行う。第３のアンテナは、図５Ｊに図示したように、キャビティのフットプリントが平面状アンテナ素子の面積よりも大きかった。第３のアンテナは、キャビティのフォームファクターが図５に図示したものと同様であるが、構造５４２は備えていなかった。フットプリントサイズは、配線５４４と第２の誘電体層５５４との間の結合箇所において測定される。アンテナ素子に対するキャビティのフットプリントの比率は、約１．９６であった。第３のアンテナの試験は、５．１ＧＨｚで行った。

図５Ｋ、図５Ｍおよび図５Ｎは、実施形態例に係る、図５に図示した上方低損失フェーズドアレイアンテナの所定の層を露出させた平面図である。図５Ｋは、実施形態に係る、図５に図示したＰＡＡ基板５００の上面平面図である。フェーズドアレイアンテナ素子５１１−５２６で構成されるアレイは、第２の誘電体層５５４の上に設けられているものとして図示されており、キャビティ５５５は第２の誘電体層５５４内に設けられているものとして点線で図示している。キャビティ５５５は、フェーズドアレイアンテナ素子５１１−５２６で構成されるアレイの下方に配設されている。アンテナ素子の面積に対するキャビティのフットプリントの比率は、ある実施形態によると、約１．９６である。

図５Ｍは、実施形態に係る、図５に図示したＰＡＡ基板の一部分を示す切欠き上面平面図である。開口５８０が図５のレベルに設けられている少なくとも一の配線５４４が図示されている。第２の誘電体５５４は少なくとも一の配線５４４と結合している。キャビティ５５５は図５Ｋにおいて投射像として図示されているが、キャビティ５５５は少なくとも一の配線５４４上にフットプリントがある。

図５Ｎは、実施形態に係る、図５に図示したＰＡＡ基板の一部を示す切欠き上面平面図である。少なくとも一の配線５４４の下側部分は、その上にキャビティフットプリント５５５が投影されているものとして図示されている。エミッタ配線５４５は、ハンダマスク材料で形成される誘電体絶縁部５４１内に設けられているものとして図示されている。

図９は、低コストの二次パッケージ等のボード９３０に実装されているスルーシリコンビアＲＦＩＣチップ９２８を備えるフェーズドアレイアンテナ無線周波数集積回路チップ装置９００を示す展開斜視ワイヤーフレーム図である。ある実施形態によると、ボード９３０はＤＣＡパッケージである。ある実施形態によると、ボード９３０は埋め込み受動型デバイス９９４を有する。図示しているように、装置９００はＴＳＶ ＲＦＩＣ９２８およびＰＡＡ基板９１０を備える。ＰＡＡ基板９１０には、キャビティ（不図示）が各平面状アンテナ素子の下方に配置されている。ＰＡＡ基板９１０は、１６個のアンテナ素子９１１−９２６を３−５−５−３（Ｘ方向）構成で備えるものとして図示されている。

ＴＳＶ ＲＦＩＣ９２８は、低コストの二次パッケージ９３０および受動型デバイス９９４の上方に配置されている。図９では、受動型デバイス９９４として、折り畳んだ状態のインダクタ９９４が低コストの二次パッケージ９３０内に埋め込まれている。ある実施形態によると、当該装置は、ＰＡＡ基板９１０、ＴＳＶ ＲＦＩＣ９２８およびＴＳＶ ＤＰ９９２を備える。ある実施形態によると、デバイス９９２は、ソリッドステートドライブ（ＳＳＤ）等のメモリダイであり、ＲＦダイ９２８はＲＦおよびＤＰが集積化されたハイブリッド回路ダイ９２８である。ある実施形態によると、ＲＦダイ９２８はハイブリッドＤＰ−ＧＩＣダイ９９２によって支持されている。ある実施形態によると、ＰＡＡ基板９１０およびＴＳＶ ＲＦＩＣ９２８のみが存在している。装置９００は、ＴＳＶ ＤＰ９９２を支持するＴＳＶ ＤＰメタライゼーション９９６、および、ＴＳＶ ＲＦＩＣ９２８を支持するＲＦＩＣメタライゼーション９５０を備える簡略化された構造で図示している。

ある実施形態によると、ＴＳＶ ＲＦＩＣ９２８は、図９に図示した配向に対して反転されており、アンテナ素子９１１−９２６までの接続経路が短くなるようにメタライゼーション９５０および能動面がＰＡＡ基板９１０に隣接している。

ある実施形態によると、低コストの二次パッケージ９３０は、少なくとも一の受動型デバイスが内部に埋め込まれているコアレス基板９３０である。ＤＰ−ＲＦＩＣ９９２と低コストの二次パッケージ９３０との間の電気通信は、任意の開示した実施形態または公知の技術にしたがって電気バンプを介して実行される。図示されているように、ＤＰ−ＲＦＩＣ９９２は、存在する場合、任意の開示した実施形態または公知の技術にしたがって電気バンプを利用して低コストの二次パッケージ９３０に結合させているフリップチップ９９２である。他の受動型デバイスは、ＰＣＴ特許出願第ＰＣＴ／ＵＳ２０１０／０６１３８８（出願日：２０１０年１２月２０日）に開示されている任意の技術に係る低コストの二次パッケージに埋め込まれているとしてよい。当該出願の開示内容は全て、参照により本願に組み込まれる。

ある実施形態によると、任意のＲＦ品質キャパシタをＴＳＶ ＲＦＩＣ９２８のシリコン内に配置するとしてよい。フロントエンドモジュール受動型デバイスとして、少なくとも一のＲＦ品質キャパシタをＴＳＶ ＲＦＩＣ９２８内に配置して、ＴＳＶ ＲＦＩＣ９２８のシリコン内に留める。この場合、ＲＦ品質キャパシタは、利用可能なキャパシタンスを提供し、低コストの二次パッケージ９３０内に設けられているインダクタのサイズに比べて小さいサイズとするべく高ｋ誘電体材料で製造されるとしてよい。

図１０は、実施形態例に係る、キャビティ１０５５を含むフェーズドアレイアンテナ基板１０８０を有するチップパッケージ１０００を示す断面立面図である。

チップパッケージ１０００はＲＦダイ１０１０を備える。ある実施形態によると、ＴＳＶ後続デジタルプロセッサ（ＤＰ）ダイ１０５２がさらに設けられている。ＰＡＡ基板１０８０と共に実装基板１０７２も設けられている。ある実施形態によると、実装基板１０７２はＤＣＡボード１０７２である。ＴＳＶ後続ダイ１０５２は、ＲＦダイ１０１０を介してＰＡＡ基板１０８０に結合される。

ＰＡＡ基板１０８０は、アレイマスク１０８６を通して露出している平面状アンテナ素子１０８１、１０８２、１０８３および１０８４を４個備えるものとして図示されている。ある実施形態によると、アレイマスク１０８６はパッシベーション層であり、アンテナ素子がアレイマスク１０８６で被覆されている。ある実施形態によると、開口１０９６を備える金属層１０８８がＰＡＡ基板１０８０内に設けられている。ある実施形態によると、追加金属層１０８９を設けてアンテナ帯域幅を増大させる。接地面１０８８は、ＰＡＡ基板１０８０内において接地ビア１０９２を介してダミーバンプ１０９０に結合されている。

ＲＦダイ１０１０とアンテナ素子との間を電気的に接触させるためには、少なくとも一のエミッタ配線１０９４を利用する。ＰＡＡ基板１０８０を通ってアンテナ素子１０８１、１０８２、１０８３および１０８４を電気的に結合するためには、配線１０４４内の貫通開口１０９６および第２の誘電体１０９６内の貫通キャビティ１０５５を含む誘電結合の開口給電を利用する。ある実施形態によると、ＰＡＡ基板１０８０は、第１の誘電体層１０９８および第２の誘電体層１０９６を含む。ある実施形態によると、第１の誘電体層１０９８は、ガラスであり、同様にガラスである第２の誘電体層１０９６よりも誘電率が高い。

ＲＦダイ１０１０は、少なくとも一のＴＳＶ１０５７を介してＰＡＡ基板１０８０に結合されており、少なくとも一のエミッタ配線１０９４に結合されている。少なくとも一のＴＳＶ１０５７は、信号機能、電力機能および接地機能のうち１つのために設けられている。ある実施形態によると、ＲＦダイ１０１０のＴＳＶ信号はフェーズドアレイアンテナ素子に送信されるが、低周波数機能はＰＡＡ基板１０８０から分離されて実装基板１０７２内に含まれる。この総合システムによれば、信号混雑状態を緩和すると共に、ＰＡＡ基板１０８０の寸法によって制限が課されるＸ−Ｙ方向のフォームファクターが小型化され易くなる。

信号／電力／接地用のＴＳＶ１０５７に加えて、ＲＦダイ１０１０の少なくとも一のセクタは、筐体１０２６を形成する遮蔽ＴＳＶ１０２６および格子蓋１０２８を形成する裏面シールド１０２８によって遮蔽セクタ１０２４である。以下では、ＲＦダイ１０１０およびＤＰダイ１０５２の位置を交換して、ＲＦダイ１０１０の能動面がＰＡＡ基板１０８０に隣接するものと理解されたい。

図１１は、実施形態例に係るプロセスおよび方法のフローを説明するフローチャート１１００である。

１１１０のプロセスは、平面状アンテナ素子の下方にキャビティが設けられているフェーズドアレイアンテナ基板を形成する。第１の誘電体および第２の誘電体は別箇に製造された後に組み合わせるものと理解されたい。これに限定されないが、実施形態例によると、第２の基板５５４の製造業者と第１の基板５５２の製造業者とは別である。

これに限定されないが、プロセスの実施形態例によると、キャビティのフットプリントは、平面状アンテナ素子の面積に比べて、小さく形成され、その比率は５０％から９９．９％の範囲内である。これに限定されないが、プロセスの実施形態例によると、キャビティのフットプリントは、平面状アンテナ素子の面積に等しく形成されている。これに限定されないが、プロセスの実施形態によると、キャビティのフットプリントは、平面状アンテナ素子の面積に比べて、大きく形成され、その比率は１００．１％から３００％の範囲内である。これに限定されないが、プロセスの実施形態によると、キャビティのフットプリントは、平面状アンテナ素子の面積よりも１９６％大きく形成されている。

１１２０において、方法の実施形態は、スルーシリコンビアダイおよびフェーズドアレイアンテナ基板から構成される装置を組み立てる。これに限定されないが、実施形態例によると、図３に図示されているＴＳＶ ＲＦＩＣ２２８をＰＡＡ基板２１０と組み合わせる。これに限定されないが、実施形態例によると、ＴＳＶ ＲＦＩＣダイは、能動面がＰＡＡ基板に隣接するように組み立てる。

１１２２において、プロセスの実施形態は、ＴＳＶメモリダイを装置に組み合わせるか、または、追加する。

１１２４において、プロセスの実施形態は、スルーシリコンビアのデジタルプロセッサを装置に組み合わせるか、または、追加する。これに限定されないが、実施形態例によると、ＴＳＶ ＤＰ１０５２を図１０に示すようにＴＳＶ ＲＦＩＣ１０１０に追加する。

１１２６におけるプロセスは、ＴＳＶ ＲＦＩＣをＰＡＡ基板に組み合わせて、ＴＳＶ ＲＦＩＣとＰＡＡの平面状アンテナ素子との間に開口給電によって電気結合が形成されるようにする。これに限定されないが、実施形態例によると、開口給電によって図４、５、６および７に図示されているＰＡＡ基板をそれぞれのＲＦダイに結合する。

１１２８におけるプロセスは、ＴＳＶ ＲＦＩＣをＰＡＡ基板に組み合わせて、ＴＳＶ ＲＦＩＣとＰＡＡの平面状アンテナ素子との間で導電ビア給電によって電気的結合を実現する。これに限定されないが、実施形態例によると、導電ビア給電は、図８に図示した装置８００で利用される。

１１３０において、方法の実施形態は装置の試験を行う。これに限定されないが、実施形態例によると、ＴＳＶ ＲＦＩＣに結合されているＰＡＡ基板のみで構成されている装置は、当該装置を低コストの二次パッケージに組み合わせる前に、試験を行う。例えば、試験用治具は、電気接触フットプリントがＴＳＶ ＲＦＩＣと同様であるとしてよく、低コストの二次的パッケージを永久的に取着しなくても試験を実施されるとしてよい。

１１４０において、プロセスの実施形態は、当該装置をボードに組み合わせる。ある実施形態によると、当該ボードは低コストの二次パッケージである。ある実施形態によると、当該ボードはＤＣＡボードである。これに限定されないが、実施形態例によると、１１４０における試験は、当該装置を低コストの二次パッケージに組み合わせた後に実行される。

１１４２において、プロセスの実施形態は、少なくとも一の受動型デバイスをボード内またはボード上に製造する。これに限定されないが、実施形態例によると、折り畳んだ状態のインダクタ９９４は、図９に図示しているように、低コストのコアレス二次パッケージ９３０内に製造される。ある実施形態によると、低コストの二次パッケージとＴＳＶ ＲＦＩＣとの間にバンプインダクタを設ける。ある実施形態によると、ＴＳＶ ＲＦＩＣと低コストの二次パッケージ９３０内の少なくとも一部との間には積層ビアインダクタが設けられる。

１１５０において、方法の実施形態は、当該装置をコンピュータシステムに組み合わせる。これに限定されないが、実施形態例によると、図１２に図示されているコンピュータシステムは、本開示に関連する平面状アンテナ素子の下方にキャビティが設けられている開示された任意のＰＡＡ基板等、アンテナ素子の機能を持つ。これに限定されないが、実施形態例によると、装置をコンピュータシステムに組み合わせる処理は、ボードが基礎基板である場合に実行される。

１１６０において、方法の実施形態は、ＴＳＶ ＲＦＩＣおよびＰＡＡ装置を用いてリモートデバイスを操作する。ある実施形態によると、リモートデバイス１２８４は、ＰＡＡ素子１２８２を利用して、装置の実施形態によって操作される。

図１２は、実施形態に係るコンピュータシステムを示す概略図である。同図に示すコンピュータシステム１２００（電子システム１２００とも呼ぶ）は、開示した複数の実施形態のいずれか、および、本開示で説明したそれらの均等例に応じた、キャビティを備えるＰＡＡ基板に接合されているＴＳＶ ＲＦＩＣを備える装置を具現化することができる。キャビティを備えるＰＡＡ基板に結合されているＴＳＶ ＲＦＩＣを備える装置により、コンピュータシステムを組み立てる。コンピュータシステム１２００は、ネットブックコンピュータ等のモバイルデバイスであってよい。コンピュータシステム１２００は、無線スマートフォン等のモバイルデバイスであってよい。コンピュータシステム１２００は、デスクトップコンピュータであってよい。コンピュータシステム１２００は、手持ち型リーダであってよい。コンピュータシステム１２００は、自動車に組み込まれているとしてよい。コンピュータシステム１２００は、テレビに組み込まれているとしてよい。コンピュータシステム１２００は、ＤＶＤプレーヤに組み込まれているとしてよい。コンピュータシステム１２００は、デジタルビデオカメラに組み込まれているとしてよい。

ある実施形態によると、電子システム１２００は、電子システム１２００のさまざまな構成要素を電気的に結合するシステムバス１２２０を備えるコンピュータシステムである。システムバス１２２０は、さまざまな実施形態によると、一のバスであるか、または、複数のバスを組み合わせたものである。電子システム１２００は、集積回路１２１０に電力を供給する電圧源１２３０を備える。一部の実施形態によると、電圧源１２３０は、システムバス１２２０を介して、集積回路１２１０に電流を供給する。

集積回路１２１０は、システムバス１２２０に電気的に結合されており、実施形態に応じて、任意の回路を含むか、または、複数の回路の組み合わせを含む。ある実施形態によると、集積回路１２１０は、実施形態に係るキャビティを備えるＰＡＡ基板にＴＳＶ ＲＦＩＣが結合されている任意の種類の装置であるプロセッサ１２１２を備える。本明細書では、プロセッサ１２１２は、これらに限定されないが、マイクロプロセッサ、マイクロコントローラ、グラフィクスプロセッサ、デジタルシグナルプロセッサ、または他のプロセッサ等の任意の種類の回路を意味するとしてよい。ある実施形態によると、プロセッサ１２１２は、本明細書で開示しているＢＢＵＬ埋め込み型のＴＳＶ ＲＦＩＣダイである。ある実施形態によると、プロセッサのメモリキャッシュにおいてＳＲＡＭの実施形態が見られる。集積回路１２１０に含まれ得る他の種類の回路としては、カスタム回路または特定用途向け集積回路（ＡＳＩＣ）が挙げられる。例えば、携帯電話、スマートフォン、ポケットベル（登録商標）、ポータブルコンピュータ、双方向無線機器、および、同様の電子システム等の無線デバイスで利用される通信回路１２１４等である。ある実施形態によると、プロセッサ１２１０はスタティックランダムアクセスメモリ（ＳＲＡＭ）等のオンダイメモリ１２１６を含む。ある実施形態によると、プロセッサ１２１０は、埋め込みダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）等の埋め込みオンダイメモリ１２１６を含む。

ある実施形態によると、集積回路１２１０は、本開示で説明しているように、グラフィクスプロセッサもしくは無線周波数集積回路、または、その両方等である後続集積回路１２１１を補完的に備える。ある実施形態によると、二重集積回路１２１０は、ｅＤＲＡＭ等の埋め込みオンダイメモリ１２１７を備える。二重集積回路１２１１は、ＲＦＩＣ二重プロセッサ１２１３および二重通信回路１２１５およびＳＲＡＭ等の二重オンダイメモリ１２１７を含む。ある実施形態によると、二重通信回路１２１５は特に、ＲＦ処理用に構成されている。

ある実施形態によると、少なくとも一の受動型デバイス１２８０が後続集積回路１２１１に結合されており、集積回路１２１１および少なくとも一の受動型デバイスは、集積回路１２１０および集積回路１２１１を含むキャビティを有するＰＡＡ基板に結合されているＴＳＶ ＲＦＩＣを備える装置の実施形態の一部である。

ある実施形態によると、電子システム１２００は、本開示に記載されている実施形態のＰＡＡ等のアンテナ素子１２８２を備える。本開示に記載している実施形態のＰＡＡ等のアンテナ素子１２８２を利用して、テレビ等のリモートデバイス１２８４は、装置の実施形態によって無線リンクを介してリモートに操作されるとしてよい。例えば、ＴＳＶ ＲＦＩＣとキャビティを備えるＰＡＡ基板とによって動作するスマートフォン上のアプリケーションは、無線リンクを介して、例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）技術を利用して、約３０メートルまでの距離にあるテレビに命令をブロードキャストする。

ある実施形態によると、電子システム１２００はさらに、外部メモリ１２４０を備える。外部メモリ１２４０は、特定用途に適切な１以上のメモリ素子、例えば、ＲＡＭであるメインメモリ１２４２、１以上のハードドライブ１２４４、および／または、ディスケット、コンパクトディスク（ＣＤ）、デジタルバリアブルディスク（ＤＶＤ）、フラッシュメモリドライブおよび公知のその他の取り外し可能な媒体等の取り外し可能な媒体１２４６を処理する１以上のドライブを有するとしてよい。ある実施形態によると、外部メモリ１２４０は、実装基板と、開示した任意の実施形態に応じたキャビティを有するＰＡＡ基板との間にＴＳＶチップとして積層されている。ある実施形態によると、外部メモリ１２４０は、任意の開示した実施形態に応じた、キャビティを持つＰＡＡ基板に結合されているＴＳＶ ＲＦＩＣを備える装置等の埋め込みメモリ１２４８である。

ある実施形態によると、電子システム１２００はさらに、表示デバイス１２５０およびオーディオ出力１２６０を備える。ある実施形態によると、電子システム１２００は、キーボード、マウス、タッチパッド、キーパッド、トラックボール、ゲームコントローラ、マイクロフォン、音声認識装置または電子システム１２００に情報を入力する任意のその他の入力デバイスであるコントローラ１２７０等の入力デバイスを備える。ある実施形態によると、入力デバイス１２７０はカメラを含む。ある実施形態によると、入力デバイス１２７０はデジタルサウンドレコーダを含む。ある実施形態によると、入力デバイス１２７０は、カメラおよびデジタルサウンドレコーダを含む。

基礎基板１２９０は、コンピューティングシステム１２００の一部であってよい。ある実施形態によると、基礎基板１２９０は、キャビティを持つＰＡＡ基板に結合されているＴＳＶ ＲＦＩＣを備える装置を支持するマザーボードである。低コストの二次パッケージは、コンピュータシステム１２００の一部であると同時に、低コストの二次パッケージを組み合わせるマザーボードであると理解されたい。ある実施形態によると、基礎基板１２９０は、キャビティを持つＰＡＡ基板に結合されているＴＳＶ ＲＦＩＣを備える装置を支持するボードである。ある実施形態によると、基礎基板１２９０は、点線１２９０内に含まれる機能のうち少なくとも１つの機能が組み込まれており、無線通信機のユーザシェル等の基板である。

本明細書で説明するように、集積回路１２１０は、複数の異なる実施形態で実現され得る。例えば、開示した複数の実施形態およびその均等例のいずれかに応じたキャビティを持つＰＡＡ基板に結合されているＴＳＶ ＲＦＩＣを備える装置や、電子システム、コンピュータシステム、１以上の集積回路製造方法、ならびに、本明細書で説明した開示した複数の実施形態のいずれか、および、関連技術分野で認められたそれらの均等物に応じたキャビティを持つＰＡＡ基板に結合されているＴＳＶ ＲＦＩＣを備える装置を製造し組み立てる１以上の方法として実現される。構成要素、材料、形状、寸法および処理順序はすべて、自己形成され自己位置合わせされた少なくとも一のバリアでメタライゼーションした半導体基板の実施形態およびその均等例等の特定のＩ／Ｏ結合要件に適応するように変更可能である。

ダイはプロセッサチップを意味するが、ＲＦチップ、ＲＦＩＣチップ、ＩＰＤチップまたはメモリチップを同じ文脈で用いるとしてもよい。しかし、これらは均等な構造であると解釈するべくではない。本開示において「一実施形態」または「実施形態」という場合、当該実施形態に関連付けて説明している特定の特徴、構造または特性が本発明の少なくとも一の実施形態に含まれることを意味する。本開示のさまざまな箇所で「一実施形態」または「実施形態」という表現が何度も見られるが、必ずしも全てが同じ実施形態を意味するものではない。さらに、特定の特徴、構造または特性は、１以上の実施形態によって、任意の適切な方法で組み合わせるとしてよい。

「上側」および「下側」、ならびに、「上方」および「下方」といった用語は、図示したＸ−Ｚ座標に対して理解されたく、「隣接」といった用語は、Ｘ−Ｙ座標またはＺ座標以外の座標に対して理解されたい。

要約書は、技術的開示内容の本質および要点を素早く理解できるように要約の記載を求めている米国特許法施行規則セクション１．７２（ｂ）に応じて設けられている。要約書は、請求項の範囲または意味を解釈または制限するために用いられるものではない、という理解のもとで提出されている。

上述した詳細な説明では、開示を分かり易くすることを目的として、さまざまな特徴をまとめて一の実施形態で説明している。この記載方法は、請求項に記載した本発明の実施形態は各請求項に明確に記載したよりも多くの特徴を必要とするといった意図を反映しているものと解釈されるべきではない。これに代えて、以下に記載する請求項が反映しているように、本発明の主題は、一の開示した実施形態が持つ全ての特徴よりも少ない特徴に存在する。このため、以下に記載する請求項は、詳細な説明に組み込まれ、各請求項はそれぞれ独自で別箇の好ましい実施形態として成立する。

当業者におかれては、本発明の本質を説明するべく説明および図示してきた詳細な内容、材料、構成要素の配置および方法を構成する段階について、請求項に明確に記載している本発明の範囲および原理から逸脱することなく、さまざまな点で変更し得るものと理解されたい。

Claims (20)

1. 複数のエミッタ配線を有する第１の誘電体層と、
   前記第１の誘電体層に結合されている第２の誘電体層と
   を備え、
   前記第１の誘電体層は、前記第２の誘電体層よりも誘電率が高く、
   前記第２の誘電体層は、ガラスであり、上面に配設されている複数の平面状アンテナ素子から構成されるアレイを支持しており、
   前記第２の誘電体層は、前記複数の平面状アンテナ素子から構成されるアレイに対応する複数のキャビティから構成されるアレイを有し、
   前記複数の平面状アンテナ素子はそれぞれ、前記第２の誘電体層において、前記複数のキャビティのうち対応するキャビティと垂直方向において位置合わせされている、フェーズドアレイアンテナ基板（ＰＡＡ基板）。
2. 前記複数の平面状アンテナ素子はそれぞれ、所与の面積を持ち、
   前記複数のキャビティはそれぞれのフットプリントが、前記複数の平面状のアンテナ素子のうち対応する一の平面状アンテナ素子の面積よりも小さい、請求項１に記載のＰＡＡ基板。
3. 前記複数の平面状アンテナ素子はそれぞれ、所与の面積を持ち、
   前記複数のキャビティはそれぞれのフットプリントが、前記複数の平面状アンテナ素子のうち対応する一の平面状アンテナ素子の面積と等しい、請求項１に記載のＰＡＡ基板。
4. 前記複数の平面状アンテナ素子はそれぞれ、所与の面積を持ち、
   前記複数のキャビティはそれぞれのフットプリントが、前記複数の平面状のアンテナ素子のうち対応する一の平面状のアンテナ素子の面積よりも大きい、請求項１に記載のＰＡＡ基板。
5. 前記複数の平面状アンテナ素子のそれぞれの底面が、前記第２の誘電体層で被覆されている、請求項１から４のいずれか一項に記載のＰＡＡ基板。
6. 前記複数の平面状アンテナ素子のそれぞれの底面が、前記複数のキャビティのうち対応するキャビティによって露出している、請求項１から４のいずれか一項に記載のＰＡＡ基板。
7. 前記複数の平面状アンテナ素子はそれぞれ、前記複数のキャビティのうち対応するキャビティの内部に配設されており、前記複数の平面状アンテナ素子のそれぞれの上面が、前記第２の誘電体層で被覆されている、請求項１から４のいずれか一項に記載のＰＡＡ基板。
8. スルーシリコンビアおよび無線周波数集積回路を有するダイ（ＴＳＶ ＲＦＩＣ）と、
   前記ＴＳＶ ＲＦＩＣと垂直方向に集積化されているフェーズドアレイアンテナ基板（ＰＡＡ基板）とを備え、
   前記ＰＡＡ基板は、少なくとも一の配線を支持している第１の誘電体層を有し、
   前記ＰＡＡ基板は、ガラス製の第２の誘電体層上に配設されている複数のアンテナ素子を有し、
   前記複数のアンテナ素子はそれぞれ、複数のＴＳＶを介して前記ＴＳＶ ＲＦＩＣに結合されており、
   前記複数のアンテナ素子はそれぞれ、キャビティの上方に配設されており、
   前記第２の誘電体層は、少なくとも一のエミッタ配線を支持している第１の誘電体層上に配設されている、装置。
9. 前記複数のアンテナ素子はそれぞれ、所与の面積を持ち、
   前記キャビティのフットプリントは、前記複数のアンテナ素子のそれぞれの面積よりも小さい、請求項８に記載の装置。
10. 前記複数のアンテナ素子はそれぞれ、所与の面積を持ち、
    前記キャビティのフットプリントは、前記複数のアンテナ素子のそれぞれの面積と等しい、請求項８に記載の装置。
11. 前記複数のアンテナ素子はそれぞれ、所与の面積を持ち、
    前記キャビティのフットプリントは、前記複数のアンテナ素子のそれぞれの面積よりも大きい、請求項８に記載の装置。
12. 前記ＰＡＡ基板が有する前記複数のアンテナ素子は、前記ＰＡＡ基板内の誘導結合開口を介して、前記ＴＳＶ ＲＦＩＣに結合されている、請求項８から１１のいずれか一項に記載の装置。
13. 前記ＰＡＡ基板が有する前記複数のアンテナ素子は、前記ＰＡＡ基板内のビア結合によって、前記ＴＳＶ ＲＦＩＣに結合されている、請求項８から１１のいずれか一項に記載の装置。
14. 前記ＴＳＶ ＲＦＩＣが実装されている第一次実装基板と、
    前記ＰＡＡ基板と前記ＴＳＶ ＲＦＩＣが実装されている前記第一次実装基板との間に配設される少なくとも一のダミーバンプと
    をさらに備え、
    前記ＰＡＡ基板は、前記複数のアンテナ素子および前記ＴＳＶ ＲＦＩＣに結合されている埋め込み接地面を有している、請求項８から１３のいずれか一項に記載の装置。
15. スルーシリコンビアデジタルプロセッサダイ（ＴＳＶ ＤＰ）と、
    前記ＴＳＶ ＤＰが実装されている第一次実装基板と、
    前記ＰＡＡ基板と、前記ＴＳＶ ＲＦＩＣが実装されている前記基板との間に配置されている少なくとも一のダミーバンプと
    をさらに備え、
    前記ＴＳＶ ＤＰは、前記ＴＳＶ ＲＦＩＣ内の少なくとも一のＴＳＶおよび前記ＴＳＶ ＤＰ内の少なくとも一のＴＳＶを介して前記ＴＳＶ ＲＦＩＣに結合されており、
    前記ＴＳＶ ＤＰおよび前記ＴＳＶ ＲＦＩＣは前記ＰＡＡ基板の下方において垂直方向に集積化されており、
    前記ＰＡＡ基板は、前記複数のアンテナ素子および前記ＴＳＶ ＲＦＩＣに結合されている埋め込み接地面を含む
    請求項８から１４のいずれか一項に記載の装置。
16. スルーシリコンビアメモリダイ（ＴＳＶメモリダイ）と、
    前記ＴＳＶメモリダイが実装されている第一次実装基板と
    をさらに備え、
    前記ＴＳＶメモリダイは、前記ＴＳＶ ＲＦＩＣ内の少なくとも一のＴＳＶおよび前記ＴＳＶメモリダイ内の少なくとも一のＴＳＶを介して前記ＴＳＶ ＲＦＩＣに結合されており、
    前記ＴＳＶメモリダイおよび前記ＴＳＶ ＲＦＩＣは前記ＰＡＡ基板の下方において垂直方向に集積化されており、
    前記第一次実装基板は、前記ＴＳＶ ＲＦＩＣと共に機能する、内部に埋め込まれている少なくとも一の受動型デバイスを有する
    請求項８から１４のいずれか一項に記載の装置。
17. 垂直方向に集積化されている装置を形成するプロセスであって、
    ガラス基板内にキャビティを形成する段階と、
    前記キャビティの上方であって前記ガラス基板上にフェーズドアレイアンテナ素子（ＰＡＡ素子）を形成する段階と
    を備えるプロセス。
18. 各平面状アンテナ素子は、底面が第２の誘電体層で被覆されるように形成される、請求項１７に記載のプロセス。
19. 各平面状アンテナ素子は、対応するキャビティによって、底面が露出するように形成される、請求項１７に記載のプロセス。
20. 各平面状アンテナ素子は、対応するキャビティの内部に配設されると共に上面が第２の誘電体層で被覆されるように形成される、請求項１７に記載のプロセス。

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