JP2014207577A

JP2014207577A - 可変利得回路

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Publication number: JP2014207577A
Application number: JP2013084229A
Authority: JP
Inventors: 靖也原田; Yasunari Harada
Original assignee: Olympus Corp
Current assignee: Olympus Corp
Priority date: 2013-04-12
Filing date: 2013-04-12
Publication date: 2014-10-30
Also published as: WO2014167882A1

Abstract

【課題】小型化、低消費電力化を実現しつつ、利得を変化させても信号通過帯域を一定に保つことができる可変利得回路を提供する。【解決手段】ＯＴＡ１は、少なくとも第１の入力端子、第２の入力端子、及び出力端子を有し、第１の入力端子に入力された信号を増幅して出力端子から出力する。入力容量Ｃ１は、一端が第１の基準電位に接続され、他端がＯＴＡ１の第２の入力端子に接続される。帰還容量Ｃ２は、一端がＯＴＡ１の第２の入力端子に接続され、他端がＯＴＡ１の出力端子に接続される。負荷容量Ｃ３は、一端がＯＴＡ１の出力端子に接続され、他端が第２の基準電位に接続される。共用容量Ｃ４は、入力容量Ｃ１と負荷容量Ｃ３とのいずれか一方と並列に接続される。切替スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃ，ＳＷ１ｄは、共用容量Ｃ４が入力容量Ｃ１と負荷容量Ｃ３とのいずれか一方と並列に接続するように共用容量Ｃ４の接続を制御する。【選択図】図１

Description

本発明は、入力信号を増幅すると共に、不要な周波数成分を遮断する可変利得回路に関する。

従来、小型で低消費電力化を実現する可変利得回路が知られている（例えば、非特許文献１参照）。図５は、非特許文献１に記載された可変利得回路の構成を示している。図５に示す可変利得回路１００は、トランスコンダクタンス回路であるＯＴＡ１０１と、入力容量１０２と、切替スイッチ１０３と、帰還容量１０４と、帰還抵抗１０５と、切替スイッチ１０６と、負荷容量１０７と、を有する。

ＯＴＡ１０１は、少なくとも正入力端子、負入力端子、出力端子を有し、正入力端子に入力される入力信号Ｖｉｎを増幅して出力する。入力容量１０２は、一端がＯＴＡ１０１の負入力端子に接続される複数の容量を有する。切替スイッチ１０３は、一端が入力容量１０２の他端に接続され、他端が基準電位又は最低電位に接続される複数のスイッチを有する。帰還容量１０４及び帰還抵抗１０５の一端はＯＴＡ１０１の負入力端子及び入力容量１０２の一端に接続され、帰還容量１０４及び帰還抵抗１０５の他端はＯＴＡ１０１の出力端子に接続されている。切替スイッチ１０６は、一端がＯＴＡ１０１の出力端子に接続される複数のスイッチを有する。負荷容量１０７の一端は切替スイッチ１０６の他端に接続され、負荷容量１０７の他端は最低電位に接続されている。

図６は、ＯＴＡ１０１の構成を示している。ＯＴＡ１０１は、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８と、電流源Ｉ１と、を有する。図６では、トランジスタＭ１，Ｍ２，Ｍ７，Ｍ８はＰＭＯＳトランジスタで構成され、トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６はＮＭＯＳトランジスタで構成されている。トランジスタＭ１のゲート端子はＯＴＡ１０１の正入力端子に接続されている。トランジスタＭ２のゲート端子はＯＴＡ１０１の負入力端子に接続され、トランジスタＭ２のソース端子はトランジスタＭ１のソース端子に接続されている。電流源Ｉ１の一端は最高電位に接続され、電流源Ｉ１の他端はトランジスタＭ１のソース端子及びトランジスタＭ２のソース端子に接続されている。

トランジスタＭ３のゲート端子及びドレイン端子はトランジスタＭ１のドレイン端子に接続され、トランジスタＭ３のソース端子は最低電位に接続されている。トランジスタＭ４のゲート端子及びドレイン端子はトランジスタＭ２のドレイン端子に接続され、トランジスタＭ４のソース端子は最低電位に接続されている。トランジスタＭ５のゲート端子はトランジスタＭ３のゲート端子及びドレイン端子に接続され、トランジスタＭ５のソース端子は最低電位に接続され、トランジスタＭ５のドレイン端子はＯＴＡ１０１の出力端子に接続されている。トランジスタＭ６のゲート端子はトランジスタＭ４のゲート端子及びドレイン端子に接続され、トランジスタＭ６のソース端子は最低電位に接続されている。

トランジスタＭ７のゲート端子及びドレイン端子はトランジスタＭ６のドレイン端子に接続されている。トランジスタＭ８のゲート端子はトランジスタＭ７のゲート端子及びドレイン端子に接続され、トランジスタＭ８のソース端子は最高電位に接続され、トランジスタＭ８のドレイン端子はＯＴＡ１０１の出力端子に接続されている。

次に、以上のように構成された可変利得回路１００における特徴となる動作例について説明する。可変利得回路１００は、正入力端子に印加される入力信号を所定の利得（増幅率）で増幅すると共に、入力信号に含まれる不要な周波数帯域のノイズを除去する。より具体的には、可変利得回路１００は、正入力端子に印加される入力信号を、切替スイッチ１０３により値が制御される入力容量１０２と、帰還容量１０４との比で定義される、（１）式に示す利得（Ａｖ）で増幅する。

また、可変利得回路１００は、入力信号に含まれる不要な低周波数帯域側のノイズを、帰還容量１０４と帰還抵抗１０５の積で定義される、（２）式に示す遮断周波数（ｆｃ_ＨＰＦ）に応じて除去する。

また、ＯＴＡ１のトランスコンダクタンスをｇｍ１０１とすると、可変利得回路１００は、入力信号に含まれる不要な高周波数帯域のノイズを、電流源Ｉ１により制御されるトランスコンダクタンスｇｍ１０１と、切替スイッチ１０６により制御される負荷容量１０７と、利得（Ａｖ）との積で定義される、（３）式に示す遮断周波数（ｆｃ_ＬＰＦ）に応じて除去する。

図７は、（１）式〜（３）式が示す利得（Ａｖ）と遮断周波数（ｆｃ_ＬＰＦ，ｆｃ_ＨＰＦ）の関係の一例を示している。図７の横軸は遮断周波数［Ｈｚ］を示し、図７の縦軸は利得［ｄＢ］を示している。可変利得回路１００は、正入力端子に印加される入力信号をＡｖ〔倍〕に増幅すると共に、入力信号に含まれるｆｃ_ＨＰＦ〔Ｈｚ〕以下かつｆｃ_ＬＰＦ〔Ｈｚ〕以上の周波数帯域のノイズを除去する。

また、可変利得回路１００は、切替スイッチ１０３を制御することにより、入力容量１０２の値を変化させ、利得（Ａｖ）を変化させることができる。例えば、入力容量１０２をα倍に変化させた可変利得回路１００における利得（Ａｖ’）は、（４）式に示す通り、入力容量１０２と帰還容量１０４の比で定義される。ただし、（４）式は、（１）式における帰還容量１０４の容量値を基準としてその容量値をα倍にした場合の利得を示している。

また、低周波数帯域側の遮断周波数（ｆｃ_ＨＰＦ）は、（５）式に示す通り、帰還容量１０４と帰還抵抗１０５の積で定義される。（５）式は、上記の（２）式と同一である。

また、高周波数帯域側の遮断周波数（ｆｃ_ＬＰＦ）は、（６）式に示す通り、トランスコンダクタンスｇｍ１０１と負荷容量１０７と利得（Ａｖ’）との積で定義される。

図８は、（４）式〜（６）式が示す利得（Ａｖ’）と遮断周波数（ｆｃ_ＬＰＦ’，ｆｃ_ＨＰＦ’）の関係の一例を示している。図８の横軸は遮断周波数［Ｈｚ］を示し、図８の縦軸は利得［ｄＢ］を示している。可変利得回路１００は、正入力端子に印加される入力信号をＡｖ’〔倍〕に増幅すると共に、入力信号に含まれるｆｃ_ＨＰＦ’〔Ｈｚ〕以下かつｆｃ_ＬＰＦ’〔Ｈｚ〕以上の周波数帯域のノイズを除去する。

A 60uW 60nV/√Hz Readout Front-End for Portable Biopotential Acquisition Systems, IEEE JOURNAL SOLID-STATE CIRCUITS, Vol42, No5 MAY 2007 pp1100-1110

ここで、図７と図８を参照しつつ、（１）式〜（３）式と（４）式〜（６）式を比較する。高周波数帯域側の遮断周波数（ｆｃ_ＬＰＦ及びｆｃ_ＬＰＦ’）は利得（Ａｖ及びＡｖ’）と相反する関係にあり、利得（Ａｖ）がγ倍に増加すると、遮断周波数（ｆｃ_ＬＰＦ）は１／γ倍に減少するため、可変利得回路１００に入力される高周波数帯域側の入力信号を正しく増幅することができない。

この課題を解決するための第１の方法として、利得（Ａｖ）をγ倍に増加させる際には、ＯＴＡ１０１のトランスコンダクタンスｇｍ１０１をγ倍に増加させ、高周波数帯域側の遮断周波数（ｆｃ_ＬＰＦ）の変動を相殺することが考えられる。一般的に、小型で超低消費電力なＯＴＡ１０１のトランスコンダクタンスｇｍ１０１は、（７）式に示す通り、トランジスタのソース−ドレイン間電流（Ｉｄｓ）と比例する。（７）式において、ｑは電荷素量、ｋはボルツマン定数、Ｔは絶対温度である。（７）式が示す関係により、ソース−ドレイン間電流（Ｉｄｓ）をγ倍に増加させると、ＯＴＡ１０１の消費電流が大幅に増大してしまう。

一方、この課題を解決するための第２の方法として、利得（Ａｖ）をγ倍に増加させる際には、ＯＴＡ１０１の負荷容量１０７の容量値を１／γ倍に減少させ、遮断周波数（ｆｃ_ＬＰＦ）の変動を相殺することが考えられる。しかしながら、負荷容量１０７の容量値を１／γ倍に減少させた状態でも負荷容量１０７の容量値を帰還容量１０４と入力容量１０２の容量値よりも大きな値にする必要があるため、一般的に、小型で超低消費電力なＯＴＡ１０１の負荷容量１０７を予め大きな値に設定しておくことは、大変困難である。

本発明は、上述した課題に鑑みてなされたものであって、小型化、低消費電力化を実現しつつ、利得を変化させても信号通過帯域を一定に保つことができる可変利得回路を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、少なくとも第１の入力端子、第２の入力端子、及び出力端子を有し、前記第１の入力端子に入力された信号を増幅して前記出力端子から出力するトランスコンダクタンス回路と、一端が第１の基準電位に接続され、他端が前記トランスコンダクタンス回路の前記第２の入力端子に接続される第１の容量と、一端が前記トランスコンダクタンス回路の前記第２の入力端子に接続され、他端が前記トランスコンダクタンス回路の前記出力端子に接続される第２の容量と、一端が前記トランスコンダクタンス回路の前記出力端子に接続され、他端が第２の基準電位に接続される第３の容量と、前記第１の容量と前記第３の容量とのいずれか一方と並列に接続される第４の容量と、前記第４の容量が前記第１の容量と前記第３の容量とのいずれか一方と並列に接続するように前記第４の容量の接続を制御する切替スイッチと、を有することを特徴とする可変利得回路である。

また、本発明の可変利得回路において、前記第４の容量の容量値が可変であることを特徴とする。

また、本発明の可変利得回路は、前記第２の容量と並列に接続される抵抗を更に有することを特徴とする。

本発明によれば、第１の容量と第３の容量を互いに共用し合うことにより、小型化、低消費電力化を実現しつつ、利得を変化させても信号通過帯域を一定に保つことができる。

本発明の一実施形態に係る可変利得回路の構成を示す回路図である。本発明の一実施形態に係る可変利得回路の利得と遮断周波数の関係を示すグラフである。本発明の一実施形態に係る可変利得回路の利得と遮断周波数の関係を示すグラフである。本発明の一実施形態に係る可変利得回路が有する帰還抵抗の構成を示す回路図である。従来の可変利得回路の構成を示す回路図である。従来の可変利得回路が有するＯＴＡの構成を示す回路図である。従来の可変利得回路の利得と遮断周波数の関係を示すグラフである。従来の可変利得回路の利得と遮断周波数の関係を示すグラフである。

以下、図面を参照し、本発明の実施形態を説明する。

＜構成概要＞
図１は、本実施形態に係る可変利得回路の構成を示している。図１に示すように、可変利得回路１０は、トランスコンダクタンス回路であるＯＴＡ１と、入力容量Ｃ１（第１の容量）と、帰還容量Ｃ２（第２の容量）と、帰還抵抗Ｒ１と、負荷容量Ｃ３（第３の容量）と、切替スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃ，ＳＷ１ｄと、共用容量Ｃ４（第４の容量）と、を有する。後述するように、共用容量Ｃ４は可変容量として構成することが可能である。

ＯＴＡ１は、少なくとも正入力端子（第１の入力端子）、負入力端子（第２の入力端子）、出力端子を有し、正入力端子に入力される入力信号Ｖｉｎを増幅して出力する。入力容量Ｃ１の一端はＯＴＡ１の負入力端子に接続され、入力容量Ｃ１の他端は基準電位Ｖｒｅｆ（第１の基準電位）に接続されている。帰還容量Ｃ２及び帰還抵抗Ｒ１の一端はＯＴＡ１の負入力端子に接続され、帰還容量Ｃ２及び帰還抵抗Ｒ１の他端はＯＴＡ１の出力端子に接続されている。

負荷容量Ｃ３の一端はＯＴＡ１の出力端子に接続され、負荷容量Ｃ３の他端は最低電位（第２の基準電位）に接続されている。切替スイッチＳＷ１ａの一端はＯＴＡ１の出力端子に接続されている。共用容量Ｃ４の一端は切替スイッチＳＷ１ａの他端に接続されている。後述するように、共用容量Ｃ４は、入力容量Ｃ１と負荷容量Ｃ３とのいずれか一方と並列に接続される。切替スイッチＳＷ１ｂの一端は共用容量Ｃ４の他端に接続され、切替スイッチＳＷ１ｂの他端は最低電位に接続されている。切替スイッチＳＷ１ｃの一端は共用容量Ｃ４の一端に接続され、切替スイッチＳＷ１ｃの他端は入力容量Ｃ１の他端に接続されている。切替スイッチＳＷ１ｄの一端は共用容量Ｃ４の他端に接続され、切替スイッチＳＷ１ｄの他端は入力容量Ｃ１の一端に接続されている。切替スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃ，ＳＷ１ｄはＯＮとＯＦＦの切替が可能であり、オンである場合に一端と他端が短絡される。また、切替スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃ，ＳＷ１ｄは、共用容量Ｃ４が入力容量Ｃ１と負荷容量Ｃ３とのいずれか一方と並列に接続するように共用容量Ｃ４の接続を制御する。

ＯＴＡ１は、図６に示すＯＴＡ１０１と同一の構成を有するため、ＯＴＡ１の構成についての説明は省略する。

＜動作概要＞
次に、以上のように構成された可変利得回路１０における特徴となる動作例について説明する。切替スイッチＳＷ１ａ〜ＳＷ１ｄは、可変利得回路１０に入力信号が印加される前、及び入力信号が印加されている途中で制御され、入力信号を所望の利得（増幅率）で増幅するよう制御される。

すなわち、可変利得回路１０に印加される入力信号が大きい場合、切替スイッチＳＷ１ａ，ＳＷ１ｂはＯＮ、切替スイッチＳＷ１ｃ，ＳＷ１ｄはＯＦＦに制御される。これにより、共用容量Ｃ４と負荷容量Ｃ３の一端が共通にＯＴＡ１の出力端子に接続されると共に、共用容量Ｃ４と負荷容量Ｃ３の他端が共通に最低電位に接続され、共用容量Ｃ４と負荷容量Ｃ３が並列に接続される。このとき、可変利得回路１０は入力信号を相対的に低い利得で増幅する。

また、可変利得回路１０に印加される入力信号が小さい場合、切替スイッチＳＷ１ａ，ＳＷ１ｂはＯＦＦ、切替スイッチＳＷ１ｃ，ＳＷ１ｄはＯＮに制御される。これにより、共用容量Ｃ４と入力容量Ｃ１の一端が共通に入力容量Ｃ１の一端に接続されると共に、共用容量Ｃ４と入力容量Ｃ１の他端が共通に基準電位Ｖｒｅｆに接続され、共用容量Ｃ４と入力容量Ｃ１が並列に接続される。このとき、可変利得回路１０は入力信号を相対的に高い利得で増幅する。

これにより、可変利得回路１０は、正入力端子に印加される入力信号を所定の利得で増幅すると共に、入力信号に含まれる不要な周波数帯域のノイズを除去する。

＜負荷容量Ｃ３と共用容量Ｃ４が並列に接続される場合＞
切替スイッチＳＷ１ａ，ＳＷ１ｂがＯＮ、切替スイッチＳＷ１ｃ，ＳＷ１ｄがＯＦＦとなることにより、負荷容量Ｃ３と共用容量Ｃ４が並列に接続される場合の可変利得回路１０の利得と遮断周波数を説明する。可変利得回路１０は、正入力端子に印加される入力信号を、入力容量Ｃ１と帰還容量Ｃ２の比に応じて、（８）式に示す利得（Ａｖ）で増幅する。

また、可変利得回路１０は、入力信号に含まれる不要な低周波数帯域側のノイズを、帰還容量Ｃ２と帰還抵抗Ｒ１の積に応じて、（９）式に示す遮断周波数（ｆｃ_ＨＰＦ）で除去する。

また、ＯＴＡ１のトランスコンダクタンスをｇｍ１とすると、可変利得回路１０は、入力信号に含まれる高周波数帯域側のノイズを、トランスコンダクタンスｇｍ１、負荷容量Ｃ３、及び切替スイッチＳＷ１ａ〜ＳＷ１ｄにより制御される共用容量Ｃ４に応じて、（１０）式に示す遮断周波数（ｆｃ_ＬＰＦ）に応じて除去する。

図２は、（８）式〜（１０）式が示す利得（Ａｖ）と遮断周波数（ｆｃ_ＬＰＦ，ｆｃ_ＨＰＦ）の関係の一例を示している。図２の横軸は遮断周波数［Ｈｚ］を示し、図２の縦軸は利得［ｄＢ］を示している。可変利得回路１０は、正入力端子に印加される入力信号をＡｖ〔倍〕に増幅すると共に、入力信号に含まれるｆｃ_ＨＰＦ〔Ｈｚ〕以下かつｆｃ_ＬＰＦ〔Ｈｚ〕以上の周波数帯域のノイズを除去する。

＜入力容量Ｃ１と共用容量Ｃ４が並列に接続される場合＞
前述した通り、従来技術の可変利得回路１００では、入力容量１０２の容量値を増加させて利得（Ａｖ）を上げると、相反する関係にある低域側の遮断周波数（ｆｃ_ＬＰＦ）が減少する。このため、可変利得回路１００に入力される高周波数帯域側の入力信号を正しく増幅することができなかった。

本実施形態では、可変利得回路１０における利得（Ａｖ）を増加させる場合、切替スイッチＳＷ１ａ〜ＳＷ１ｄを制御することにより、入力容量Ｃ１と共用容量Ｃ４は並列接続となり、負荷容量Ｃ３と共用容量Ｃ４は並列接続ではなくなる。これにより、高域側の遮断周波数（ｆｃ_ＬＰＦ）を一定に保つことができる。

切替スイッチＳＷ１ａ，ＳＷ１ｂがＯＦＦ、切替スイッチＳＷ１ｃ，ＳＷ１ｄがＯＮとなることにより、入力容量Ｃ１と共用容量Ｃ４が並列に接続される場合の可変利得回路１０の利得と遮断周波数を説明する。可変利得回路１０の利得が利得（Ａｖ）に対してβ倍となるように、切替スイッチＳＷ１ａ，ＳＷ１ｂをＯＦＦに制御すると共に、切替スイッチＳＷ１ｃ，ＳＷ１ｄをＯＮに制御することにより、入力容量の総和（入力容量Ｃ１と共用容量Ｃ４の和）を変化させた場合、可変利得回路１０における利得（Ａｖ’）は、（１１）式で示される。

また、可変利得回路１０における低域側の遮断周波数（ｆｃ_ＨＰＦ’）は、（１２）式で示される。これは上記の（９）式と同一である。

また、切替スイッチＳＷ１ａ，ＳＷ１ｂをＯＦＦ、切替スイッチＳＷ１ｃ，ＳＷ１ｄをＯＮに制御することにより、負荷容量の総和（負荷容量Ｃ３のみ）を変化させた場合、可変利得回路１０の負荷容量は１／β倍となる。この場合、可変利得回路１０における広域側の遮断周波数（ｆｃ_ＬＰＦ’）は、（１３）式で示される。これは上記の（１０）式と同一である。

図３は、（１１）式〜（１３）式が示す利得（Ａｖ’）と遮断周波数（ｆｃ_ＬＰＦ’，ｆｃ_ＨＰＦ’）の関係の一例を示している。図３の横軸は遮断周波数［Ｈｚ］を示し、図３の縦軸は利得［ｄＢ］を示している。可変利得回路１０は、正入力端子に印加される入力信号をＡｖ’〔倍〕に増幅すると共に、入力信号に含まれるｆｃ_ＨＰＦ〔Ｈｚ〕以下かつｆｃ_ＬＰＦ〔Ｈｚ〕以上の周波数帯域のノイズを除去する。すなわち、可変利得回路１０が正入力端子に印加される入力信号をＡｖ’〔倍〕に増幅させる場合でも、高周波数帯域側の遮断周波数（ｆｃ_ＬＰＦ’）及び低周波数帯域側の遮断周波数（ｆｃ_ＨＰＦ’）は変わらないため、従来技術と比較して、可変利得回路１０は、入力される高周波数帯域側の入力信号を正しく増幅することができる。

なお、（８）式と（１１）式から、βは（１４）式となる。

また、可変利得回路１０の負荷容量が負荷容量Ｃ３のみの場合には、負荷容量Ｃ３と共用容量Ｃ４が並列に接続されている場合と比べて負荷容量が１／β倍となることから、βは（１５）式となる。

本実施形態では、（１４）式と（１５）式を満たすように、入力容量Ｃ１、帰還容量Ｃ２、負荷容量Ｃ３、及び共用容量Ｃ４のそれぞれの容量値が予め調整されている。すなわち、入力容量Ｃ１と帰還容量Ｃ２の容量値の和が負荷容量Ｃ３の容量値と同一となるように入力容量Ｃ１、帰還容量Ｃ２、及び負荷容量Ｃ３の容量値が予め調整されている。これによって、共用容量Ｃ４を容量値が可変な可変容量として構成することが可能となる。共用容量Ｃ４の容量値を任意に設定することにより、可変利得回路１０の利得と遮断周波数の関係を任意に調整することができる。

上述したように、本実施形態によれば、可変利得回路１０は、共用容量Ｃ４と、入力容量Ｃ１及び負荷容量Ｃ３のいずれか一方のみとが並列に接続されるように切替スイッチＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃ，ＳＷ１ｄを制御して利得を上げることにより、小型化、低消費電力化を実現しつつ、利得を変化させても信号通過帯域（ｆｃ_ＨＰＦ〜ｆｃ_ＬＰＦ〔Ｈｚ〕）を一定に保つことができる。

また、共用容量Ｃ４を可変容量として構成し、その容量値を変化させることによって、可変利得回路１０の利得と遮断周波数の関係を任意に調整することができる。

また、図４に示す通り、帰還抵抗Ｒ１を、少なくとも４つのＰＭＯＳトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４を含む擬似ＭＯＳ抵抗として構成しても良い。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

１０，１００可変利得回路、１，１０１ＯＴＡ、Ｃ１，１０２入力容量、Ｃ２，１０４帰還容量、Ｒ１，１０５帰還抵抗、Ｃ３，１０７負荷容量、ＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃ，ＳＷ１ｄ，１０３，１０６切替スイッチ、Ｃ４共用容量、１０３，１０６スイッチ

Claims

少なくとも第１の入力端子、第２の入力端子、及び出力端子を有し、前記第１の入力端子に入力された信号を増幅して前記出力端子から出力するトランスコンダクタンス回路と、
一端が第１の基準電位に接続され、他端が前記トランスコンダクタンス回路の前記第２の入力端子に接続される第１の容量と、
一端が前記トランスコンダクタンス回路の前記第２の入力端子に接続され、他端が前記トランスコンダクタンス回路の前記出力端子に接続される第２の容量と、
一端が前記トランスコンダクタンス回路の前記出力端子に接続され、他端が第２の基準電位に接続される第３の容量と、
前記第１の容量と前記第３の容量とのいずれか一方と並列に接続される第４の容量と、
前記第４の容量が前記第１の容量と前記第３の容量とのいずれか一方と並列に接続するように前記第４の容量の接続を制御する切替スイッチと、
を有することを特徴とする可変利得回路。
前記第４の容量の容量値が可変であることを特徴とする請求項１に記載の可変利得回路。
前記第２の容量と並列に接続される抵抗を更に有することを特徴とする請求項１に記載の可変利得回路。