JP2014192649A - 振幅変調回路およびその方法 - Google Patents

Abstract

【課題】 振幅変調回路において、音声無信号時の特性が悪化する増幅器の切替わりポイトンを予め避けるように構成することにより、正確なタイミングでかつ簡単な補正回路によって特性の悪化を防止する
【解決手段】 搬送波を増幅する重付けされた複数の増幅器と、これら複数の増幅器を音声デジタル信号に応じてオンオフ制御するための制御信号を生成する手段と、この制御信号によりオン制御された増幅器の出力を合成して出力する合成手段と、音声無信号時における合成手段の出力レベルを一定に調整するために制御信号を調整する調整手段と、調整手段による調整後の制御信号を所定の補正特性により補正して出力する補正手段を含み、補正手段の補正特性は、入力された制御信号に応じてオンとなる増幅器の組合せがノイズ特性悪化を招く点を避けた階段状の入出力補正特性を有する。
【選択図】 図１

Description

本発明は振幅変調回路およびその方法に関し、特に中波帯や短波帯等の無線送信機に使用される振幅変調回路に関するものである。

図８は本発明に関連する振幅変調回路の例を示す回路ブロック図である。図８を参照すると、本振幅変調回路（全体を１００とする）は、増幅器微調回路１と、Ａ／Ｄ変換回路２，３と、加算回路５と、変調エンコーダ６と、等出力電圧増幅器７−１〜７−ｎ（ｎは２以上の整数）と、バイナリ電圧増幅器８−１〜８ｍ（ｍは２以上の整数）と、高周波発振器９と、分配器１０と、電源１１および１２と、出力変成器１３と、フィルタ１４とを含んでいる。

本振幅変調回路１００においては、アナログ音声信号Ｓと、出力設定バイアス電圧Ｖｂ（以下では単に、バイアス電圧Ｖｂと称す）とを入力とし、第１の電源１１および第２の電源１２の各電源電圧Ｖ１およびＶ２により動作する。なお、電源電圧Ｖ１およびＶ２は同一として等しくても良い。

バイアス電圧Ｖｂは、アナログ音声信号Ｓがこの振幅変調回路１００に入力されていない状況（以下では、音声無信号時と称す）での増幅器７−１〜７−ｎおよび増幅器８−１〜８ｍの動作の仕方を決定するための情報である。

高周波発振器９は、この振幅変調回路１００で用いられる搬送波信号を出力し、この搬送波信号は、分配器１０により、増幅度が重み付けされた増幅器７−１〜７−ｎおよび増幅器８−１〜８ｍに対してそれぞれ分配される。

増幅器７−１〜７−ｎの各々は、オン状態になると、互いに等しい出力レベルの電圧を出力するものである。例えば、増幅器７−ｐ（ｐ＝１，２，・・・，ｎ）がオン状態になると、搬送波信号の電圧振幅をＡ（Ａは１以上の正数）倍した電圧を出力するものである。なお、Ａは、電源電圧Ｖ１が低くなるに従って小さくなり、電源電圧Ｖ１が高くなるに従って大きくなる。増幅器８−ｑ（ｑ＝１，２，・・・，ｍ）がオン状態になると、搬送波信号の電圧振幅をＤ（Ｄ＝Ａ／２のｑ乗）倍した電圧を出力するものである。

なお、これら重み付けされた増幅器７−１〜７−ｎおよび増幅器８−１〜８−ｍは、変調エンコーダ６からのデジタル制御信号に従ってオンオフ制御されるものであり、この変調エンコーダ６からの信号については後述する。

出力変成器１３は、増幅器７−１〜７−ｎおよび増幅器８−１〜８−ｍのうち、オン状態の増幅器から出力される電圧を加算して出力信号を生成する。この出力信号は、フィルタ１４を介してアナログ信号となって導出されることになる。

Ａ／Ｄ変換回路３は、アナログ音声信号Ｓを受けると、このアナログ音声信号Ｓを２進数の多ビットデジタル信号に変換する。増幅器微調回路１は、バイアス電圧Ｖｂと電源電圧Ｖ１とを受けて、これら電圧ＶｂとＶ１とに基づいて増幅器７−１〜７−ｎおよび増幅器８−１〜８−ｍのオンオフを制御するための調整信号を出力する。この調整信号はアナログ信号である。

例えば、この増幅器微調回路１は、電源電圧Ｖ１が変動しても、音声無信号時の本振幅変調回路１００の出力レベル（フィルタ１４からの出力レベル）が一定になるように、バイアス電圧Ｖｂにて決定された増幅器７−１〜７−ｎおよび増幅器８−１〜８−ｍの動作台数を、電源電圧Ｖ１の大きさに応じて変更するための調整信号を出力するものである。

この増幅器微調回路１は、例えば、電源電圧Ｖ１が上昇したとき、増幅器７−１〜７−ｎおよび増幅器８−１〜８−ｍの動作台数を減少させ、逆に、電源電圧Ｖ１が低下したときには、その動作台数を増加させる。

Ａ／Ｄ変換回路２は、増幅器微調回路１からの調整信号（アナログ信号）を２進の多ビットデジタル信号（デジタル値）に変換する。加算回路５は、Ａ／Ｄ変換回路２と３とからの各デジタル信号を加算し、加算結果（デジタル信号）を出力する。

変調エンコーダ６は、加算回路５からのデジタル信号に基づき、増幅器７−１〜７−ｎおよび増幅器８−１〜８−ｍのオンオフを制御するための制御信号を生成する。具体的には、この変調エンコーダ６は、加算回路５からのデジタル信号が示すデジタル値が変化する度に、増幅器７−１〜７−ｎおよび増幅器８−１〜８−ｍのオンオフの組み合わせが変化するように、制御信号が示す値を変化させるようになっている。これら制御信号は増幅器７−１〜７−ｎおよび増幅器８−１〜８−ｍのオンオフ制御信号となっている。

図９は、例えば、６台の増幅器７−１〜７−６と、３台の増幅器８−１〜８−３とが使用されている状況下でのアナログ音声信号Ｓの振幅に応じた各増幅器の出力を示したものである。バイナリ電圧増幅器８−１〜８−３は、等出力電圧増幅器７の出力電圧の１／２、１／２の２乗、・・・、１／２の６乗のバイナリ的な振幅を出力し、各等出力電圧増幅器７の階段状出力の隙間を補間するためのものである。

図９において、無変調時（０％）である音声無信号時には、増幅器７−１〜７−３がオン状態となり、かつ増幅器７−４〜７−６がオフ状態になる。１００％の正側ピーク時には、増幅器７−１〜７−６が全てオン状態になり、負側ピーク時（−１００％）には、増幅器７−１〜７−３がオフ状態となるように、変調エンコーダ６は、制御信号を生成する。

ここで、アナログ音声信号Ｓの音声無信号時には、出力設定のためのバイアス電圧Ｖｂの設定により特性が悪化することがある。すなわち、本振幅変調回路では、アナログ音声信号Ｓに混入する微小ノイズに応じて等出力電圧増幅器やバイナリ電圧増幅器が動作することになるが、各増幅器の動作がオンオフする際に、例えば、図１０の（Ａ）や（Ｃ）に示すように、等出力電圧増幅器７の出力とバイナリ電圧増幅器８の出力とのターンオンやターンオフの動作の時間軸上での一致が得られないために、図１０の（Ｂ）や（Ｄ）に示すように、出力にノイズが発生して、Ｓ／Ｎ特性の劣化を招来するのである。

かかるノイズの低減を図るべく、特許文献１では、音声無信号時に動作がオンとなる増幅器の組み合わせが、特性を劣化させる所定の組み合わせになっているときに、バイアス電圧Ｖｂを補正して、制御信号がこれら特性を劣化させる増幅器の切り替わり点を示さないように、制御信号を変更する技術が開示されている。

また、特許文献２では、電源電圧が変動して制御信号がこれら特性を劣化させる増幅器の切り替わり点を示すようになった場合、すなわち電源電圧が補正対象電圧になった場合には、この補正対象電圧を変更して、補正後の電源電圧が特性を劣化させる制御信号に対応しないようにするデジタルＡＭラジオ送信機の技術が開示されている。

特開２００７−３３６１１１号公報 特開２００１−２５１１４３号公報

上記の特許文献１においては、音声無信号時の動作がオンとなる増幅器の組み合わせが、特性を劣化させる所定の組み合わせになっているかどうかを検出するために、その時の制御信号の状態（組み合わせ）をフィードバックにより検知して、その後にバイアス電圧Ｖｂを補正して制御信号を変更するようになっている。よって、補正を行うタイミングが正確ではなく、補正を行うタイミングによっては、更に特性を劣化させるという問題がある。

特許文献２の技術でも、音声無信号時の動作がオンとなる増幅器の組み合わせが、特性を劣化させる所定の組み合わせになっているかどうかを検出するために、その時の制御信号の状態（組み合わせ）をフィードバックにより検知して、その後に電源電圧を補正して制御信号を変更するようになっている。よって、補正を行うタイミングがこれまた正確ではなく、補正を行うタイミングによっては、更に特性を劣化させるという問題がある。

また、特許文献２の技術では、電源電圧を補正して制御信号を変更するためのノイズ改善回路の構成が、複数のトランジスタスイッチと、複数の電圧加算器と、複数の可変抵抗を含む抵抗素子とからなっており、よって、構成が複雑化し、またそれらの調整も複雑となっている。

本発明の目的は、アナログ音声無信号時のＳ／Ｎ特性が悪化する増幅器の切り替わりポイトンを予め避けるように構成することにより、正確なタイミングでかつ簡単な補正回路によって、Ｓ／Ｎ特性の悪化を防止することが可能な振幅変調回路およびその方法を提供することである。

本発明による振幅変調回路は、
搬送波を増幅する重み付けされた複数の増幅器と、
これら複数の増幅器を、音声デジタル信号の値に応じてオンオフ制御するためのデジタル制御信号を生成する手段と、
前記デジタル制御信号によりオン制御された増幅器の出力を合成して出力する合成手段と、
音声無信号時における前記合成手段の出力レベルを一定に調整するために前記デジタル制御信号を調整する調整手段と、
前記調整手段による調整後の前記デジタル制御信号を所定の補正特性により補正して出力する補正手段とを含み、
前記補正手段の補正特性は、入力された前記デジタル制御信号に応じてオンとなる増幅器の組み合わせがノイズ特性悪化を招来するポイントを予め避けた階段状に離散出力する入出力補正特性を有することを特徴とする。

本発明による振幅変調方法は、
搬送波を重み付けされた複数の増幅器にて増幅するステップと、
これら複数の増幅器を、音声デジタル信号の値に応じてオンオフ制御するためのデジタル制御信号を生成するステップと、
前記デジタル制御信号によりオン制御された増幅器の出力を合成して出力する合成ステップと、
音声無信号時における前記合成ステップの出力レベルを一定に調整するために前記デジタル制御信号を調整する調整ステップと、
前記調整ステップによる調整後の前記デジタル制御信号を所定の補正特性により補正して出力する補正ステップとを含み、
前記補正ステップの補正特性は、入力された前記デジタル制御信号に応じてオンとなる増幅器の組み合わせがノイズ特性悪化を招来するポイントを予め避けた階段状に離散出力する入出力補正特性を有することを特徴とする。

本発明によれば、音声無信号時の増幅器の切り替わりポイントを自動的にかつ正確に検出して、Ｓ／Ｎ補正を施す際の調整を、簡単な補正回路により実現可能となるという効果がある。

本発明の実施の形態の回路ブロック図である。 図１における補正回路４の具体例を示す図である。 図２における音声無信号検出回路２２の例を示す図である。 図２におけるＲＯＭ２１の例を示す図である。 本発明の実施の形態における補正特性（Ａ）を示す図である。 本発明の実施の形態における等出力電圧増幅器とバイナリ電圧増幅器とをオンオフ制御するための、デジタル制御信号の例を示す図である。 本発明の実施の形態における補正特性（Ａ）と他の補正特性例（Ｂ）を示す図である。 本発明に関連する振幅変調回路の例を示すブロック図である。 図８に示す振幅変調回路を構成する等出力電圧増幅器とバイナリ電圧増幅器との出力関係を示す図である。 オンされる等出力電圧増幅器とバイナリ電圧増幅器との組み合わせがノイズを発生させる際の例を示す図である。

以下に、図面を参照しつつ本発明の実施の形態について説明する。図１は本発明の実施の形態の振幅変調回路のブロックを示す図であり、図８と同等部分は同一符号をもって示している。

図１を参照すると、入力されたアナログ音声信号は、音声信号用Ａ／Ｄ変換回路３へ供給されて２進数の多ビットデジタル信号に変換される。電源電圧Ｖ１は、出力設定バイアス電圧Ｖｂと共に、増幅器微調回路１に入力される。この増幅器微調回路１は、電源電圧Ｖ１がこの振幅変調回路が必要とする電圧よりも高い場合には、増幅器の動作台数を減少させ、逆に必要とする電圧よりも低い場合には、増幅器の動作台数を増加させることにより、振幅変調回路の出力を一定に保つ機能を有する。このときの増幅器の動作台数の調整（切り替え）がＳ／Ｎ特性を劣化させるポイントで発生する場合があることは、前述したとおりである。

増幅器微調回路１の出力は、Ａ／Ｄ変換回路２に入力されて２進数の多ビットデジタル信号に変換される。補正回路４は、このＡ／Ｄ変換回路２の出力である多ビットデジタル信号の補正を行って、加算回路５へ出力する。加算回路５は、Ａ／Ｄ変換回路２の出力が補正回路４で補正された後の出力と、Ａ／Ｄ変換回路３の出力とを加算するものである。この加算回路５からの出力である２進の多ビットデジタル信号が変調エンコーダ６に入力され、この変調エンコーダ６の出力が各増幅器７−１〜７−ｎおよび８−１〜８−ｍを動作（オンオフ）制御するようになっている。

本発明の特徴は、Ａ／Ｄ変換回路２と加算回路５との間に、Ａ／Ｄ変換回路２の出力を補正するための補正回路４を設けていることである。この補正回路４は、等出力電圧増幅器７およびバイナリ増幅器８の動作の組み合わせが、Ｓ／Ｎ特性を悪化させる組み合わせになっているかどうかを確認し、Ａ／Ｄ変換回路２の出力を調整する機能を有するものである。

この補正回路４の具体例を図２に示している。当該補正回路４は、補正データ（Ａ）と補正データ（Ｂ）とが予め格納されたＲＯＭ（リードオンリメモリ）２１と、音声無信号検出回路２２と、Ｆ／Ｆ（フリップフロップ）２３と、比較器２４とにより構成されている。

この補正回路４へ入力された、例えば、１２ビットのデジタル信号はＲＯＭ２１の補正データにより補正される。このとき、音声無信号検出回路２２が、音声無信号時を検出中において、等出力電圧増幅器７およびバイナリ増幅器８の動作の組み合わせが、Ｓ／Ｎ特性を悪化させる組み合わせになっている場合に、ＲＯＭ２１に対して、上記の１２ビットのデジタル信号に補正をかけるよう指示する。

図２における音声無信号検出回路２２の例を図３に示している。この音声無信号検出回路２２は、例えば、１２ビットのデジタル信号のビット比較器４１を有しており、Ａ／Ｄ変換回路３からの１２ビットのデジタル信号ＡＡが、このビット比較器４１へ入力されて無変調時の１２ビットのデジタル信号ＢＢと比較される。

このとき、１２ビットのデジタル信号ＡＡよりも、無変調時の１２ビットのデジタル信号ＢＢが大きい場合、換言すれば、無変調時の音声信号よりも音声レベルが低い場合、つまり、音声が入力されていない場合には、無信号が検知されたことを出力するようになっている。

図４を参照すると、図２に示したＲＯＭ２１内部での動作を機能的に示したものであり、Ａ／Ｄ変換回路２によりＡ／Ｄ変換されたデジタル信号がＲＯＭに入力されると、先ず、２進数から１０進数に変換される（３１）。この１０進数は、更に補正プログラムへ送られて補正を受け（３２）、その結果が２進数に変換されて（３３）加算回路５へ出力される。

図５は、ＲＯＭ２１における補正プログラムの動作を説明するためのものである。この補正プログラムに入力された１０進数データは、図５に示すような階段状の特性（太い実線で示す補正（Ａ））を有して出力される。なお、太い点線で示す特性は補正なしのリニアな（線形の）入出力特性である。

本実施の形態では、図６に示すような増幅器を用いて１０ビットのデジタル信号で増幅器７や８をオンオフ動作制御させるものとする。図６に示す如く、バイナリ電圧増幅器８−１〜８−３に割り当てられるビット数は、下位の３ビットであり、等出力電圧増幅器７−１〜７−７に割り当てられるビット数は、上位の７ビットであるものとする。

図６より、下位から２ビット目と３ビット目とが、等出力電圧増幅器とバイナリ電圧増幅器（１／２）とのオンオフが生じる境目である。入力信号の２ビット目が１であるとき、１０進数で示すと４であり、３ビット目が１であるときは１０進数で示すと８である。これら２ビット目と３ビット目とが同時に１を出力する時、すなわち入力信号が１０進数でいう１２であるポイントが、Ｓ／Ｎ特性を悪化させるポイントである。

同じように、２ビット目と４ビット目とが同時に１であるとき（１０進数で２０）や、２ビット目、３ビット目、４ビット目が同時に１１であるとき（１０進数で２８）などが、Ｓ／Ｎ特性を悪化させるポイントとなる。

補正プログラムは、このＳ／Ｎ特性を悪化させるポイント（図５において黒丸印のポイトン）を避けるような階段状の離散的な入出力特性を有している。この補正プログラムの特性は、下記のような数式で表すことができる。
出力＝入力＋（ＷＤ／２）−ＭＯＤ（入力−１，ＷＤ）
ここで、ＭＯＤ（Ｘ，Ｙ）は、ＸをＹで割ったときの余りを求める計算を示し、ＷＤは、２の（バイナリ電圧増幅器を動作させるビット割り当て数＋１）乗を示している。

しかしながら、図５の矢印で示したポイトン部分、すなわち階段状の立上がりの部分（ステップ的に変化する部分）に丁度入力が存在すると、この補正回路自身の出力が不安定になって、Ｓ／Ｎ特性悪化の原因となってしまうことになる。そこで、これを防止すべく、補正特性（Ａ）の他に、図７に示すような補正特性（Ｂ）を用意しておく。

すなわち、図５で示した補正特性（Ａ）の矢印で示すポイントで調整されそうになった場合には、もう一方の補正特性（Ｂ）に切り替えることにより、補正回路自身の出力を安定化させるように調整している。この補正特性（Ｂ）は、補正特性（Ａ）と同様に、黒丸印で示したポイトンを避けると共に、補正特性（Ａ）の階段状の立ち上がりの部分（図５の矢印の部分）をも避けるような、階段状の離散的な特性である。

また、逆に、補正特性（Ｂ）の階段状の立上がりの部分で調整されそうになったら、補正特性（Ａ）に切り替えることにより、Ｓ／Ｎ特性の悪化が防止できる。

これら補正特性（Ａ），（Ｂ）の切り替えについて、図２に戻って説明する。図２は、前述したように、補正回路４の一例を示しており、この補正回路４へ入力された信号が補正（Ａ）により補正されて次段の加算回路５へ出力されるが、この出力は、また、Ｆ／Ｆ２３により、デジタル信号の１クロック動作だけ遅延された信号と比較器２４で比較され、信号レベルが異なれば、補正（Ｂ）に切り替えるようにすることで、信号を安定して次段の加算回路５へ出力可能となる。

このように、本発明によれば、補正回路４が簡単に構成でき、また補正を施す際のタイミングも補正プログラムが自動的にかつ正確に行うので、無音性信号時における電源電圧Ｖ１の変動のみならず、バイアス電圧Ｖｂの変動に対しても、Ｓ／Ｎ特性の劣化に正確に対処可能となる。

また、無音声信号時の検出も、単純なデジタル比較器で良いので、極めて簡単となり、実現や調整も容易となる。更に、特許文献２に開示の補正回路の例では、多くの可変抵抗器を用いており、調整や保守の面で極めて不便であるが、本発明の自動補正回路を用いることで、調整や保守が不要となる。

上記の実施の形態においては、ＲＯＭ内に２つの階段状の補正特性（Ａ），（Ｂ）を持たせるためのデータを内蔵させているが、これに限らず、ロジックＩＣなどで階段状の補正特性（Ａ），（Ｂ）を持たせる回路を構成しても良いことは明白である。

また、ＲＯＭにおいて、Ａ／Ｄ変換回路２のデジタル出力信号をアドレスとして、このアドレス入力に応じて両特性（Ａ），（Ｂ）を出力として予め書き込んでおくこともできる。よって、Ａ／Ｄ変換回路２のデジタル信号をこのＲＯＭのアドレス入力とし、このアドレス入力に応じてＲＯＭ内の特性を読み出してそのときのデジタル出力を補正回路４の出力とするものである。

本発明は、中波帯や短波帯等の無線送信機に使用される振幅変調回路であり、例えば、ＡＭラジオの送信機に用いることができるが、これに限定されることはない。

１ 増幅器微調回路
２，３ Ａ／Ｄ変換回路
４ 補正回路
５ 加算回路
６ 変調エンコーダ
７ 等出力電圧増幅器
８ バイナリ電圧増幅器
９ 高周波発振器
１０ 分配器
１１ 第１電源
１２ 第２電源
１３ 出力変成器
１４ フィルタ
２１ ＲＯＭ
２２ 音声無信号検出回路
２３ Ｆ／Ｆ
２４ 比較器
４１ ビット比較器

Claims (10)

1. 搬送波を増幅する重み付けされた複数の増幅器と、
   これら複数の増幅器を、音声デジタル信号の値に応じてオンオフ制御するためのデジタル制御信号を生成する手段と、
   前記デジタル制御信号によりオン制御された増幅器の出力を合成して出力する合成手段と、
   音声無信号時における前記合成手段の出力レベルを一定に調整するために前記デジタル制御信号を調整する調整手段と、
   前記調整手段による調整後の前記デジタル制御信号を所定の補正特性により補正して出力する補正手段とを含み、
   前記補正手段の補正特性は、入力された前記デジタル制御信号に応じてオンとなる増幅器の組み合わせがノイズ特性悪化を招来するポイントを予め避けた階段状に離散出力する入出力補正特性を有することを特徴とする振幅変調回路。
2. 前記補正特性は、前記階段状に離散出力する第一の入出力補正特性と、前記ノイズ特性悪化を招来するポイントを予め避けると共に、前記第一の入出力補正特性の階段状のステップ的に変化するポイントをも予め避けた階段状に離散出力する第二の入出力補正特性とを有し、
   前記第一および第二の入出力補正特性の切替えは、補正後の前記デジタル制御信号の１クロック動作だけ遅延されたレベルと現在のレベルとの比較結果に応じてなされることを特徴とする請求項１に記載の振幅変調回路。
3. 前記補正特性は、
   出力＝入力＋（ＷＤ／２）−ＭＯＤ（入力−１，ＷＤ）
   で示す関係式を有しており、ＭＯＤ（Ｘ，Ｙ）は、ＸをＹで割ったときの余りを求める計算を示し、ＷＤは、２の（バイナリ電圧増幅器を動作させるビット割り当て数＋１）乗を示すことを特徴とする請求項１または２に記載の振幅変調回路。
4. 前記補正特性は、予めメモリに格納された演算部プログラムにより動作するよう構成されていることを特徴とする請求項３に記載の振幅変調回路。
5. 前記補正特性は、前記調整後のデジタル制御信号をアドレスとして前記予めメモリに格納されていることを特徴とする請求項３に記載の振幅変調回路。
6. 搬送波を重み付けされた複数の増幅器にて増幅するステップと、
   これら複数の増幅器を、音声デジタル信号の値に応じてオンオフ制御するためのデジタル制御信号を生成するステップと、
   前記デジタル制御信号によりオン制御された増幅器の出力を合成して出力する合成ステップと、
   音声無信号時における前記合成ステップの出力レベルを一定に調整するために前記デジタル制御信号を調整する調整ステップと、
   前記調整ステップによる調整後の前記デジタル制御信号を所定の補正特性により補正して出力する補正ステップとを含み、
   前記補正ステップの補正特性は、入力された前記デジタル制御信号に応じてオンとなる増幅器の組み合わせがノイズ特性悪化を招来するポイントを予め避けた階段状に離散出力する入出力補正特性を有することを特徴とする振幅変調方法。
7. 前記補正特性は、前記階段状に離散出力する第一の入出力補正特性と、前記ノイズ特性悪化を招来するポイントを予め避けると共に、前記第一の入出力補正特性の階段状のステップ的に変化するポイントをも予め避けた階段状に離散出力する第二の入出力補正特性とを有し、
   前記第一および第二の入出力補正特性の切替えは、補正後の前記デジタル制御信号の１クロック動作だけ遅延されたレベルと現在のレベルとの比較結果に応じてなされることを特徴とする請求項６に記載の振幅変調方法。
8. 前記補正特性は、
   出力＝入力＋（ＷＤ／２）−ＭＯＤ（入力−１，ＷＤ）
   で示す関係式を有しており、ＭＯＤ（Ｘ，Ｙ）は、ＸをＹで割ったときの余りを求める計算を示し、ＷＤは、２の（バイナリ電圧増幅器を動作させるビット割り当て数＋１）乗を示すことを特徴とする請求項６または７に記載の振幅変調方法。
9. 前記補正特性は、予めメモリに格納された演算部プログラムにより動作するよう構成されていることを特徴とする請求項８に記載の振幅変調方法。
10. 前記補正特性は、前記調整後のデジタル制御信号をアドレスとして前記予めメモリに格納されていることを特徴とする請求項８に記載の振幅変調方法。

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