JP2014179727A - Variable impedance circuit and attenuator - Google Patents
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Abstract
Description
本発明は、外部から与えられる指示に応じて既定の周波数帯域におけるインピーダンスが異なる２通りの値となる可変インピーダンス回路と、その可変インピーダンス回路の組み合わせとして構成され、所望の信号に減衰を与える減衰器とに関する。 The present invention relates to a variable impedance circuit having two different values of impedance in a predetermined frequency band in accordance with an instruction given from the outside and a combination of the variable impedance circuit and an attenuator that attenuates a desired signal. And about.
マイクロ波帯の信号のレベルを２通りの値に切り替えることが要求される電子機器には、例えば、Ｓｗｉｔｃｈ−Ｔ型減衰器が搭載される。
図４は、従来のＳｗｉｔｃｈ−Ｔ型減衰器の構成例を示す図である。
For example, a Switch-T type attenuator is mounted on an electronic device that is required to switch the level of a microwave band signal between two values.
FIG. 4 is a diagram illustrating a configuration example of a conventional Switch-T type attenuator.
図において、ＦＥＴ５１-1のソースと抵抗器５２-1の一方の端子とには、入力信号が与えられる。ＦＥＴ５１-2のドレインと抵抗器５２-1の他方の端子は、共に、ＦＥＴ５１-2のドレインと、ＦＥＴ５１-3のソースと、抵抗器５２-3の一方の端子とに接続される。ＦＥＴ５１-2のソースは、抵抗器５３を介して接地される。ＦＥＴ５１-3のドレインと抵抗器５２-3の他方の端子とは直結され、出力信号を出力する。ＦＥＴ５１-1、５１-3のゲートには、それぞれ抵抗器５４-1、５４-3を介して制御電圧ＶＣ１が印可される。ＦＥＴ５１-2のゲートには、抵抗器５４-2を介して制御電圧ＶＣ２が印可される。 In the figure, an input signal is given to the source of the FET 51-1 and one terminal of the resistor 52-1. The drain of the FET 51-2 and the other terminal of the resistor 52-1 are all connected to the drain of the FET 51-2, the source of the FET 51-3, and one terminal of the resistor 52-3. The source of the FET 51-2 is grounded through the resistor 53. The drain of the FET 51-3 and the other terminal of the resistor 52-3 are directly connected to output an output signal. A control voltage VC1 is applied to the gates of the FETs 51-1 and 51-3 via resistors 54-1 and 54-3, respectively. A control voltage VC2 is applied to the gate of the FET 51-2 via the resistor 54-2.
このような構成のＳｗｉｔｃｈ−Ｔ型減衰器では、入力信号に減衰が与えられる必要がない状態では、ＦＥＴ５１-1、５１-3は、制御電圧ＶＣ１に応じて飽和領域に設定され、かつＦＥＴ５１-2は、制御電圧ＶＣ２に応じて遮断領域に設定される。 In the Switch-T type attenuator having such a configuration, the FETs 51-1 and 51-3 are set in the saturation region in accordance with the control voltage VC1 in a state where it is not necessary to attenuate the input signal. 2 is set in the cutoff region according to the control voltage VC2.
このような状態（以下、「非減衰状態」という。）では、ＦＥＴ５１-1は、図５(ａ)に示すように、内部に固有の導入線インダクタンスＬＳＤ1 とジャンクション抵抗ＲＳＤ1 とが縦続接続されてなる回路に等価となる。また、ＦＥＴ５１-3は、内部に固有のジャンクション抵抗ＲＳＤ３ と導入線インダクタンスＬｊＳＤ３とが縦続接続されてなる回路に等価となる。さらに、ＦＥＴ５１-2は、内部に固有のジャンクション容量ＣｊＳＤ２とジャンクション抵抗ＲｊＳＤ２とが縦続接続された回路に等価となる。 In such a state (hereinafter referred to as “non-attenuated state”), as shown in FIG. 5 (a), the FET 51-1 has an internal lead-in inductance L SD1 and a junction resistor R SD1 connected in cascade. This is equivalent to the circuit formed. Further, the FET 51-3 is equivalent to a circuit in which a unique junction resistance R SD3 and an introduction line inductance L jSD3 are connected in cascade. Further, the FET 51-2 is equivalent to a circuit in which an inherent junction capacitance C jSD2 and a junction resistance R jSD2 are connected in cascade.
一方、入力信号に減衰が与えられるべき状態では、ＦＥＴ５１-1、５１-3は、制御電圧ＶＣ１に応じて遮断領域に設定され、かつＦＥＴ５１-2は、制御電圧ＶＣ２に応じて飽和領域に設定される。 On the other hand, in a state where the input signal is to be attenuated, the FETs 51-1 and 51-3 are set in the cutoff region according to the control voltage VC1, and the FET 51-2 is set in the saturation region according to the control voltage VC2. Is done.
このような状態（以下、「減衰状態」という。）では、ＦＥＴ５１-1は、図５(ｂ)に示すように、内部に固有のジャンクション容量ＣｊＳＤ1とジャンクション抵抗ＲｊＳＤ1とが縦続接続されてなる回路に等価となる。また、ＦＥＴ５１-3は、ジャンクション抵抗ＲｊＳＤ３とジャンクション容量ＣｊＳＤ３とが縦続接続されてなる回路に等価となる。さらに、ＦＥＴ５１-2は、内部に固有の導入線インダクタンスＬＳＤ２ とジャンクション抵抗ＲｊＳＤ２とが縦続接続されてなる回路に等価となる。 In such a state (hereinafter referred to as “attenuation state”), as shown in FIG. 5B, the FET 51-1 has an inherent junction capacitance C jSD1 and junction resistance R jSD1 connected in cascade. Is equivalent to the circuit The FET 51-3 is equivalent to a circuit in which a junction resistor R jSD3 and a junction capacitor C jSD3 are connected in cascade. Further, the FET 51-2 is equivalent to a circuit in which an inherent lead-in inductance L SD2 and a junction resistor R jSD2 are connected in cascade.
すなわち、従来の切り替え型減衰器の挿入損失は、非減衰状態では低域ほど低く設定され、減衰状態では高域ほど高く設定されることによって、入力信号に所望の２通りの減衰が与えられる。 That is, the insertion loss of the conventional switched attenuator is set to be lower in the low range in the non-attenuated state and is set to be higher in the high range in the attenuated state, so that two desired attenuations are given to the input signal.
なお、本発明に関連性がある先行技術としては、後述する特許文献１および特許文献２があった。
(1) 「第１制御電圧に応じて減衰量が変化する減衰器と、第２制御電圧に応じて周波数特性を変化させ、前記減衰器の周波数特性の変化を補償する周波数特性補償回路と、当該可変減衰器の減衰量を設定する設定手段と、前記設定手段により設定された減衰量に応じて前記第１制御電圧および前記第２制御電圧を決定する減衰量調整手段とを有する」ことによって、「減衰量の変化によらず安定した周波数特性を持ち、高精度に減衰量を設定し得る」点に特徴がある可変減衰器…特許文献１
In addition, there existed patent document 1 and patent document 2 which are mentioned later as a prior art relevant to this invention.
(1) “An attenuator whose attenuation changes according to the first control voltage, a frequency characteristic compensation circuit which changes the frequency characteristic according to the second control voltage and compensates for the change in the frequency characteristic of the attenuator; By means of setting means for setting the attenuation amount of the variable attenuator and attenuation amount adjusting means for determining the first control voltage and the second control voltage according to the attenuation amount set by the setting means. The variable attenuator is characterized in that it has a stable frequency characteristic regardless of changes in attenuation and can set attenuation with high accuracy.
(2) 「入力信号が供給され上記入力信号を所定遅延時間だけ遅延する遅延線と、上記遅延線の出力信号が供給される高入力インピーダンス回路と、からなる第１の信号路と、上記遅延線の入力端から出力される反射信号及び上記入力信号が供給される可変減衰器からなる第２の信号路と、上記第１の信号路の出力が一方の入力端に供給されると共に上記第２の信号路の出力が他方の入力端に供給される加算器叉は減算器とを備えたコサイン特性の周波数特性補償回路において、上記可変減衰器と遅延特性及び周波数特性が等しい緩衝増幅器を上記第１の信号路の上記高入力インピーダンス回路と上記加算器叉は減算器との間に設けた」ことによって、「可変減衰器の内部遅延の悪影響を除去して、遅延時間の変動がなく、本来の特性補償が可能である」点に特徴がある周波数特性補償回路…特許文献２ (2) “a first signal path comprising an input signal and a delay line that delays the input signal by a predetermined delay time; and a high input impedance circuit to which an output signal of the delay line is supplied; and the delay A second signal path composed of a reflected signal output from the input end of the line and a variable attenuator to which the input signal is supplied, and an output of the first signal path is supplied to one input end and the first signal path In a frequency characteristic compensation circuit having a cosine characteristic having an adder or a subtractor in which an output of two signal paths is supplied to the other input terminal, a buffer amplifier having the same delay characteristic and frequency characteristic as the variable attenuator is provided. By providing between the high input impedance circuit of the first signal path and the adder or subtractor, "the adverse effect of the internal delay of the variable attenuator is removed, there is no variation in delay time, Original characteristic compensation is possible The frequency characteristic compensation circuit characterized by “is”. Patent Document 2
ところで、上述した従来例のＳｗｉｔｃｈ−Ｔ型減衰器では、所望の周波数帯域における入出力特性が減衰状態と非減衰状態とで異なるために、その周波数帯域が広いほど、減衰量に誤差（図６(1))が生じ易かった。 By the way, in the above-described conventional Switch-T type attenuator, the input / output characteristics in the desired frequency band are different between the attenuation state and the non-attenuation state. Therefore, the wider the frequency band, the more the error in the attenuation amount (FIG. 6). (1)) was easy to occur.
しかし、例えば、移動通信のように、高い周波数帯への移行が次々と図られ、かつ伝送容量のさらなる拡大が要求される分野では、より広帯域において高い精度で減衰量の可変や設定を可能とする技術が強く要望されつつある。 However, for example, in mobile communication, where a shift to a higher frequency band is being made one after another, and further expansion of transmission capacity is required, the attenuation can be varied and set with higher accuracy in a wider band. There is a strong demand for technology to do this.
本発明は、構成の複雑化、実装性の低下、コストの大幅な増加の何れも伴うことなく、所望の周波数帯域で入出力特性や減衰量の偏差を大幅に軽減できる可変インピーダンス回路および減衰器を提供することを目的とする。 The present invention provides a variable impedance circuit and an attenuator that can greatly reduce deviations in input / output characteristics and attenuation in a desired frequency band without any complicated configuration, reduced mountability, and significant increase in cost. The purpose is to provide.
請求項１に記載の発明では、スイッチング素子と、前記スイッチング素子に接続された回路とを備える。前記回路のリアクタンス分は、既定の周波数帯域において、遮断領域における前記スイッチング素子との総合的なインピーダンスのリアクタンス分が所望の精度で「０」または誘導性となる値である。 The invention according to claim 1 includes a switching element and a circuit connected to the switching element. The reactance component of the circuit is a value that makes the reactance component of the total impedance with the switching element in the cutoff region “0” or inductive with a desired accuracy in a predetermined frequency band.
すなわち、スイッチング素子と回路との総合的なインピーダンスは、スイッチング素子が遮断領域にある状態であっても、そのスイッチング素子が活性領域または飽和状態で有するインピーダンスと同様に、所望の精度で誘導性となり、あるいはリアクタンス分が含まれない。
請求項２に記載の発明では、スイッチング素子と、前記スイッチング素子に接続された回路とを備える。前記回路のリアクタンス分は、既定の周波数帯域において、飽和領域または活性領域における前記スイッチング素子との総合的なインピーダンスのリアクタンス分が所望の精度で「０」または容量性となる値である。
That is, the overall impedance of the switching element and the circuit is inductive with the desired accuracy, even when the switching element is in the cutoff region, as is the impedance that the switching element has in the active region or saturation state. Or reactance is not included.
The invention according to claim 2 includes a switching element and a circuit connected to the switching element. The reactance component of the circuit is a value at which the reactance component of the total impedance with the switching element in the saturation region or the active region becomes “0” or capacitive with a desired accuracy in a predetermined frequency band.
すなわち、スイッチング素子と回路との総合的なインピーダンスは、スイッチング素子が活性領域または飽和状態にある状態であっても、そのスイッチング素子が遮断領域で有するインピーダンスと同様に、所望の精度で容量性となり、あるいはリアクタンス分が含まれない。
請求項３に記載の発明では、Ｔ型またはπ形に配置された第一ないし第三の要素から構成される減衰器であって、前記第一ないし第三の要素は、何れも、請求項１または請求項２に記載の可変インピーダンス回路として構成される。
In other words, the total impedance of the switching element and the circuit is capacitive with the desired accuracy, even if the switching element is in the active region or in the saturated state, similar to the impedance that the switching element has in the cutoff region. Or reactance is not included.
According to a third aspect of the present invention, there is provided an attenuator composed of first to third elements arranged in a T-type or π-type, wherein each of the first to third elements is a claim. The variable impedance circuit according to claim 1 or claim 2 is configured.
すなわち、第一ないし第三の要素の何れも、総合的なインピーダンスは、これらの要素に個別に含まれるスイッチング素子が飽和領域または活性領域と、遮断領域とにある場合とに異なる２通りの値をとり、これらの２通りの値の何れも、既定の周波数帯域において周波数に対する依存性が低く抑えられる。 That is, the total impedance of each of the first to third elements is two different values depending on whether the switching elements individually included in these elements are in the saturation region or the active region and the cutoff region. Thus, any of these two values can be kept less dependent on the frequency in a predetermined frequency band.
本発明に係る可変インピーダンス回路のインピーダンスは、スイッチング素子が遮断領域、活性領域、飽和領域の何れにあっても、周波数に対する依存性が低く抑えられる。 The impedance of the variable impedance circuit according to the present invention is less dependent on the frequency regardless of whether the switching element is in the cutoff region, the active region, or the saturation region.
また、本発明に係る減衰器の減衰量は、既定の周波数帯域において偏差が低く安定に維持される。 Further, the attenuation amount of the attenuator according to the present invention is kept stable with a low deviation in a predetermined frequency band.
したがって、本発明が適用された電子装置は、周波数に対する特性の依存度や変動が抑圧され、性能、信頼性、付加価値の何れも高めることが可能となる。 Therefore, the electronic device to which the present invention is applied can suppress the dependence and fluctuation of the characteristic with respect to the frequency, and can improve any of performance, reliability, and added value.
以下、図面に基づいて本発明の実施形態について詳細に説明する。
図１は、本発明の一実施形態を示す図である。
図において、図４に示すものと機能および構成が同じものについては、同じ符号を付与し、ここでは、その説明を省略する。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a diagram showing an embodiment of the present invention.
In the figure, components having the same functions and configurations as those shown in FIG. 4 are given the same reference numerals, and descriptions thereof are omitted here.
本実施形態と、図４に示す従来例との構成の相違点は、以下の点にある。
(1) ＦＥＴ５１-1のソースと抵抗器５２-1の一方の端子との間に線路１１Ｓ-1が形成される。
(2) ＦＥＴ５１-1のドレインと抵抗器５２-1の他方の端子との間に線路１１Ｄ-1が形成される。
The difference between the present embodiment and the conventional example shown in FIG. 4 is as follows.
(1) A line 11S-1 is formed between the source of the FET 51-1 and one terminal of the resistor 52-1.
(2) A line 11D-1 is formed between the drain of the FET 51-1 and the other terminal of the resistor 52-1.
(3) ＦＥＴ５１-3のソースと抵抗器５２-3の一方の端子との間に線路１１Ｓ-3が形成される。
(4) ＦＥＴ５１-3のドレインと抵抗器５２-3の他方の端子との間に線路１１Ｄ-3が形成される。
(3) A line 11S-3 is formed between the source of the FET 51-3 and one terminal of the resistor 52-3.
(4) A line 11D-3 is formed between the drain of the FET 51-3 and the other terminal of the resistor 52-3.
以下、図１を参照して本実施形態の原理を説明する。
本実施形態では、線路１１Ｓ-１、１１Ｄ-１、１１Ｓ-3、１１Ｄ-3は、以下の要件を満たす形状、サイズおよび配置で形成される。
Hereinafter, the principle of this embodiment will be described with reference to FIG.
In the present embodiment, the lines 11S-1, 11D-1, 11S-3, and 11D-3 are formed with shapes, sizes, and arrangements that satisfy the following requirements.
(a) 線路１１Ｓ-1に付帯する浮遊容量ＣＳ１と、その線路１１Ｓ-１のインダクタンスＬＳ１とにより低域フィルタＢＰＦＳ１が形成される。
(b) 線路１１Ｄ-1に付帯する浮遊容量ＣＤ１と、その線路１１Ｄ-１のインダクタンスＬＤ１とにより低域フィルタＢＰＦＤ１が形成される。
(a) A low-pass filter BPF S1 is formed by the stray capacitance C S1 incidental to the line 11S-1 and the inductance L S1 of the line 11S-1.
(b) The low-pass filter BPF D1 is formed by the stray capacitance C D1 incidental to the line 11D-1 and the inductance L D1 of the line 11D-1.
(c) 減衰時に、図５(b) に示すように、高域フィルタとして機能するＦＥＴ５１-1の伝達特性が上記低域フィルタＢＰＦＳ１、ＢＰＦＤ１および抵抗器５２-1の総合的な伝達特性によって相殺される。または、非減衰時に、図５(a) に示すように、低域フィルタとして機能するＦＥＴ５１-1の伝達特性が所望の精度で再現される。 (c) At the time of attenuation, as shown in FIG. 5B, the transfer characteristic of the FET 51-1 functioning as a high-pass filter is the total transfer characteristic of the low-pass filters BPF S1 and BPF D1 and the resistor 52-1. Is offset by Alternatively, at the time of non-attenuation, as shown in FIG. 5A, the transfer characteristic of the FET 51-1 functioning as a low-pass filter is reproduced with a desired accuracy.
(d) 線路１１Ｓ-3に付帯する浮遊容量ＣＳ３と、その線路１１Ｓ-3のインダクタンスＬＳ３とにより低域フィルタＢＰＦＳ３が形成される。
(e) 線路１１Ｄ-3に付帯する浮遊容量ＣＤ３と、その線路１１Ｄ-１のインダクタンスＬＤ３とにより低域フィルタＢＰＦＤ３が形成される。
(d) A low-pass filter BPF S3 is formed by the stray capacitance C S3 incidental to the line 11S-3 and the inductance L S3 of the line 11S-3.
(e) A low-pass filter BPF D3 is formed by the stray capacitance C D3 incidental to the line 11D-3 and the inductance L D3 of the line 11D-1.
(f) 減衰時に、図５(b) に示すように、高域フィルタとして機能するＦＥＴ５１-3の伝達特性が上記低域フィルタＢＰＦＳ３、ＢＰＦＤ３および抵抗器５２-3の総合的な伝達特性によって相殺される。または、非減衰時に、図５(a) に示すように、低域フィルタとして機能するＦＥＴ５１-3の伝達特性が所望の精度で再現される。 (f) At the time of attenuation, as shown in FIG. 5B, the transfer characteristic of the FET 51-3 functioning as a high-pass filter is the total transfer characteristic of the low-pass filters BPF S3 , BPF D3 and the resistor 52-3. Is offset by Alternatively, at the time of non-attenuation, as shown in FIG. 5A, the transfer characteristic of the FET 51-3 functioning as a low-pass filter is reproduced with a desired accuracy.
すなわち、減衰時には、高域フィルタとして機能するＦＥＴ５１-1、５１-3の伝達特性は、線路１１Ｓ-1、１１Ｓ-3が付加される構成の軽微な変更のみによって、実装面における制約がほとんど増加することなく、非減衰時における低域フィルタとしての伝達特性にほぼ同様に設定される。 In other words, at the time of attenuation, the transfer characteristics of the FETs 51-1 and 51-3 functioning as high-pass filters are almost limited in terms of mounting only by slight changes in the configuration to which the lines 11S-1 and 11S-3 are added. Without being reduced, the transfer characteristic as a low-pass filter at the time of non-attenuation is set almost similarly.
したがって、本実施形態によれば、所望の広帯域において、図６に点線で示すように、非減衰時と減衰時とにおける挿入損失の差がほぼ一定となり、かつ図２に実線で示すように、従来例に比べて大きな偏差を伴うことなく安定に得られる。 Therefore, according to the present embodiment, in a desired wide band, as shown by a dotted line in FIG. 6, the difference in insertion loss between non-attenuated and attenuated becomes almost constant, and as shown by a solid line in FIG. Compared to the conventional example, it can be obtained stably without a large deviation.
なお、本実施形態では、線路１１Ｓ-１、１１Ｄ-１、１１Ｓ-3、１１Ｄ-3は、既述の要件に限定されず、以下に列記する要件を満たす形状、サイズおよび配置で形成されてもよい。 In the present embodiment, the lines 11S-1, 11D-1, 11S-3, and 11D-3 are not limited to the requirements described above, and are formed with shapes, sizes, and arrangements that satisfy the requirements listed below. Also good.
(1) 線路１１Ｓ-１、１１Ｄ-１
線路１１Ｓ-１、１１Ｄ-１のインダクタンスＬＳ１、ＬＤ１がＦＥＴ５１-1のソース・ドレイン間のジャンクション容量ＣｊＳＤ１を所望の精度で相殺する。
(1) Lines 11S-1 and 11D-1
The inductances L S1 and L D1 of the lines 11S-1 and 11D-1 cancel the junction capacitance C jSD1 between the source and drain of the FET 51-1 with a desired accuracy.
(2) 線路１１Ｓ-3、１１Ｄ-3
線路１１Ｓ-3、１１Ｄ-3のインダクタンスＬＳ３、ＬＤ３がＦＥＴ５１-3のソース・ドレイン間のジャンクション容量ＣｊＳＤ３を所望の精度で相殺する。
(2) Tracks 11S-3, 11D-3
The inductances L S3 and L D3 of the lines 11S-3 and 11D-3 cancel the junction capacitance C jSD3 between the source and drain of the FET 51-3 with a desired accuracy.
また、本実施形態の構成は、図１に示すものに限定されず、例えば、以下に列記する何れの形態であってもよい。 Further, the configuration of the present embodiment is not limited to that shown in FIG. 1, and may be any of the forms listed below, for example.
(1) 図３(a) に示すように、ＦＥＴ５１-2のドレインが抵抗器５３を介してＦＥＴ５１-1のドレインとＦＥＴ５１-3のソースとに直接接続され、そのＦＥＴ５１-2のソースが直接接地される。 (1) As shown in FIG. 3A, the drain of the FET 51-2 is directly connected to the drain of the FET 51-1 and the source of the FET 51-3 via the resistor 53, and the source of the FET 51-2 is directly connected. Grounded.
(2) 図３(b),(c) に示すように、図１や図３(a) に示す構成に等価な回路として構成される。 (2) As shown in FIGS. 3B and 3C, it is configured as a circuit equivalent to the configuration shown in FIGS. 1 and 3A.
さらに、本実施形態では、ＦＥＴ５１-1〜５１-3は、何れも、既述の要件を満たすならば、如何なる半導体素子やスイッチング素子で代替されてもよい。 Furthermore, in the present embodiment, any of the FETs 51-1 to 51-3 may be replaced with any semiconductor element or switching element as long as the above-described requirements are satisfied.
また、本実施形態では、ＦＥＴ５１-1〜５１-3は、飽和領域と遮断領域との何れかの状態に設定されている。
しかし、これらのＦＥＴ５１-1〜５１-3の何れも、飽和領域に代えて活性領域と遮断領域との何れかの状態に設定されてもよい。
In the present embodiment, the FETs 51-1 to 51-3 are set to either a saturated region or a cutoff region.
However, any of these FETs 51-1 to 51-3 may be set to any state of an active region and a blocking region instead of the saturation region.
さらに、本実施形態は、挿入損失が２通りに設定される減衰器に限定されず、ＦＥＴ５１-1〜５１-3が遮断領域、活性領域、飽和領域の何れかに設定されることによって、３通り以上の減衰量を実現する減衰器にも同様に適用可能である。 Furthermore, the present embodiment is not limited to the attenuator in which the insertion loss is set in two ways, and the FETs 51-1 to 51-3 are set in any one of the cut-off region, the active region, and the saturation region. The present invention can be similarly applied to an attenuator that realizes more than the above-described attenuation.
また、本実施形態では、遮断領域にあるＦＥＴ５１-1、５１-3のジャンクション容量ＣｊＳＤ１，ＣｊＳＤ３を活性領域や飽和領域で相殺し、あるいは緩和させるために、線路１１Ｓ-１、１１Ｄ-１、１１Ｓ-3、１１Ｄ-3が備えられている。 In the present embodiment, the lines 11S-1 and 11D-1 are used to cancel or relax the junction capacitances C jSD1 and C jSD3 of the FETs 51-1 and 51-3 in the cutoff region in the active region and the saturation region. , 11S-3, 11D-3.
しかし、本発明は、このような構成に限定されず、例えば、活性領域や飽和領域にあるときにＦＥＴ５１-1、５１-3の導入線インダクタンスＬＳＤ１，ＬＳＤ３を遮断領域で相殺し、あるいは緩和させるキャパシター（浮遊容量として形成されてもよい。）が線路１１Ｓ-１、１１Ｄ-１、１１Ｓ-3、１１Ｄ-3に代えて備えられてもよい。 However, the present invention is not limited to such a configuration. For example, the lead-in inductances L SD1 and L SD3 of the FETs 51-1 and 51-3 are canceled in the cutoff region when they are in the active region or the saturation region, or A capacitor for relaxing (may be formed as a stray capacitance) may be provided instead of the lines 11S-1, 11D-1, 11S-3, and 11D-3.
さらに、本発明は、ＭＭＩＣ(Monolithic Microwave Integrated Circuit)として形成されなくてもよく、多様な周波数帯において同様に適用可能である。 Furthermore, the present invention does not have to be formed as an MMIC (Monolithic Microwave Integrated Circuit) and can be similarly applied in various frequency bands.
また、本発明は、図１に示すように、Ｔ形回路として構成された減衰器に限定されず、π形回路として構成された減衰器にも同様に適用可能である。 Further, as shown in FIG. 1, the present invention is not limited to an attenuator configured as a T-type circuit, but can be similarly applied to an attenuator configured as a π-type circuit.
さらに、本発明は、上述した実施形態に限定されず、本発明の範囲において多様な実施形態の構成が可能であり、構成要素の全てまたは一部に如何なる改良が施されてもよい。 Further, the present invention is not limited to the above-described embodiments, and various configurations can be made within the scope of the present invention, and any improvement may be applied to all or some of the components.
１１Ｄ，１１Ｓ 線路
５１ ＦＥＴ
５２，５３，５４ 抵抗器
11D, 11S line 51 FET
52, 53, 54 resistors
Claims (3)
前記スイッチング素子に接続された回路とを備え、
前記回路のリアクタンス分は、
既定の周波数帯域において、遮断領域における前記スイッチング素子との総合的なインピーダンスのリアクタンス分が所望の精度で「０」または誘導性となる値である
ことを特徴とする可変インピーダンス回路。 A switching element;
A circuit connected to the switching element,
The reactance component of the circuit is
A variable impedance circuit, wherein, in a predetermined frequency band, a reactance component of a total impedance with the switching element in a cutoff region is “0” or a value that is inductive with a desired accuracy.
前記スイッチング素子に接続された回路とを備え、
前記回路のリアクタンス分は、
既定の周波数帯域において、飽和領域または活性領域における前記スイッチング素子との総合的なインピーダンスのリアクタンス分が所望の精度で「０」または容量性となる値である
ことを特徴とする可変インピーダンス回路。 A switching element;
A circuit connected to the switching element,
The reactance component of the circuit is
A variable impedance circuit characterized in that, in a predetermined frequency band, a reactance component of a total impedance with the switching element in a saturation region or an active region is “0” or a value having capacitance with a desired accuracy.
前記第一ないし第三の要素は、
何れも、請求項１または請求項２に記載の可変インピーダンス回路として構成された
ことを特徴とする減衰器。 An attenuator comprising first to third elements arranged in a T-type or π-type,
The first to third elements are:
Any one of the attenuators is configured as the variable impedance circuit according to claim 1 or 2.
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