JP2014179095A5 - - Google Patents

Claims (20)

1. 装置であって、
   データ記憶デバイス（ＤＳＤ）を備え、前記ＤＳＤは、回路を含み、
   前記回路は、
   ハイバネーションデータの第１のメモリ場所を、前記第１のメモリ場所の指示をホストから受信することなく判定し、
   前記ハイバネーションデータを前記ＤＳＤの第２のメモリ場所に記憶する、
   ように構成される、装置。
2. インターフェースであって、前記ＤＳＤが、前記ホストから物理的に取り外されることと、前記インターフェースが前記ホストに連結されると前記ホストから指令を受信することと、を許容するように構成された、インターフェースを更に備える、請求項１に記載の装置。
3. パーティションテーブルを検索することによって、前記データ記憶デバイスのハイバネーションパーティションを識別するように構成された回路を更に備える、請求項１または請求項２に記載の装置。
4. 前記ハイバネーションデータが前記第２のメモリ場所に記憶された後で、更なるハイバネーションデータを受信し、前記更なるハイバネーションデータを前記第２のメモリ場所に記憶するように構成された回路を更に備える、請求項３に記載の装置。
5. 前記第２のメモリ場所が、前記第１の場所よりも速いアクセス時間を有することを更に含む、請求項４に記載の装置。
6. 前記第１のメモリ場所が、ディスクデータ記憶媒体であり、前記第２のメモリ場所が、不揮発性ソリッドステート記憶媒体であることを更に含む、請求項５に記載の装置。
7. 前記更なるハイバネーションデータが、データを前記第１のメモリ場所に記憶するための命令を含むことを更に含む、請求項４に記載の装置。
8. 指定されたパーティションタイプに基づいて、前記ハイバネーションデータの場所を判定するように構成された回路を更に備える、請求項３に記載の装置。
9. ハイバネーションデータを求めて前記ＤＳＤの前記パーティションの各々を検索するように構成された回路を更に備える、請求項８に記載の装置。
10. 前記ハイバネーションパーティションと関連付けられたハイバネーションパーティションタイプを識別するパーティションテーブルを含む、パーティション識別システムを更に備える、請求項３に記載の装置。
11. 前記パーティションテーブルが変更されたかどうかを判定し、
    前記パーティションテーブルが変更された場合、ハイバネーションデータの第１のメモリ場所を、前記ホストから前記第１のメモリ場所の指示を受信することなく判定することを繰り返す、
    ように構成された回路を更に備える、請求項１０に記載の装置。
12. ホストから取り外し可能なデータ記憶デバイス（ＤＳＤ）内部で、ハイバネーションデータの第１のメモリ場所を、ホストから前記第１のメモリ場所の指示を受信することなく判定することと、
    前記ハイバネーションデータを前記ＤＳＤの第２のメモリ場所に記憶することと、
    を含む、方法。
13. 前記第１のメモリ場所を有するハイバネーションパーティションを、パーティションタイプに基づいて判定することを更に含む、請求項１２に記載の方法。
14. 前記第１のメモリ場所向けの更なるデータを前記ホストから受信することと、前記第２のメモリ場所にある前記ハイバネーションデータを前記更なるデータで更新することと、を更に含む、請求項１３に記載の方法。
15. パーティション識別記録が変更されたかどうかを判定することと、
    前記パーティション識別記録が変更された場合、前記第１のメモリ場所の場所を判定することを繰り返すことと、
    を更に含む、請求項１２に記載の方法。
16. 前記第１のメモリ場所より速いアクセス時間を有する前記第２のメモリ場所のためのメモリ記憶場所を選択することを更に含む、請求項１２に記載の方法。
17. 第１のメモリと、
    前記第１のメモリとは異なる少なくとも１つのプロパティを有する第２のメモリと、
    前記第１のメモリにあるハイバネーションデータの第１のデータ記憶場所を、ホストから前記第１のデータ記憶場所の指示を受信することなく判定し、
    前記ハイバネーションデータを、前記第２のメモリの第２のデータ記憶場所に記憶する、
    ように構成された、コントローラと、
    を備える、デバイス。
18. 前記少なくとも１つの異なるプロパティが、前記第１のメモリのアクセス速度と比較した前記第２のメモリのアクセス速度であることを更に含む、請求項１７に記載のデバイス。
19. 前記少なくとも１つの異なるプロパティが、前記第１のメモリの信頼性と比較した前記第２のメモリの信頼性であることを更に含む、請求項１７に記載のデバイス。
20. ホストから指令およびデータを受信するように構成され、前記デバイスが前記ホストから分離されることを許容するようにも構成される、インターフェースと、
    パーティションテーブル中で識別されたハイバネーションパーティションを検索することによって、前記第１のデータ記憶場所を識別し、
    更なるハイバネーションデータを受信して、前記更なるハイバネーションデータを前記第２のデータ記憶場所に記憶する、
    ように更に構成された、前記コントローラと、
    を更に備える、請求項１７から請求項１９のいずれか１項に記載のデバイス。