JP2014154668A - 複合基板およびそれを用いた半導体ウエハの製造方法 - Google Patents
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Abstract
【課題】高品質の半導体ウエハを高収率で効率よく製造するために好適な複合基板およびそれを用いた半導体ウエハの製造方法を提供する。
【解決手段】複合基板１は、結晶相として３５質量％以上６５質量％以下のムライト相および３５質量％以上６５質量％以下のアルミナ相を含む支持基板１１と、支持基板１１の主面１１ｍ側に配置されている半導体膜１３と、を含む。半導体ウエハ３の製造方法は、上記の複合基板１を準備する工程と、複合基板１の半導体膜１３上に少なくとも１層の半導体層２０を成長させて半導体層付複合基板２を形成する工程と、半導体層付複合基板２から支持基板１１を除去して半導体ウエハ３を形成する工程と、を含む。
【選択図】図４
【解決手段】複合基板１は、結晶相として３５質量％以上６５質量％以下のムライト相および３５質量％以上６５質量％以下のアルミナ相を含む支持基板１１と、支持基板１１の主面１１ｍ側に配置されている半導体膜１３と、を含む。半導体ウエハ３の製造方法は、上記の複合基板１を準備する工程と、複合基板１の半導体膜１３上に少なくとも１層の半導体層２０を成長させて半導体層付複合基板２を形成する工程と、半導体層付複合基板２から支持基板１１を除去して半導体ウエハ３を形成する工程と、を含む。
【選択図】図４
Description
本発明は、高品質の半導体ウエハを高収率で効率よく製造するために好適な複合基板およびそれを用いた半導体ウエハの製造方法に関する。
ＧａＮウエハなどのＩＩＩ族窒化物の半導体ウエハは、発光デバイス、電子デバイスなどの半導体デバイスの基板および半導体層として好適に用いられる。かかる半導体ウエハを製造するための下地基板としては、その下地基板と半導体ウエハとの間で、格子定数および熱膨張係数を一致させるまたは一致に近づける観点から、半導体ウエハと化学組成が同じまたは近似しているものが優れている。ところが、半導体ウエハがＧａＮウエハなどの場合は、下地基板として最も優れるＧａＮ基板は非常に高価であり、また、主面の直径が２インチを超える大口径のＧａＮ基板の入手は困難である。
このため、ＧａＮウエハを形成するための下地基板として、一般に、サファイア基板が用いられている。しかしながら、サファイア結晶とＧａＮ結晶とでは、それらの格子定数および熱膨張係数が大きく異なる。
このため、サファイア結晶とＧａＮ結晶との間の格子定数の不整合を緩和して結晶性が良好なＧａＮウエハを形成するために、たとえば、特開平０４−２９７０２３号公報（特許文献１）は、サファイア基板にＧａＮ結晶を成長させる際に、サファイア基板上にＧａＮバッファ層を形成し、そのＧａＮバッファ層上にＧａＮ結晶層を成長させることを開示する。
また、ＧａＮ結晶の熱膨張係数に近い熱膨張係数の支持基板とＧａＮ単結晶膜との複合基板を用いて結晶性が高く反りの小さいＧａＮ系膜を得るために、たとえば、特開２０１２−１２１７８８号公報（特許文献２）は、主面内の熱膨張係数がＧａＮ結晶の熱膨張係数に比べて０．８倍より大きく１．２倍より小さい酸化物焼結体支持基板と、支持基板の主面側に配置されているＧａＮ単結晶膜とを含む複合基板のＧａＮ単結晶膜上に、ＧａＮ系膜を成長させることを開示する。
上記の特開平０４−２９７０２３号公報（特許文献１）においては、サファイア結晶の熱膨張係数がＧａＮ結晶の熱膨張係数に比べて非常に大きいため、主面の直径が大きくなるほど、反りの小さいＧａＮ膜を得ることは困難である。
一方、上記の特開２０１２−１２１７８８号公報（特許文献２）においては、用いられる複合基板には、酸化物焼結体支持基板の研磨後の平坦化度が低く、酸化物焼結体支持基板とＧａＮ単結晶膜との間の接合が不十分な領域があり、かかる領域上においてＧａＮ系膜の均一な成長が阻害され、ＧａＮ系膜の収率向上を阻害するという問題点があった。
本発明は、上記の問題点を解決して、高品質の半導体ウエハを高収率で効率よく製造するために好適な複合基板およびそれを用いた半導体ウエハの製造方法を提供することを目的とする。
本発明は、結晶相として３５質量％以上６５質量％以下のムライト相および３５質量％以上６５質量％以下のアルミナ相を含む支持基板と、支持基板の主面側に配置されている半導体膜と、を含む複合基板である。
本発明にかかる複合基板において、支持基板は、非結晶相として１０質量％以下のシリカ相をさらに含むことができる。
また、本発明は、結晶相として３５質量％以上６５質量％以下のムライト相および３５質量％以上６５質量％以下のアルミナ相を含む支持基板と、支持基板の主面側に配置されている半導体膜と、を含む複合基板を準備する工程と、複合基板の半導体膜上に少なくとも１層の半導体層を成長させて半導体層付複合基板を形成する工程と、半導体層付複合基板から支持基板を除去して半導体ウエハを形成する工程と、を含む半導体ウエハの製造方法である。
本発明にかかる半導体ウエハの製造方法において、支持基板は、非結晶相として１０質量％以下のシリカ相をさらに含むことができる。
本発明によれば、高品質の半導体ウエハを高収率で効率よく製造するために好適な複合基板およびそれを用いた半導体ウエハの製造方法を提供できる。
［実施形態１：複合基板］
図１を参照して、本発明の一実施形態である複合基板１は、結晶相として３５質量％以上６５質量％以下のムライト相および３５質量％以上６５質量％以下のアルミナ相を含む支持基板１１と、支持基板１１の主面１１ｍ側に配置されている半導体膜１３と、を含む。本実施形態の複合基板１は、その支持基板１１が結晶相としてムライト相およびアルミナ相を含み、ムライト相の含有量が３５質量％以上６５質量％以下でかつアルミナ相の含有量が３５質量％以上６５質量％以下であることから、支持基板１１の研磨後の主面の平坦化度が高くなるとともに半導体膜１３の熱膨張係数αFに対する支持基板１１の熱膨張係数αSの比αF／αSが１に近くなる。これにより、複合基板１は、支持基板１１と半導体膜１３との接合性が高くなるとともに反りおよび割れの発生が抑制されるため、半導体膜１３上に高品質の半導体ウエハを高収率で効率よく形成することができる。
図１を参照して、本発明の一実施形態である複合基板１は、結晶相として３５質量％以上６５質量％以下のムライト相および３５質量％以上６５質量％以下のアルミナ相を含む支持基板１１と、支持基板１１の主面１１ｍ側に配置されている半導体膜１３と、を含む。本実施形態の複合基板１は、その支持基板１１が結晶相としてムライト相およびアルミナ相を含み、ムライト相の含有量が３５質量％以上６５質量％以下でかつアルミナ相の含有量が３５質量％以上６５質量％以下であることから、支持基板１１の研磨後の主面の平坦化度が高くなるとともに半導体膜１３の熱膨張係数αFに対する支持基板１１の熱膨張係数αSの比αF／αSが１に近くなる。これにより、複合基板１は、支持基板１１と半導体膜１３との接合性が高くなるとともに反りおよび割れの発生が抑制されるため、半導体膜１３上に高品質の半導体ウエハを高収率で効率よく形成することができる。
（支持基板）
図１を参照して、本実施形態の複合基板１に含まれる支持基板１１は、支持基板１１の研磨後の主面の平坦化度を高くする観点から、結晶相として３５質量％以上６５質量％以下のムライト相および３５質量％以上６５質量％以下のアルミナ相を含むことが必要である。さらに、支持基板１１は、研磨後の主面の平坦化度がより高くする観点から、ムライト相の含有量は、４０質量％以上６３質量％以下が好ましく、４５質量％以上６１質量％以下がより好ましい。また、支持基板１１のアルミナ相の含有量は、３７質量％以上５５質量％以下が好ましく、３９質量％以上４９質量％以下がより好ましい。
図１を参照して、本実施形態の複合基板１に含まれる支持基板１１は、支持基板１１の研磨後の主面の平坦化度を高くする観点から、結晶相として３５質量％以上６５質量％以下のムライト相および３５質量％以上６５質量％以下のアルミナ相を含むことが必要である。さらに、支持基板１１は、研磨後の主面の平坦化度がより高くする観点から、ムライト相の含有量は、４０質量％以上６３質量％以下が好ましく、４５質量％以上６１質量％以下がより好ましい。また、支持基板１１のアルミナ相の含有量は、３７質量％以上５５質量％以下が好ましく、３９質量％以上４９質量％以下がより好ましい。
支持基板１１において、ムライト相の化学組成はＡｌ6Ｓｉ2Ｏ13（３Ａｌ2Ｏ3・２ＳｉＯ2）またはその近傍の組成であり、アルミナ相の化学組成はＡｌ2Ｏ3である。結晶相であるムライト相およびアルミナ相の含有量は、Ｘ線回折により測定することができる。また、支持基板１１の研磨後の主面の平坦化度は、研磨後の主面のＪＩＳ Ｂ０６０１に規定する算術平均粗さＲａを測定することにより評価することができる。算術平均粗さＲａが小さいほど平坦化度が高く、算術平均粗さＲａが大きいほど平坦化度が低い。
支持基板１１は、研磨後の主面の平坦化度を高く維持したまま、フッ化水素酸などのエッチャントに対する被エッチング性を高めることにより複合基板１からの除去性を高める観点から、非結晶相として１０質量％以下のシリカ相をさらに含むことが好ましい。支持基板１１中のシリカ相の含有量が１０質量％を超えると、支持基板１１の研磨後の主面の平坦化度が低下する傾向がある。また、複合基板１からの支持基板１１の除去性を高める観点から、支持基板１１中のシリカ相の含有量は０．０２質量％以上が好ましい。また、支持基板１１において、シリカ相の化学組成はＳｉＯ2である。非結晶相であるシリカ相の含有量は、支持基板１１を十分にエッチングした後のエッチャント中のＳｉ濃度をＩＣＰ−ＯＥＳ（誘導結合プラズマ−発光）分析により測定することにより算出できる。
支持基板１１は、上記の特徴を有するものであればその製造方法および形態に特に制限はないが、各化学組成分の含有量の調整による物性の調節が容易な観点から、原料として、アルミナ粉末およびシリカ粉末の混合粉末、あるいはムライト粉末、アルミナ粉末およびシリカ粉末の混合粉末を用いて、これらの原料を焼結することにより得られた焼結体で形成することが好ましい。
（半導体膜）
図１を参照して、本実施形態の複合基板１に含まれる半導体膜１３の厚さは、その半導体膜１３上に結晶性の高い少なくとも１層の半導体層を成長させる観点から、その厚さが、１０μｍ以上が必要であり、２０μｍ以上が好ましく、５０μｍ以上がより好ましい。また、半導体膜１３の厚さは、安価な複合基板を得る観点から、その厚さが、２５０μｍ以下が好ましく、２００μｍ以下がより好ましい。
図１を参照して、本実施形態の複合基板１に含まれる半導体膜１３の厚さは、その半導体膜１３上に結晶性の高い少なくとも１層の半導体層を成長させる観点から、その厚さが、１０μｍ以上が必要であり、２０μｍ以上が好ましく、５０μｍ以上がより好ましい。また、半導体膜１３の厚さは、安価な複合基板を得る観点から、その厚さが、２５０μｍ以下が好ましく、２００μｍ以下がより好ましい。
本実施形態の複合基板１に含まれる半導体膜１３は、特に制限はないが、その半導体膜１３上に結晶性の高い少なくとも１層の半導体層を成長させる観点から、成長させようとする半導体層と化学組成が同一または近似していることが好ましい。たとえば、成長させようとする半導体層がＧａＮ系（Ｇａを含むＩＩＩ族窒化物）層の場合は、半導体膜１３はＧａＮ膜が好ましい。
（接合膜）
図１を参照して、本実施形態の複合基板１は、支持基板１１と半導体膜１３との接合強度を高める観点から、支持基板１１と半導体膜１３との間に接合膜１２が形成されていることが好ましい。接合膜１２は、特に制限はないが、支持基板１１と半導体膜１３との接合強度を高める効果が高い観点から、ＳｉＯ2層、ＴｉＯ2層などが好ましい。さらに、フッ化水素酸によりエッチング除去できる観点から、ＳｉＯ2層がより好ましい。
図１を参照して、本実施形態の複合基板１は、支持基板１１と半導体膜１３との接合強度を高める観点から、支持基板１１と半導体膜１３との間に接合膜１２が形成されていることが好ましい。接合膜１２は、特に制限はないが、支持基板１１と半導体膜１３との接合強度を高める効果が高い観点から、ＳｉＯ2層、ＴｉＯ2層などが好ましい。さらに、フッ化水素酸によりエッチング除去できる観点から、ＳｉＯ2層がより好ましい。
［実施形態２：半導体ウエハの製造方法］
図２、図３および図４を参照して、本発明の別の実施形態である半導体ウエハの製造方法は、結晶相として３５質量％以上６５質量％以下のムライト相および３５質量％以上６５質量％以下のアルミナ相とを含む支持基板１１と、支持基板１１の主面１１ｍ側に配置されている半導体膜１３と、を含む複合基板１を準備する工程（図２（Ａ）〜（Ｄ）、図３（Ａ）〜（Ｄ）および図４（Ａ））と、複合基板１の半導体膜１３上に少なくとも１層の半導体層２０を成長させて半導体層付複合基板２を形成する工程（図４（Ｂ））と、半導体層付複合基板２から支持基板１１を除去して半導体ウエハを形成する工程（図４（Ｃ））と、を含む。本実施形態の半導体ウエハ３の製造方法は、結晶相として３５質量％以上６５質量％以下のムライト相および３５質量％以上６５質量％以下のアルミナ相を含む支持基板１１とその主面１１ｍ側に配置されている半導体膜１３とを含む複合基板１の半導体膜１３上に、少なくとも１層の半導体層２０を成長させた後、支持基板を除去することにより、高品質の半導体ウエハ３を高収率で効率よく製造することができる。
図２、図３および図４を参照して、本発明の別の実施形態である半導体ウエハの製造方法は、結晶相として３５質量％以上６５質量％以下のムライト相および３５質量％以上６５質量％以下のアルミナ相とを含む支持基板１１と、支持基板１１の主面１１ｍ側に配置されている半導体膜１３と、を含む複合基板１を準備する工程（図２（Ａ）〜（Ｄ）、図３（Ａ）〜（Ｄ）および図４（Ａ））と、複合基板１の半導体膜１３上に少なくとも１層の半導体層２０を成長させて半導体層付複合基板２を形成する工程（図４（Ｂ））と、半導体層付複合基板２から支持基板１１を除去して半導体ウエハを形成する工程（図４（Ｃ））と、を含む。本実施形態の半導体ウエハ３の製造方法は、結晶相として３５質量％以上６５質量％以下のムライト相および３５質量％以上６５質量％以下のアルミナ相を含む支持基板１１とその主面１１ｍ側に配置されている半導体膜１３とを含む複合基板１の半導体膜１３上に、少なくとも１層の半導体層２０を成長させた後、支持基板を除去することにより、高品質の半導体ウエハ３を高収率で効率よく製造することができる。
（複合基板の準備工程）
図４（Ａ）を参照して、複合基板１を準備する工程において、複合基板１の支持基板１１の主面１１ｍ側に半導体膜１３を配置する方法には、特に制限はなく、支持基板１１の主面１１ｍ上に半導体膜１３を成長させる方法（第１の方法）、支持基板１１の主面１１ｍに、下地基板の主面上に成膜させた半導体膜１３を貼り合わせた後下地基板を除去する方法（第２の方法）、支持基板１１の主面１１ｍに半導体膜ドナー基板（図示せず）を貼り合わせた後その半導体膜ドナー基板を貼り合わせ面から所定の深さの面で切断することにより支持基板１１の主面１１ｍ上に半導体膜１３を形成する方法（第３の方法）などが挙げられる。支持基板１１が酸化物の焼結体で形成されている場合には、上記の第１の方法が困難であるため、上記の第２および第３のいずれかの方法が好ましく用いられる。上記の第２の方法において、支持基板１１に半導体膜１３を貼り合わせる方法には、特に制限はなく、支持基板１１の主面１１ｍに直接半導体膜１３を貼り合わせる方法、支持基板１１の主面１１ｍに接合膜１２を介在させて半導体膜１３を貼り合わせる方法などが挙げられる。上記の第３の方法において、支持基板１１に半導体膜ドナー基板を貼り合わせる方法には、特に制限はなく、支持基板１１の主面１１ｍに直接半導体膜ドナー基板を貼り合わせる方法、支持基板１１の主面１１ｍに接合膜１２を介在させて半導体膜ドナー基板を貼り合わせる方法などが挙げられる。
図４（Ａ）を参照して、複合基板１を準備する工程において、複合基板１の支持基板１１の主面１１ｍ側に半導体膜１３を配置する方法には、特に制限はなく、支持基板１１の主面１１ｍ上に半導体膜１３を成長させる方法（第１の方法）、支持基板１１の主面１１ｍに、下地基板の主面上に成膜させた半導体膜１３を貼り合わせた後下地基板を除去する方法（第２の方法）、支持基板１１の主面１１ｍに半導体膜ドナー基板（図示せず）を貼り合わせた後その半導体膜ドナー基板を貼り合わせ面から所定の深さの面で切断することにより支持基板１１の主面１１ｍ上に半導体膜１３を形成する方法（第３の方法）などが挙げられる。支持基板１１が酸化物の焼結体で形成されている場合には、上記の第１の方法が困難であるため、上記の第２および第３のいずれかの方法が好ましく用いられる。上記の第２の方法において、支持基板１１に半導体膜１３を貼り合わせる方法には、特に制限はなく、支持基板１１の主面１１ｍに直接半導体膜１３を貼り合わせる方法、支持基板１１の主面１１ｍに接合膜１２を介在させて半導体膜１３を貼り合わせる方法などが挙げられる。上記の第３の方法において、支持基板１１に半導体膜ドナー基板を貼り合わせる方法には、特に制限はなく、支持基板１１の主面１１ｍに直接半導体膜ドナー基板を貼り合わせる方法、支持基板１１の主面１１ｍに接合膜１２を介在させて半導体膜ドナー基板を貼り合わせる方法などが挙げられる。
上記の複合基板１を準備する工程は、特に制限はないが、効率的に品質の高い複合基板１を準備する観点から、たとえば、図２を参照して、上記の第２の方法においては、支持基板１１を準備するサブ工程（図２（Ａ））と、下地基板３０の主面３０ｎ上に半導体膜１３を成膜するサブ工程（図２（Ｂ））と、支持基板１１と半導体膜１３とを貼り合わせるサブ工程（図２（Ｃ））と、下地基板３０を除去するサブ工程（図２（Ｄ））と、含むことができる。
図２（Ｃ）では、支持基板１１と半導体膜１３とを貼り合わせるサブ工程において、支持基板１１の主面１１ｍ上に接合膜１２ａに形成し（図２（Ｃ１））、下地基板３０の主面３０ｎ上に成長させられた半導体膜１３の主面１３ｎ上に接合膜１２ｂを形成した（図２（Ｃ２））後、支持基板１１上に形成された接合膜１２ａの主面１２ａｍと下地基板３０上に成膜された半導体膜１３上に形成された接合膜１２ｂの主面１２ｂｎとを貼り合わせることにより、接合膜１２ａと接合膜１２ｂとが接合して形成された接合膜１２を介在させて支持基板１１と半導体膜１３とが貼り合わされる（図２（Ｃ３））。しかし、支持基板１１と半導体膜１３とが互いに接合可能なものであれば、支持基板１１と半導体膜１３とを、接合膜１２を介在させることなく直接貼り合わせることができる。
支持基板１１と半導体膜１３とを貼り合わせる具体的な手法としては、特に制限はないが、貼り合わせ後高温でも接合強度を保持できる観点から、貼り合わせ面を洗浄しそのまま貼り合わせた後６００℃〜１２００℃程度に昇温して接合する直接接合法、貼り合わせ面を洗浄しプラズマやイオンなどで活性化させた後に室温（たとえば２５℃）〜４００℃程度の低温で接合する表面活性化法などが好ましく用いられる。
また、上記の複合基板１を準備する工程は、たとえば、図３を参照して、上記の第３の方法においては、支持基板１１を準備するサブ工程（図３（Ａ））と、半導体膜ドナー基板１３Ｄを準備するサブ工程（図３（Ｂ））と、支持基板１１と半導体膜ドナー基板１３Ｄとを貼り合わせるサブ工程（図３（Ｃ））と、半導体膜ドナー基板１３Ｄの貼り合わせ主面１３ｎから内部に所定の距離に位置する面で半導体膜ドナー基板１３Ｄを切断するサブ工程（図３（Ｄ））と、含むことができる。
図３（Ｂ）に示す半導体膜ドナー基板１３Ｄとは、ＩＩＩ族窒化物複合基板１を形成するために支持基板１１に半導体膜１３を提供する基板をいう。図３（Ｂ）を参照して、半導体膜ドナー基板１３Ｄを準備する工程において、半導体膜ドナー基板１３Ｄを製造する方法は、特に制限なく、半導体膜ドナー基板１３ＤがＩＩＩ−Ｖ族化合物半導体膜ドナー基板のときはＨＶＰＥ（ハイドライド気相成長）法、ＭＯＣＶＤ（有機金属化学気相堆積）法、ＭＢＥ（分子線成長）法、昇華法、フラックス法、高窒素圧溶液法などにより好適に行なうことができ、半導体膜ドナー基板１３ＤがＩＶ族元素半導体膜ドナー基板またはＩＶ族化合物半導体膜ドナー基板のときはＬＰＥ(液相成長)法、ＭＯＣＶＤ法、ＭＢＥ法、昇華法などにより好適に行なうことができる。
図３（Ｃ）では、支持基板１１と半導体膜１３とを貼り合わせるサブ工程において、支持基板１１の主面１１ｍ上に接合膜１２ａに形成し（図３（Ｃ１））、ＩＩＩ族窒化物膜ドナー基板１３Ｄの主面１３ｎ上に接合膜１２ｂを形成した（図３（Ｃ２））後、支持基板１１上に形成された接合膜１２ａの主面１２ａｍとＩＩＩ族窒化物膜ドナー基板１３Ｄ上に形成された接合膜１２ｂの主面１２ｂｎとを貼り合わせることにより、接合膜１２ａと接合膜１２ｂとが接合して形成された接合膜１２を介在させて支持基板１１と半導体膜１３とが貼り合わされる（図３（Ｃ３））。しかし、支持基板１１と半導体膜１３とが互いに接合可能なものであれば、支持基板１１と半導体膜１３とを、接合膜１２を介在させることなく直接貼り合わせることができる。ここで、支持基板１１と半導体膜１３とを貼り合わせる具体的な手法としては、上記の図２（Ｃ）で説明したように、直接接合法、表面活性化法などが好ましく用いられる。こうして支持基板１１と半導体膜ドナー基板１３Ｄとが貼り合わされた接合基板１Ｌが得られる。
図３（Ｄ）を参照して、半導体膜ドナー基板１３Ｄを切断するサブ工程においては、接合基板１Ｌの半導体膜ドナー基板１３Ｄの貼り合わせ主面１３ｎから内部に所定の距離に位置する面で半導体膜ドナー基板１３Ｄを切断することにより、複合基板１が形成される。
半導体膜ドナー基板１３Ｄを切断する方法は、特に制限はなく、ワイヤーソー、ブレードソー、レーザ加工、放電加工、ウォータージェットなどの方法が挙げられる。ＩＩＩ族窒化物膜ドナー基板１３Ｄをワイヤーソーで切断する場合、大口径のＩＩＩ族窒化物膜ドナー基板１３Ｄを平坦に切断するためには固定砥粒ワイヤーを用いることが好ましく、切断代（せつだんしろ）を低減するためには細線ワイヤーを用いることが好ましい。切断代を低減するためには遊離砥粒方式が好ましい。また、ＩＩＩ族窒化物膜ドナー基板１３Ｄをワイヤーソーで切断する際には、切断抵抗によるワイヤーの曲がりを低減して厚さの精度および平坦性を高めるために、ワイヤーの張力を増加し、線速を増加させることが好ましい。そのためには、高剛性のワイヤーソー装置が好ましい。
また、切断抵抗を低減して厚さの精度および平坦性を高めるために、ワイヤーを揺動させ、それに同期して半導体膜ドナー基板１３Ｄを振動させることが好ましい。具体的には、半導体膜ドナー基板１３Ｄの切断の進行方向に対して垂直またはそれに近い角度にワイヤーソーが位置しているときは半導体膜ドナー基板１３Ｄが切断の進行方向に動き、半導体膜ドナー基板１３Ｄの切断の進行方向に対して垂直から遠い角度にワイヤーソーが位置しているときは半導体膜ドナー基板１３Ｄが切断の進行方向と反対方向に動くことにより、切断抵抗を低減することができる。
なお、半導体膜ドナー基板１３Ｄが、ＧａＮ膜ドナー基板などのＩＩＩ族窒化物膜ドナー基板の場合は、サファイア基板およびＳｉＣ基板などに比べて脆くて割れ易いため、サファイア基板およびＳｉＣ基板と同様の切断方法では良好に切断することができない。ＩＩＩ族窒化物膜ドナー基板の切断においてはその切断抵抗をさらに低減することが必要である。切断抵抗を低減して厚さの精度および平坦性を高めるためには、スライス用加工液の粘度η(単位：Ｐａ・ｓ)、加工液の流量Ｑ(単位：ｍ3／ｓ)、ワイヤー線速度Ｖ(単位：ｍ／ｓ)、最大切断長さＬ(単位：ｍ)、切断速度Ｐ（単位：ｍ／ｓ）、および同時切断数ｎを用いて、Ｒ＝（η×Ｑ×Ｖ）／（Ｌ×Ｐ×ｎ）で表される抵抗係数Ｒ(単位：Ｎ)が、適切な範囲にあること、具体的には４０００以上５０００以下であることが好ましい。
切断により得られた複合基板１は、その半導体膜１３および支持基板１１の主面を研磨することにより、所望の厚さおよびその均一性を得ることができる。具体的には、研磨時の研磨装置への複合基板１の貼付には、吸着固定、バックパッドによる固定を行うことができる。また、保持プレートへ複合基板１を貼り付けた後に研磨装置に貼り付けることもできる。真空チャック、エアバッグ加圧、重りなどの機械的加圧により、傾きを抑制し、反りを矯正して貼り付けることができる。複合基板１を吸着固定することもできる。複合基板１を研磨装置に均一に貼り付けることで、研磨後の厚さ分布を低減することができる。
上記のように、複合基板を準備する工程においては、複合基板１の半導体膜１３の厚さ分布を低減するとともに半導体膜１３の切断によるダメージ層を除去して結晶品質を高く維持し、主面を平滑化する観点から、切断により得られた複合基板１の半導体膜１３の主面を研磨することが好ましい。
このため、複合基板を準備する工程においては、接合基板１Ｌの半導体膜ドナー基板１３Ｄを切断する面である半導体膜ドナー基板１３Ｄの貼り合わせ主面から内部に所定の距離に位置する面における所定の距離とは、製造の目的とする複合基板１の半導体膜１３の厚さに研磨代（けんましろ）の厚さを加えた距離とすることが好ましい。ここで、研磨代は、特に制限はないが、厚さ分布およびオフ角分布を低減しかつダメージ層を除去する観点から、１０μｍ以上が好ましく、２０μｍ以上がより好ましく、３０μｍ以上がさらに好ましい。また、研磨代は、半導体膜ドナー基板１３Ｄの材料ロスを低減する観点から、１００μｍ以下が好ましく、８０μｍ以下がより好ましく、６０μｍ以下がさらに好ましい。
また、図３（Ｄ）および（Ｂ）を参照して、残りの半導体膜ドナー基板１３Ｄｒは、その主面を研磨することにより、繰り返し用いることができる。
こうして得られる複合基板１において、支持基板１１、半導体膜１３および接合膜１２の材料などについては、上述の通りであるため、ここでは繰り返さない。
（半導体層付複合基板の形成工程）
図４（Ｂ）を参照して、半導体層付複合基板２を得る工程は、複合基板１の半導体膜１３上に、少なくとも１層の半導体層２０を成長させることにより行なわれる。少なくとも１層の半導体層２０を成長させる方法は、特に制限はなく、半導体層２０がＩＩＩ−Ｖ族化合物半導体層のときはＨＶＰＥ（ハイドライド気相成長）法、ＭＯＣＶＤ（有機金属化学気相堆積）法、ＭＢＥ（分子線成長）法、昇華法、フラックス法、高窒素圧溶液法、ＰＬＥ（位相制御成長）法などにより好適に行なうことができ、半導体層２０がＩＶ族元素半導体層のときはＣＶＤ（化学気相堆積）法、ＭＢＥ法、溶液成長法などにより好適に行なうことができ、半導体層２０がＩＶ族化合物半導体層のときはＣＶＤ法、ＭＢＥ法、昇華法、ＬＰＥ（液相成長）法などにより好適に行なうことができる。
図４（Ｂ）を参照して、半導体層付複合基板２を得る工程は、複合基板１の半導体膜１３上に、少なくとも１層の半導体層２０を成長させることにより行なわれる。少なくとも１層の半導体層２０を成長させる方法は、特に制限はなく、半導体層２０がＩＩＩ−Ｖ族化合物半導体層のときはＨＶＰＥ（ハイドライド気相成長）法、ＭＯＣＶＤ（有機金属化学気相堆積）法、ＭＢＥ（分子線成長）法、昇華法、フラックス法、高窒素圧溶液法、ＰＬＥ（位相制御成長）法などにより好適に行なうことができ、半導体層２０がＩＶ族元素半導体層のときはＣＶＤ（化学気相堆積）法、ＭＢＥ法、溶液成長法などにより好適に行なうことができ、半導体層２０がＩＶ族化合物半導体層のときはＣＶＤ法、ＭＢＥ法、昇華法、ＬＰＥ（液相成長）法などにより好適に行なうことができる。
複合基板１の半導体膜１３上に成長させる少なくとも１層の半導体層２０は、品質のよい半導体層２０を成長させる観点から、半導体層２０は、半導体膜１３に比べて、化学組成が近似することが好ましく、同一であることがより好ましい。ここで、化学組成が近似するとは、同一ではないが、いずれもＩＩＩ−Ｖ族化合物、ＩＶ族元素、またはＩＶ族化合物であることをいう。化学組成が同一とは、構成元素が同一であることをいう。
また、成長させる半導体層２０の結晶性を向上させる観点から、複合基板１の半導体膜１３の主面１３ｍ上に少なくとも半導体層２０を成長させる工程は、半導体膜１３の主面１３ｍ上に半導体バッファ層２１を成長させるサブ工程と、半導体バッファ層２１の主面２１ｍ上に半導体結晶層２３を成長させるサブ工程と、を含むことが好ましい。ここで、半導体バッファ層２１とは、半導体結晶層２３に比べて低い温度で成長される結晶性が低いまたは非結晶（アモルファス）の層をいう。
このようにして、複合基板１の半導体膜１３上に少なくとも１層の半導体層２０が配置された半導体層付複合基板２が得られる。
（半導体ウエハを得る工程）
図４（Ｃ）を参照して、半導体層２０を含む半導体ウエハ３を得る工程は、半導体層付複合基板２から支持基板１１を除去することにより行なわれる。支持基板１１を除去する方法は、特に制限はないが、支持基板１１を効率的に除去する観点から、支持基板１１をエッチングにより溶解させて除去する方法、支持基板１１を研削または研磨により除去する方法が好ましい。支持基板１１に含まれる非結晶相のシリカ相が０．０５質量％以上の場合は、支持基板１１をフッ化水素酸によってエッチング除去する方法が好ましい。支持基板１１に含まれる非結晶相のシリカ相が０．０５質量未満または非結晶相のシリカ相が含まれない場合は、支持基板１１を研削または研磨により除去する方法が好ましい。
図４（Ｃ）を参照して、半導体層２０を含む半導体ウエハ３を得る工程は、半導体層付複合基板２から支持基板１１を除去することにより行なわれる。支持基板１１を除去する方法は、特に制限はないが、支持基板１１を効率的に除去する観点から、支持基板１１をエッチングにより溶解させて除去する方法、支持基板１１を研削または研磨により除去する方法が好ましい。支持基板１１に含まれる非結晶相のシリカ相が０．０５質量％以上の場合は、支持基板１１をフッ化水素酸によってエッチング除去する方法が好ましい。支持基板１１に含まれる非結晶相のシリカ相が０．０５質量未満または非結晶相のシリカ相が含まれない場合は、支持基板１１を研削または研磨により除去する方法が好ましい。
（実施例１）
１．複合基板の半導体膜を形成するＧａＮ結晶の熱膨張係数の測定
複合基板の半導体膜を形成するＧａＮ結晶の熱膨張係数を測定するために、基板ＨＶＰＥ法により成長させた、転位密度が１×１０6ｃｍ-2、シリコン（Ｓｉ）濃度が１×１０18ｃｍ-2、酸素（Ｏ）濃度が１×１０17ｃｍ-2、炭素（Ｃ）濃度が１×１０16ｃｍ-2のＧａＮ単結晶から、サイズが２×２×２０ｍｍ（長手方向がａ軸、長手方向に平行な面がｃ面およびｍ面のいずれかで構成され、面方位の精度は±０．１°以内）の評価用サンプルを切り出した。
１．複合基板の半導体膜を形成するＧａＮ結晶の熱膨張係数の測定
複合基板の半導体膜を形成するＧａＮ結晶の熱膨張係数を測定するために、基板ＨＶＰＥ法により成長させた、転位密度が１×１０6ｃｍ-2、シリコン（Ｓｉ）濃度が１×１０18ｃｍ-2、酸素（Ｏ）濃度が１×１０17ｃｍ-2、炭素（Ｃ）濃度が１×１０16ｃｍ-2のＧａＮ単結晶から、サイズが２×２×２０ｍｍ（長手方向がａ軸、長手方向に平行な面がｃ面およびｍ面のいずれかで構成され、面方位の精度は±０．１°以内）の評価用サンプルを切り出した。
上記の評価用サンプルについて、室温（２５℃）から８００℃ まで昇温したときの平均熱膨張係数をＴＭＡ（熱機械分析）により測定した。具体的には、（株）リガク製ＴＭＡ８３１０を用いて示差膨張方式により窒素ガス流通雰囲気下で評価サンプルの熱膨張係数を測定した。かかる測定により得られた複合基板の半導体膜を形成するＧａＮ結晶のａ軸方向の２５℃から８００℃までにおける平均熱膨張係数αF(GaN)は、５．８４×１０-6／℃であった。
２．複合基板の準備工程
（１）支持基板を準備するサブ工程
図２（Ａ）を参照して、支持基板１１の材料として、アルミナ（Ａｌ2Ｏ3）粉末とシリカ（ＳｉＯ2）粉末とを、以下の質量比で混合した１３種類の原料１Ａ〜１Ｍを、大気雰囲気下、１７００℃で２０時間焼結させることにより、１３種類の焼結体１Ａ〜１Ｍを準備した。ここで、Ａｌ2Ｏ3粉末とＳｉＯ2粉末との質量比Ａｌ2Ｏ3：ＳｉＯ2は、原料１Ａが６５：３５、原料１Ｂが７０：３０、原料１Ｃが７３：２７、原料１Ｄが７７：２３、原料１Ｅが７９：２１、原料１Ｆが８１：１９、原料１Ｇが８３：１７、原料１Ｈが８５：１５、原料１Ｉが８７：１３、原料１Ｊが８９：１１、原料１Ｋが９２：８、原料１Ｌが９５：５、原料１Ｍが９８：２であった。
（１）支持基板を準備するサブ工程
図２（Ａ）を参照して、支持基板１１の材料として、アルミナ（Ａｌ2Ｏ3）粉末とシリカ（ＳｉＯ2）粉末とを、以下の質量比で混合した１３種類の原料１Ａ〜１Ｍを、大気雰囲気下、１７００℃で２０時間焼結させることにより、１３種類の焼結体１Ａ〜１Ｍを準備した。ここで、Ａｌ2Ｏ3粉末とＳｉＯ2粉末との質量比Ａｌ2Ｏ3：ＳｉＯ2は、原料１Ａが６５：３５、原料１Ｂが７０：３０、原料１Ｃが７３：２７、原料１Ｄが７７：２３、原料１Ｅが７９：２１、原料１Ｆが８１：１９、原料１Ｇが８３：１７、原料１Ｈが８５：１５、原料１Ｉが８７：１３、原料１Ｊが８９：１１、原料１Ｋが９２：８、原料１Ｌが９５：５、原料１Ｍが９８：２であった。
準備した１３種類の焼結体１Ａ〜１Ｍには、Ｘ線回折により確認したところ、いずれについても結晶相としてムライト（Ａｌ6Ｓｉ2Ｏ13）相およびアルミナ（Ａｌ2Ｏ3）相が存在していた。非結晶相であるシリカ（ＳｉＯ2）相は、Ｘ線回折では検出されないが、焼結体を２０ｍｍ×１０ｍｍ×厚さ０．１５ｍｍの大きさに加工し、４５質量％のフッ化水素酸水溶液２００ｍｌに２０時間溶解させて得られた溶液を、ＩＣＰ−ＯＥＳ（誘導結合プラズマ−発光）分析により評価し、検出されたＳｉ量から焼結体中のシリカ含有量を算出した。この結果と、Ｘ線回折の結果を併せて支持基板１１の組成比とした。
また、上記１３種類の焼結体１Ａ〜１Ｍのそれぞれからサイズが２×２×２０ｍｍ（長手方向は焼結体から切り出される支持基板の主面に実質的に平行な方向）の測定用サンプルを切り出した。ここで、焼結体１Ａ〜１Ｍは方向特異性がないため、切り出し方向は任意とした。それらの測定用サンプルについて、上記と同様にして、室温（２５℃）から８００℃まで昇温した時の平均熱膨張係数αSを測定した。
焼結体１Ａは、結晶相であるムライト相およびアルミナ相と非結晶相シリカ相との質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が８９：１：１０であり、２５℃から８００℃までにおける平均熱膨張係数αS（以下、単に平均熱膨張係数αＳという）が４．０×１０-6／℃であり、ＧａＮ結晶のａ軸方向の平均熱膨張係数αF(GaN)に対する焼結体の熱膨張係数αSの比（以下、αS／αF(GaN)比という）が０．６８３であった。焼結体１Ｂは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が９６：１：３であり、平均熱膨張係数αSが４．５×１０-6／℃であり、αS／αF(GaN)比が０．７６８であった。焼結体１Ｃは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が９５：４：１であり、平均熱膨張係数αSが４．８×１０-6／℃であり、αS／αF(GaN)比が０．８１９であった。焼結体１Ｄは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が７９：１９：１であり、平均熱膨張係数αSが５．１×１０-6／℃であり、αS／αF(GaN)比が０．８７０であった。焼結体１Ｅは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が７３．９：２６：０．１であり、平均熱膨張係数αSが５．４×１０-6／℃であり、αS／αF(GaN)比が０．９２２であった。焼結体１Ｆは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が６７．０２：３２：０．０８であり、平均熱膨張係数αSが５．６×１０-6／℃であり、αS／αF(GaN)比が０．９５６であった。焼結体１Ｇは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が６０．９４：３９：０．０６であり、平均熱膨張係数αSが５．８×１０-6／℃であり、αS／αF(GaN)比が０．９９０であった。焼結体１Ｈは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が５２．９４：４７：０．０６であり、平均熱膨張係数αSが６．０×１０-6／℃であり、αS／αF(GaN)比が１．０２４であった。焼結体１Ｉは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が４５：５４．９５：０．０５であり、平均熱膨張係数αSが６．２×１０-6／℃であり、αS／αF(GaN)比が１．０５８であった。焼結体１Ｊは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が３８：６１．９５：０．０５であり、平均熱膨張係数αSが６．５×１０-6／℃であり、αS／αF(GaN)比が１．１０９であった。焼結体１Ｋは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が２８：７１．９６：０．０４であり、平均熱膨張係数αSが６．９×１０-6／℃であり、αS／αF(GaN)比が１．１７７であった。焼結体１Ｌは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が１７：８２．９７：０．０３であり、平均熱膨張係数αSが７．３×１０-6／℃であり、αS／αF(GaN)比が１．２４６であった。焼結体１Ｍは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が７：９２．９９：０．０１であり、平均熱膨張係数αSが７．９×１０-6／℃であり、αS／αF(GaN)比が１．３４８であった。
上記１３種類の焼結体１Ａ〜１Ｍから、直径４インチ（１０１．６ｍｍ）で厚さ０．４０ｍｍの支持基板をそれぞれ切り出して、それぞれの支持基板の両主面を鏡面に研磨して、１３種類の支持基板１Ａ〜１Ｍを作製した。研磨後の支持基板１Ａ〜１Ｍの主面の平坦化度は、ＡＦＭ（電子間力顕微鏡）を用いて２０μｍ×２０μｍの範囲で測定したＪＩＳ Ｂ０６０１に規定する算術平均粗さＲａの値により評価した。主面の平坦化度の評価は、算術平均粗さＲａが１０ｎｍ以下のものを高、算術平均粗さＲａが１０ｎｍより大きく２０ｎｍ以下のものを中、算術平均粗さＲａが２０ｎｍより大きいものを低、とした。主面の平坦化度は、支持基板１Ａが低、支持基板１Ｂ〜１Ｄが中、支持基板１Ｅ〜１Ｍが高であった。
（２）下地基板上に半導体膜を成膜するサブ工程
図２（Ｂ）を参照して、下地基板３０として、鏡面に研磨された（１１１）面の主面３０ｎを有する直径５インチ（１２７ｍｍ）で厚さ０．５ｍｍのＳｉ基板を準備した。
図２（Ｂ）を参照して、下地基板３０として、鏡面に研磨された（１１１）面の主面３０ｎを有する直径５インチ（１２７ｍｍ）で厚さ０．５ｍｍのＳｉ基板を準備した。
上記の下地基板３０の主面３０ｎ上に、半導体膜１３ として厚さ０．４μｍ のＧａＮ膜をＭＯＣＶＤ法により成膜した。成膜条件は、原料ガスとしてＴＭＧガスおよびＮＨ3ガスを使用し、キャリアガスとしてＨ2ガスを使用し、成膜温度１０００℃、成膜圧力は１気圧とした。なお、こうして得られた半導体膜１３の主面１３ｍは、（０００１）面からのオフ角が±１°以内の面方位を有していた。
（３）支持基板と半導体膜とを貼り合わせるサブ工程
図２（Ｃ）中の（Ｃ１）を参照して、図２（Ａ）の支持基板１１である支持基板１Ａ〜１Ｍのそれぞれの主面１１ｍ上に厚さ２μｍのＳｉＯ2膜をＣＶＤ（化学気相堆積）法により成膜した。次いで、かかる支持基板１Ａ〜１Ｍのそれぞれの主面１１ｍ上の厚さ２μｍのＳｉＯ2膜を、ＣｅＯ2スラリーを用いて研磨することにより、厚さ０．２μｍ のＳｉＯ2膜だけ残存させて、接合膜１２ａとした。これにより、支持基板１Ａ〜１Ｍのそれぞれの主面１１ｍの空隙が埋められ、接合膜１２ａである平坦な主面１２ａｍを有する厚さ０．２μｍのＳｉＯ2膜が得られた。
図２（Ｃ）中の（Ｃ１）を参照して、図２（Ａ）の支持基板１１である支持基板１Ａ〜１Ｍのそれぞれの主面１１ｍ上に厚さ２μｍのＳｉＯ2膜をＣＶＤ（化学気相堆積）法により成膜した。次いで、かかる支持基板１Ａ〜１Ｍのそれぞれの主面１１ｍ上の厚さ２μｍのＳｉＯ2膜を、ＣｅＯ2スラリーを用いて研磨することにより、厚さ０．２μｍ のＳｉＯ2膜だけ残存させて、接合膜１２ａとした。これにより、支持基板１Ａ〜１Ｍのそれぞれの主面１１ｍの空隙が埋められ、接合膜１２ａである平坦な主面１２ａｍを有する厚さ０．２μｍのＳｉＯ2膜が得られた。
また、図２（Ｃ）中の（Ｃ２）を参照して、図２（Ｂ）の下地基板３０であるＳｉ基板上に成膜された半導体膜１３であるＧａＮ膜の主面１３ｎ上に厚さ２μｍのＳｉＯ2膜をＣＶＤ法により成膜した。次いで、この厚さ２μｍのＳｉＯ2膜を、ＣｅＯ2スラリーを用いて研磨することにより、厚さ０．２μｍのＳｉＯ2膜だけ残存させて、接合膜１２ｂとした。
次いで、図２（Ｃ）中の（Ｃ３）を参照して、支持基板１１である支持基板１Ａ〜１Ｍのそれぞれに形成された接合膜１２ａの主面１２ａｍおよび下地基板３０であるＳｉ基板上に成膜された半導体膜１３上に形成された接合膜１２ｂの主面１２ｂｎをアルゴンプラズマにより清浄化および活性化させた後、接合膜１２ａの主面１２ａｍと接合膜１２ｂの主面１２ｂｎとを貼り合わせて、窒素雰囲気下３００℃で２時間熱処理した。
（４）下地基板を除去するサブ工程
図２（Ｄ）を参照して、支持基板１１である支持基板１Ａ〜１Ｍのそれぞれの裏側（半導体膜１３が貼り合わされていない側）の主面および側面をワックス４０で覆って保護した後、１０質量％のフッ化水素酸および５質量％の硝酸を含む混酸水溶液を用いて、エッチングにより下地基板３０であるＳｉ基板を除去した。こうして、図４（Ａ）に示すような支持基板１１である支持基板１Ａ〜１Ｍのそれぞれの主面１１ｍ側に半導体膜１３であるＧａＮ膜が配置された複合基板１である複合基板１Ａ〜１Ｍが得られた。
図２（Ｄ）を参照して、支持基板１１である支持基板１Ａ〜１Ｍのそれぞれの裏側（半導体膜１３が貼り合わされていない側）の主面および側面をワックス４０で覆って保護した後、１０質量％のフッ化水素酸および５質量％の硝酸を含む混酸水溶液を用いて、エッチングにより下地基板３０であるＳｉ基板を除去した。こうして、図４（Ａ）に示すような支持基板１１である支持基板１Ａ〜１Ｍのそれぞれの主面１１ｍ側に半導体膜１３であるＧａＮ膜が配置された複合基板１である複合基板１Ａ〜１Ｍが得られた。
３．半導体層の形成工程
図４（Ｂ）を参照して、複合基板１である複合基板１Ａ〜１Ｍの半導体膜１３であるＧａＮ膜の主面１３ｍ（かかる主面は（０００１）面である。）上および直径４インチ（１０１．６ｍｍ）で厚さ１ｍｍのサファイア基板の主面（かかる主面は（０００１）面である。）上に、それぞれＭＯＣＶＤ法により半導体層２０としてＧａＮ層を成長させた。かかる半導体層２０の成長においては、原料ガスとしてＴＭＧ（トリメチルガリウム）ガスおよびＮＨ3ガスを使用し、キャリアガスとしてＨ2ガスを使用して、まず、５００℃で、半導体バッファ層２１として厚さ０．１μｍのＧａＮバッファ層を成長させ、次いで、１０５０℃で、半導体結晶層２３として厚さ５μｍのＧａＮ結晶層を成長させた。ここで、ＧａＮ結晶層の成長速度は１μｍ／ｈｒであった。その後、複合基板１Ａ〜１Ｍのそれぞれに半導体層３０であるＧａＮ層が形成された半導体層付複合基板１Ａ〜１Ｍを１０℃／ｍｉｎの速度で室温（２５℃）まで冷却した。
図４（Ｂ）を参照して、複合基板１である複合基板１Ａ〜１Ｍの半導体膜１３であるＧａＮ膜の主面１３ｍ（かかる主面は（０００１）面である。）上および直径４インチ（１０１．６ｍｍ）で厚さ１ｍｍのサファイア基板の主面（かかる主面は（０００１）面である。）上に、それぞれＭＯＣＶＤ法により半導体層２０としてＧａＮ層を成長させた。かかる半導体層２０の成長においては、原料ガスとしてＴＭＧ（トリメチルガリウム）ガスおよびＮＨ3ガスを使用し、キャリアガスとしてＨ2ガスを使用して、まず、５００℃で、半導体バッファ層２１として厚さ０．１μｍのＧａＮバッファ層を成長させ、次いで、１０５０℃で、半導体結晶層２３として厚さ５μｍのＧａＮ結晶層を成長させた。ここで、ＧａＮ結晶層の成長速度は１μｍ／ｈｒであった。その後、複合基板１Ａ〜１Ｍのそれぞれに半導体層３０であるＧａＮ層が形成された半導体層付複合基板１Ａ〜１Ｍを１０℃／ｍｉｎの速度で室温（２５℃）まで冷却した。
室温まで冷却後に成膜装置から取り出された半導体層付複合基板１Ａ〜１Ｍにの反り形状および反り量を、半導体層２０であるＧａＮ層側の主面をＣｏｒｎｉｎｇ Ｔｒｏｐｅｌ社のＦＭ２００ＥＷａｆｅｒを用いて観察される光干渉縞により測定した。
半導体層付複合基板１Ａは、半導体層側が凹状に反り、反り量が７００μｍであった。半導体層付複合基板１Ｂは、半導体層側が凹状に反り、反り量が６５０μｍであった。半導体層付複合基板１Ｃは、半導体層側が凹状に反り、反り量が６３０μｍであった。半導体層付複合基板１Ｄは、半導体層側が凹状に反り、反り量が４５０μｍであった。半導体層付複合基板１Ｅは、半導体層側が凹状に反り、反り量が３５０μｍであった。半導体層付複合基板１Ｆは、半導体層側が凹状に反り、反り量が２３０μｍであった。半導体層付複合基板１Ｇは、半導体層側が凹状に反り、反り量が１５０μｍであった。半導体層付複合基板１Ｈは、半導体層側が凹状に反り、反り量が１０μｍであった。半導体層付複合基板１Ｉは、半導体層側が凸状に反り、反り量が１３μｍであった。半導体層付複合基板１Ｊは、半導体層側が凸状に反り、反り量が１００μｍであった。半導体層付複合基板１Ｋは、半導体層側が凸状に反り、反り量が２２０μｍであった。半導体層付複合基板１Ｌは、半導体層側が凸状に反り、反り量が７５０μｍであった。半導体層付複合基板１Ｍは、半導体層側が凸状に反り、支持基板が割れたため、反り量の測定が困難であった。これらの結果を表１にまとめた。表１において、「−」は、その物性値が未測定であることを示す。
４．支持基板の除去工程
図４（Ｃ）を参照して、上記で得られた半導体層付複合基板１Ａ〜１Ｍを、４５質量％のフッ化水素酸水溶液に浸漬することにより、支持基板１１である支持基板１Ａ〜１Ｍおよび接合膜１２であるＳｉＯ2膜を溶解させることにより除去して、半導体膜１３であるＧａＮ膜の主面１３ｍ上に成長された半導体層２０である半導体ウエハ１Ａ〜１Ｍが得られた。下地基板の除去時間は、表１に示すように、半導体層付複合基板１Ａ〜１Ｌについて５００時間未満であり、半導体層付複合基板１Ｍについては５００時間以上であった。
図４（Ｃ）を参照して、上記で得られた半導体層付複合基板１Ａ〜１Ｍを、４５質量％のフッ化水素酸水溶液に浸漬することにより、支持基板１１である支持基板１Ａ〜１Ｍおよび接合膜１２であるＳｉＯ2膜を溶解させることにより除去して、半導体膜１３であるＧａＮ膜の主面１３ｍ上に成長された半導体層２０である半導体ウエハ１Ａ〜１Ｍが得られた。下地基板の除去時間は、表１に示すように、半導体層付複合基板１Ａ〜１Ｌについて５００時間未満であり、半導体層付複合基板１Ｍについては５００時間以上であった。
なお、半導体ウエハ１Ａ〜１Ｍにおいても反りがＣｏｒｎｉｎｇ Ｔｒｏｐｅｌ社のＦＭ２００ＥＷａｆｅｒを用いて観察される光干渉縞による測定により認められ、半導体ウエハ１Ａ〜１Ｍの反りの大小関係には、半導体層付複合基板１Ａ〜１Ｍにおける反りの大小関係が維持されていた。
（実施例２）
１．複合基板の半導体膜を形成するＧａＮ結晶の熱膨張係数の測定
複合基板の半導体膜を形成するＧａＮ結晶の熱膨張係数を実施例１と同様にして測定したところ、複合基板の半導体膜を形成するＧａＮ結晶のａ軸方向の２５℃から８００℃までにおける平均熱膨張係数αF(GaN)は、５．８４×１０-6／℃であった。
１．複合基板の半導体膜を形成するＧａＮ結晶の熱膨張係数の測定
複合基板の半導体膜を形成するＧａＮ結晶の熱膨張係数を実施例１と同様にして測定したところ、複合基板の半導体膜を形成するＧａＮ結晶のａ軸方向の２５℃から８００℃までにおける平均熱膨張係数αF(GaN)は、５．８４×１０-6／℃であった。
２．複合基板の準備工程
（１）支持基板を準備するサブ工程
図２（Ａ）を参照して、支持基板１１の材料として、ムライト（Ａｌ6Ｓｉ2Ｏ13）粉末とアルミナ（Ａｌ2Ｏ3）粉末とシリカ（ＳｉＯ2）粉末とを、以下の質量比で混合した１０種類の原料２Ａ〜２Ｊを、アルゴンガス雰囲気下一軸方向に５０ＭＰａの圧力をかけて１７００℃で２時間焼結させることにより、１０種類の焼結体２Ａ〜２Ｊを準備した。ここで、Ａｌ6Ｓｉ2Ｏ13粉末とＡｌ2Ｏ3粉末とＳｉＯ2粉末との質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2は、原料２Ａが５０：２２：２８、原料２Ｂが５０：３０：２０、原料２Ｃが５０：３２：１８、原料２Ｄが５０：３５：１５、原料２Ｅが５０：３９：１１、原料２Ｆが５０：４２：８、原料２Ｇが５０：４４：６、原料２Ｈが５０：４６：４、原料２Ｉが５０：４８：２、原料２Ｊが５０：５０：０であった。
（１）支持基板を準備するサブ工程
図２（Ａ）を参照して、支持基板１１の材料として、ムライト（Ａｌ6Ｓｉ2Ｏ13）粉末とアルミナ（Ａｌ2Ｏ3）粉末とシリカ（ＳｉＯ2）粉末とを、以下の質量比で混合した１０種類の原料２Ａ〜２Ｊを、アルゴンガス雰囲気下一軸方向に５０ＭＰａの圧力をかけて１７００℃で２時間焼結させることにより、１０種類の焼結体２Ａ〜２Ｊを準備した。ここで、Ａｌ6Ｓｉ2Ｏ13粉末とＡｌ2Ｏ3粉末とＳｉＯ2粉末との質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2は、原料２Ａが５０：２２：２８、原料２Ｂが５０：３０：２０、原料２Ｃが５０：３２：１８、原料２Ｄが５０：３５：１５、原料２Ｅが５０：３９：１１、原料２Ｆが５０：４２：８、原料２Ｇが５０：４４：６、原料２Ｈが５０：４６：４、原料２Ｉが５０：４８：２、原料２Ｊが５０：５０：０であった。
準備した１０種類の焼結体２Ａ〜２Ｊには、Ｘ線回折により確認したところ、いずれについても結晶相としてムライト（Ａｌ6Ｓｉ2Ｏ13）相およびアルミナ（Ａｌ2Ｏ3）相が存在していた。非結晶相であるシリカ（ＳｉＯ2）相は、Ｘ線回折では検出されないが、焼結体を２０ｍｍ×１０ｍｍ×厚さ０．１５ｍｍの大きさに加工し、４５質量％のフッ化水素酸水溶液２００ｍｌに２０時間溶解させて得られた溶液を、ＩＣＰ−ＯＥＳ（誘導結合プラズマ−発光）分析により評価し、検出されたＳｉ量から焼結体中のシリカ含有量を算出した。この結果と、Ｘ線回折の結果を併せて支持基板１１の組成比とした。
また、上記１０種類の焼結体２Ａ〜２Ｊのそれぞれからサイズが２×２×２０ｍｍ（長手方向は焼結体から切り出される支持基板の主面に実質的に平行な方向）の測定用サンプルを切り出した。ここで、焼結体２Ａ〜２Ｊは方向特異性がないため、切り出し方向は任意とした。それらの測定用サンプルについて、上記と同様にして、室温（２５℃）から８００℃まで昇温した時の平均熱膨張係数αSを測定した。
焼結体２Ａは、結晶相であるムライト相およびアルミナ相と非結晶相シリカ相との質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が７９：１：１９であり、２５℃から８００℃までにおける平均熱膨張係数αS（以下、単に平均熱膨張係数αSという）が３．５×１０-6／℃であり、ＧａＮ結晶のａ軸方向の平均熱膨張係数αF(GaN)に対する焼結体の熱膨張係数αSの比（以下、αS／αF(GaN)比という）が０．５９７であった。焼結体２Ｂは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が９０：１：９であり、平均熱膨張係数αSが３．９×１０-6／℃であり、αS／αF(GaN)比が０．６６６であった。焼結体２Ｃは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が９３：１：６であり、平均熱膨張係数αSが４．３×１０-6／℃であり、αS／αF(GaN)比が０．７３４であった。焼結体２Ｄは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が９７：１：２であり、平均熱膨張係数αSが４．８×１０-6／℃であり、αS／αF(GaN)比が０．８１９であった。焼結体２Ｅは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が８８．５：１１：０．５であり、平均熱膨張係数αSが５．０×１０-6／℃であり、αS／αF(GaN)比が０．８５３であった。焼結体２Ｆは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が７８．９：２１：０．１であり、平均熱膨張係数αSが５．２×１０-6／℃であり、αS／αF(GaN)比が０．８８７であった。焼結体２Ｇは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が７１．９２：２８：０．０８であり、平均熱膨張係数αSが５．６×１０-6／℃であり、αS／αF(GaN)比が０．９５６であった。焼結体２Ｈは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が６４．９４：３５：０．０６であり、平均熱膨張係数αSが５．８×１０-6／℃であり、αS／αF(GaN)比が０．９９０であった。焼結体２Ｉは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が５５．９６：４４：０．０４であり、平均熱膨張係数αSが６．１×１０-6／℃であり、αS／αF(GaN)比が１．０４１であった。焼結体２Ｊは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が５０：５０：０であり、平均熱膨張係数αSが６．２×１０-6／℃であり、αS／αF(GaN)比が１．０５８であった。
上記１０種類の焼結体２Ａ〜２Ｊから、直径４インチ（１０１．６ｍｍ）で厚さ０．４０ｍｍの支持基板をそれぞれ切り出して、それぞれの支持基板の両主面を鏡面に研磨して、１０種類の支持基板２Ａ〜２Ｊを作製した。研磨後の支持基板２Ａ〜２Ｊの主面の平坦化度は、実施例１と同様にして評価した。主面の平坦化度は、支持基板２Ａが低、支持基板２Ｂ〜２Ｄが中、支持基板２Ｅ〜２Ｊが高であった。
（２）下地基板上に半導体膜を成膜するサブ工程
図２（Ｂ）を参照して、下地基板３０として、実施例１と同様にして、鏡面に研磨された（１１１）面の主面３０ｎを有する直径５インチ（１２７ｍｍ）で厚さ０．５ｍｍのＳｉ基板を準備した。
図２（Ｂ）を参照して、下地基板３０として、実施例１と同様にして、鏡面に研磨された（１１１）面の主面３０ｎを有する直径５インチ（１２７ｍｍ）で厚さ０．５ｍｍのＳｉ基板を準備した。
上記の下地基板３０の主面３０ｎ上に、実施例１と同様にして、半導体膜１３として厚さ０．４μｍのＧａＮ膜をＭＯＣＶＤ法により成膜した。得られた半導体膜１３の主面１３ｍは、（０００１）面からのオフ角が±１°以内の面方位を有していた。
（３）支持基板と半導体膜とを貼り合わせるサブ工程
図２（Ｃ）を参照して、実施例１と同様にして、支持基板１１と半導体膜１３とを接合膜１２を介在させて貼り合わせた。
図２（Ｃ）を参照して、実施例１と同様にして、支持基板１１と半導体膜１３とを接合膜１２を介在させて貼り合わせた。
（４）下地基板を除去するサブ工程
図２（Ｄ）を参照して、実施例１と同様にして、下地基板３０であるＳｉ基板を除去した。こうして、図４（Ａ）に示すような支持基板１１である支持基板２Ａ〜２Ｊのそれぞれの主面１１ｍ側に半導体膜１３であるＧａＮ膜が配置された複合基板１である複合基板２Ａ〜２Ｊが得られた。
図２（Ｄ）を参照して、実施例１と同様にして、下地基板３０であるＳｉ基板を除去した。こうして、図４（Ａ）に示すような支持基板１１である支持基板２Ａ〜２Ｊのそれぞれの主面１１ｍ側に半導体膜１３であるＧａＮ膜が配置された複合基板１である複合基板２Ａ〜２Ｊが得られた。
３．半導体層の形成工程
図４（Ｂ）を参照して、実施例１と同様にして、複合基板１である複合基板２Ａ〜２Ｊの半導体膜１３であるＧａＮ膜の主面１３ｍ（かかる主面は（０００１）面である。）上に、それぞれＭＯＣＶＤ法により半導体層２０としてＧａＮ層を成長させた。こうして、複合基板２Ａ〜２Ｊのそれぞれに半導体層３０であるＧａＮ層が形成された半導体層付複合基板２Ａ〜２Ｊを得た。
図４（Ｂ）を参照して、実施例１と同様にして、複合基板１である複合基板２Ａ〜２Ｊの半導体膜１３であるＧａＮ膜の主面１３ｍ（かかる主面は（０００１）面である。）上に、それぞれＭＯＣＶＤ法により半導体層２０としてＧａＮ層を成長させた。こうして、複合基板２Ａ〜２Ｊのそれぞれに半導体層３０であるＧａＮ層が形成された半導体層付複合基板２Ａ〜２Ｊを得た。
室温まで冷却後に成膜装置から取り出された半導体層付複合基板２Ａ〜２Ｊにの反り形状および反り量を、実施例１と同様にして測定した。
半導体層付複合基板２Ａは、半導体層側が凹状に反り、支持基板が割れたため、反り量の測定が困難であった。半導体層付複合基板２Ｂは、半導体層側が凹状に反り、反り量が６９０μｍであった。半導体層付複合基板２Ｃは、半導体層側が凹状に反り、反り量が６７０μｍであった。半導体層付複合基板２Ｄは、半導体層側が凹状に反り、反り量が６２０μｍであった。半導体層付複合基板２Ｅは、半導体層側が凹状に反り、反り量が５００μｍであった。半導体層付複合基板２Ｆは、半導体層側が凹状に反り、反り量が４００μｍであった。半導体層付複合基板２Ｇは、半導体層側が凹状に反り、反り量が２３０μｍであった。半導体層付複合基板１Ｈは、半導体層側が凹状に反り、反り量が１５０μｍであった。半導体層付複合基板２Ｉは、半導体層側が凸状に反り、反り量が１２μｍであった。半導体層付複合基板２Ｊは、半導体層側が凸状に反り、反り量が１３μｍであった。これらの結果を表２にまとめた。
４．支持基板の除去工程
図４（Ｃ）を参照して、上記で得られた半導体層付複合基板２Ａ〜２Ｊを、４５質量％のフッ化水素酸水溶液に浸漬することにより、支持基板１１である支持基板２Ａ〜２Ｊおよび接合膜１２であるＳｉＯ2膜を研削および研磨することにより除去して、半導体膜１３であるＧａＮ膜の主面１３ｍ上に成長された半導体層２０である半導体ウエハ２Ａ〜２Ｊが得られた。
図４（Ｃ）を参照して、上記で得られた半導体層付複合基板２Ａ〜２Ｊを、４５質量％のフッ化水素酸水溶液に浸漬することにより、支持基板１１である支持基板２Ａ〜２Ｊおよび接合膜１２であるＳｉＯ2膜を研削および研磨することにより除去して、半導体膜１３であるＧａＮ膜の主面１３ｍ上に成長された半導体層２０である半導体ウエハ２Ａ〜２Ｊが得られた。
なお、半導体ウエハ２Ａ〜２Ｊにおいても反りがＣｏｒｎｉｎｇ Ｔｒｏｐｅｌ社のＦＭ２００ＥＷａｆｅｒを用いて観察される光干渉縞による測定により認められ、半導体ウエハ１Ａ〜１Ｍの反りの大小関係には、半導体層付複合基板１Ａ〜１Ｍにおける反りの大小関係が維持されていた。
（実施例３）
１．複合基板の半導体膜を形成するＧａＮ結晶の熱膨張係数の測定
複合基板の半導体膜を形成するＧａＮ結晶の熱膨張係数を実施例１と同様にして測定したところ、複合基板の半導体膜を形成するＧａＮ結晶のａ軸方向の２５℃から８００℃までにおける平均熱膨張係数αF(GaN)は、５．８４×１０-6／℃であった。
１．複合基板の半導体膜を形成するＧａＮ結晶の熱膨張係数の測定
複合基板の半導体膜を形成するＧａＮ結晶の熱膨張係数を実施例１と同様にして測定したところ、複合基板の半導体膜を形成するＧａＮ結晶のａ軸方向の２５℃から８００℃までにおける平均熱膨張係数αF(GaN)は、５．８４×１０-6／℃であった。
２．複合基板の準備工程
（１）支持基板を準備するサブ工程
図３（Ａ）を参照して、支持基板１１の材料として、アルミナ（Ａｌ2Ｏ3）粉末とシリカ（ＳｉＯ2）粉末とを、以下の質量比で混合した１３種類の原料３Ａ〜３Ｍを、大気雰囲気下、１７００℃で２０時間焼結させることにより、１３種類の焼結体３Ａ〜３Ｍを準備した。ここで、Ａｌ2Ｏ3粉末とＳｉＯ2粉末との質量比Ａｌ2Ｏ3：ＳｉＯ2は、原料３Ａが６５：３５、原料３Ｂが７０：３０、原料３Ｃが７３：２７、原料３Ｄが７７：２３、原料３Ｅが７９：２１、原料３Ｆが８１：１９、原料３Ｇが８３：１７、原料３Ｈが８５：１５、原料３Ｉが８７：１３、原料３Ｊが８９：１１、原料３Ｋが９２：８、原料３Ｌが９５：５、原料３Ｍが９８：２であった。
（１）支持基板を準備するサブ工程
図３（Ａ）を参照して、支持基板１１の材料として、アルミナ（Ａｌ2Ｏ3）粉末とシリカ（ＳｉＯ2）粉末とを、以下の質量比で混合した１３種類の原料３Ａ〜３Ｍを、大気雰囲気下、１７００℃で２０時間焼結させることにより、１３種類の焼結体３Ａ〜３Ｍを準備した。ここで、Ａｌ2Ｏ3粉末とＳｉＯ2粉末との質量比Ａｌ2Ｏ3：ＳｉＯ2は、原料３Ａが６５：３５、原料３Ｂが７０：３０、原料３Ｃが７３：２７、原料３Ｄが７７：２３、原料３Ｅが７９：２１、原料３Ｆが８１：１９、原料３Ｇが８３：１７、原料３Ｈが８５：１５、原料３Ｉが８７：１３、原料３Ｊが８９：１１、原料３Ｋが９２：８、原料３Ｌが９５：５、原料３Ｍが９８：２であった。
準備した１３種類の焼結体３Ａ〜３Ｍには、Ｘ線回折により確認したところ、いずれについても結晶相としてムライト（Ａｌ6Ｓｉ2Ｏ13）相およびアルミナ（Ａｌ2Ｏ3）相が存在していた。非結晶相であるシリカ（ＳｉＯ2）相は、Ｘ線回折では検出されないが、焼結体を２０ｍｍ×１０ｍｍ×厚さ０．１５ｍｍの大きさに加工し、４５質量％のフッ化水素酸水溶液２００ｍｌに２０時間溶解させて得られた溶液を、ＩＣＰ−ＯＥＳ（誘導結合プラズマ−発光）分析により評価し、検出されたＳｉ量から焼結体中のシリカ含有量を算出した。この結果と、Ｘ線回折の結果を併せて支持基板１１の組成比とした。
また、上記１３種類の焼結体３Ａ〜３Ｍのそれぞれからサイズが２×２×２０ｍｍ（長手方向は焼結体から切り出される支持基板の主面に実質的に平行な方向）の測定用サンプルを切り出した。ここで、焼結体３Ａ〜３Ｍは方向特異性がないため、切り出し方向は任意とした。それらの測定用サンプルについて、上記と同様にして、室温（２５℃）から８００℃まで昇温した時の平均熱膨張係数αSを測定した。
焼結体３Ａは、結晶相であるムライト相およびアルミナ相と非結晶相シリカ相との質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が８９：１：１０であり、２５℃から８００℃までにおける平均熱膨張係数αS（以下、単に平均熱膨張係数αSという）が４．０×１０-6／℃であり、ＧａＮ結晶のａ軸方向の平均熱膨張係数αF(GaN)に対する焼結体の熱膨張係数αSの比（以下、αS／αF(GaN)比という）が０．６８３であった。焼結体３Ｂは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が９６：１：３であり、平均熱膨張係数αSが４．５×１０-6／℃であり、αS／αF(GaN)比が０．７６８であった。焼結体３Ｃは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が９５：４：１であり、平均熱膨張係数αSが４．８×１０-6／℃であり、αS／αF(GaN)比が０．８１９であった。焼結体３Ｄは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が７９：１９：１であり、平均熱膨張係数αSが５．１×１０-6／℃であり、αS／αF(GaN)比が０．８７０であった。焼結体３Ｅは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が７３．９：２６：０．１であり、平均熱膨張係数αSが５．４×１０-6／℃であり、αS／αF(GaN)比が０．９２２であった。焼結体３Ｆは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が６７．０２：３２：０．０８であり、平均熱膨張係数αSが５．６×１０-6／℃であり、αS／αF(GaN)比が０．９５６であった。焼結体３Ｇは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が６０．９４：３９：０．０６であり、平均熱膨張係数αSが５．８×１０-6／℃であり、αS／αF(GaN)比が０．９９０であった。焼結体３Ｈは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が５２．９４：４７：０．０６であり、平均熱膨張係数αSが６．０×１０-6／℃であり、αS／αF(GaN)比が１．０２４であった。焼結体３Ｉは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が４５：５４．９５：０．０５であり、平均熱膨張係数αSが６．２×１０-6／℃であり、αS／αF(GaN)比が１．０５８であった。焼結体３Ｊは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が３８：６１．９５：０．０５であり、平均熱膨張係数αSが６．５×１０-6／℃であり、αS／αF(GaN)比が１．１０９であった。焼結体３Ｋは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が２８：７１．９６：０．０４であり、平均熱膨張係数αSが６．９×１０-6／℃であり、αS／αF(GaN)比が１．１７７であった。焼結体３Ｌは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が１７：８２．９７：０．０３であり、平均熱膨張係数αSが７．３×１０-6／℃であり、αS／αF(GaN)比が１．２４６であった。焼結体３Ｍは、質量比Ａｌ6Ｓｉ2Ｏ13：Ａｌ2Ｏ3：ＳｉＯ2が７：９２．９９：０．０１であり、平均熱膨張係数αSが７．９×１０-6／℃であり、αS／αF(GaN)比が１．３４８であった。
上記１３種類の焼結体３Ａ〜３Ｍから、直径４インチ（１０１．６ｍｍ）で厚さ０．４０ｍｍの支持基板をそれぞれ切り出して、それぞれの支持基板の両主面を鏡面に研磨して、１３種類の支持基板３Ａ〜３Ｍを作製した。研磨後の支持基板３Ａ〜３Ｍの主面の平坦化度は、ＡＦＭ（電子間力顕微鏡）を用いて２０μｍ×２０μｍの範囲で測定したＪＩＳ Ｂ０６０１に規定する算術平均粗さＲａの値により評価した。主面の平坦化度の評価は、算術平均粗さＲａが１０ｎｍ以下のものを高、算術平均粗さＲａが１０ｎｍより大きく２０ｎｍ以下のものを中、算術平均粗さＲａが２０ｎｍより大きいものを低、とした。主面の平坦化度は、支持基板３Ａが低、支持基板３Ｂ〜３Ｄが中、支持基板３Ｅ〜３Ｍが高であった。
（２）半導体膜ドナー基板を準備する工程
図３（Ｂ）を参照して、ＩＩＩ族窒化物膜ドナー基板１３Ｄとして直径４インチ（１０１．６ｍｍ）で厚さ８ｍｍのＧａＮ結晶体を準備し、ＩＩＩ族窒化物膜ドナー基板１３Ｄの貼り合わせ面を機械研磨および好ましくはＣＭＰにより算術平均粗さＲａが１０ｎｍ以下に鏡面化した。ここで、ＩＩＩ族窒化物膜ドナー基板１３Ｄは、下地基板としてＧａＡｓ基板を用いて、ＨＶＰＥ法により成長させたものであった。
図３（Ｂ）を参照して、ＩＩＩ族窒化物膜ドナー基板１３Ｄとして直径４インチ（１０１．６ｍｍ）で厚さ８ｍｍのＧａＮ結晶体を準備し、ＩＩＩ族窒化物膜ドナー基板１３Ｄの貼り合わせ面を機械研磨および好ましくはＣＭＰにより算術平均粗さＲａが１０ｎｍ以下に鏡面化した。ここで、ＩＩＩ族窒化物膜ドナー基板１３Ｄは、下地基板としてＧａＡｓ基板を用いて、ＨＶＰＥ法により成長させたものであった。
（３）支持基板と半導体膜ドナー基板とを貼り合わせるサブ工程
図３（Ｃ）中の（Ｃ１）を参照して、図３（Ａ）の支持基板１１である支持基板３Ａ〜３Ｍのそれぞれの主面１１ｍ上に厚さ２μｍのＳｉＯ2膜をＣＶＤ（化学気相堆積）法により成膜した。次いで、かかる支持基板３Ａ〜３Ｍのそれぞれの主面１１ｍ上の厚さ２μｍのＳｉＯ2膜を、ＣｅＯ2スラリーを用いて研磨することにより、厚さ０．２μｍのＳｉＯ2膜だけ残存させて、接合膜１２ａとした。これにより、支持基板３Ａ〜３Ｍのそれぞれの主面１１ｍの空隙が埋められ、接合膜１２ａである平坦な主面１２ａｍを有する厚さ０．２μｍのＳｉＯ2膜が得られた。
図３（Ｃ）中の（Ｃ１）を参照して、図３（Ａ）の支持基板１１である支持基板３Ａ〜３Ｍのそれぞれの主面１１ｍ上に厚さ２μｍのＳｉＯ2膜をＣＶＤ（化学気相堆積）法により成膜した。次いで、かかる支持基板３Ａ〜３Ｍのそれぞれの主面１１ｍ上の厚さ２μｍのＳｉＯ2膜を、ＣｅＯ2スラリーを用いて研磨することにより、厚さ０．２μｍのＳｉＯ2膜だけ残存させて、接合膜１２ａとした。これにより、支持基板３Ａ〜３Ｍのそれぞれの主面１１ｍの空隙が埋められ、接合膜１２ａである平坦な主面１２ａｍを有する厚さ０．２μｍのＳｉＯ2膜が得られた。
また、図３（Ｃ）中の（Ｃ２）を参照して、図３（Ｂ）の半導体膜ドナー基板１３ＤであるＧａＮ結晶体の主面１３ｎ上に厚さ２μｍのＳｉＯ2膜をＣＶＤ法により成膜した。次いで、この厚さ２μｍのＳｉＯ2膜を、ＣｅＯ2スラリーを用いて研磨することにより、厚さ０．２μｍのＳｉＯ2膜だけ残存させて、接合膜１２ｂとした。
次いで、図３（Ｃ）中の（Ｃ３）を参照して、支持基板１１である支持基板３Ａ〜３Ｍのそれぞれに形成された接合膜１２ａの主面１２ａｍおよび半導体膜ドナー基板１３Ｄ上に形成された接合膜１２ｂの主面１２ｂｎをアルゴンプラズマにより清浄化および活性化させた後、接合膜１２ａの主面１２ａｍと接合膜１２ｂの主面１２ｂｎとを貼り合わせて、窒素雰囲気下３００℃で２時間熱処理した。
こうして、支持基板１１に接合膜１２を介在させて半導体膜ドナー基板１３Ｄが貼り合わされた接合基板１Ｌが得られた。
３．半導体膜ドナー基板を切断するサブ工程
図３（Ｄ）を参照して、接合基板１ＬのＩＩＩ族窒化物膜ドナー基板１３Ｄを接合膜１２との貼り合わせ面から内部に４００μｍの距離の深さに位置する面でワイヤーソーにより切断することにより、図４（Ａ）に示すような支持基板１１と半導体膜１３であるＧａＮ膜とが接合膜１２を介在させて貼り合わされた複合基板１を得た。ワイヤーは、ダイヤモンド砥粒を電着した固定砥粒ワイヤーを用いた。切断抵抗を低減して厚さの精度および平坦性を高めるために、切断方式としてはワイヤーを揺動させ、それに同期して半導体膜ドナー基板１３Ｄを振動させる方式とした。ワイヤーソー切断の抵抗係数は、４２００Ｎとした。切断後に、ＩＩＩ族窒化物複合基板１の半導体膜１３を機械研磨およびＣＭＰを行なった。半導体膜１３の厚さの均一化のため、ＣＭＰでの複合基板の装置への取り付けには、予備的に真空チャック吸着で基板形状を矯正した後に、装置に吸着固定する方式とした。
図３（Ｄ）を参照して、接合基板１ＬのＩＩＩ族窒化物膜ドナー基板１３Ｄを接合膜１２との貼り合わせ面から内部に４００μｍの距離の深さに位置する面でワイヤーソーにより切断することにより、図４（Ａ）に示すような支持基板１１と半導体膜１３であるＧａＮ膜とが接合膜１２を介在させて貼り合わされた複合基板１を得た。ワイヤーは、ダイヤモンド砥粒を電着した固定砥粒ワイヤーを用いた。切断抵抗を低減して厚さの精度および平坦性を高めるために、切断方式としてはワイヤーを揺動させ、それに同期して半導体膜ドナー基板１３Ｄを振動させる方式とした。ワイヤーソー切断の抵抗係数は、４２００Ｎとした。切断後に、ＩＩＩ族窒化物複合基板１の半導体膜１３を機械研磨およびＣＭＰを行なった。半導体膜１３の厚さの均一化のため、ＣＭＰでの複合基板の装置への取り付けには、予備的に真空チャック吸着で基板形状を矯正した後に、装置に吸着固定する方式とした。
４．半導体層の形成工程
図４（Ｂ）を参照して、実施例１と同様にして、複合基板１である複合基板３Ａ〜３Ｍの半導体膜１３であるＧａＮ膜の主面１３ｍ（かかる主面は（０００１）面である。）上に、それぞれＭＯＣＶＤ法により半導体層２０としてＧａＮ層を成長させた。こうして、複合基板３Ａ〜３Ｍのそれぞれに半導体層２０であるＧａＮ層が形成された半導体層付複合基板３Ａ〜３Ｍを得た。
図４（Ｂ）を参照して、実施例１と同様にして、複合基板１である複合基板３Ａ〜３Ｍの半導体膜１３であるＧａＮ膜の主面１３ｍ（かかる主面は（０００１）面である。）上に、それぞれＭＯＣＶＤ法により半導体層２０としてＧａＮ層を成長させた。こうして、複合基板３Ａ〜３Ｍのそれぞれに半導体層２０であるＧａＮ層が形成された半導体層付複合基板３Ａ〜３Ｍを得た。
室温まで冷却後に成膜装置から取り出された半導体層付複合基板２Ａ〜２Ｊにの反り形状および反り量を、実施例１と同様にして測定した。
半導体層付複合基板３Ａは、半導体層側が凹状に反り、反り量が７００μｍであった。半導体層付複合基板３Ｂは、半導体層側が凹状に反り、反り量が６５０μｍであった。半導体層付複合基板３Ｃは、半導体層側が凹状に反り、反り量が６３０μｍであった。半導体層付複合基板３Ｄは、半導体層側が凹状に反り、反り量が４５０μｍであった。半導体層付複合基板３Ｅは、半導体層側が凹状に反り、反り量が３５０μｍであった。半導体層付複合基板３Ｆは、半導体層側が凹状に反り、反り量が２３０μｍであった。半導体層付複合基板３Ｇは、半導体層側が凹状に反り、反り量が１５０μｍであった。半導体層付複合基板３Ｈは、半導体層側が凹状に反り、反り量が１０μｍであった。半導体層付複合基板３Ｉは、半導体層側が凸状に反り、反り量が１３μｍであった。半導体層付複合基板３Ｊは、半導体層側が凸状に反り、反り量が１００μｍであった。半導体層付複合基板３Ｋは、半導体層側が凸状に反り、反り量が２２０μｍであった。半導体層付複合基板３Ｌは、半導体層側が凸状に反り、反り量が７５０μｍであった。半導体層付複合基板３Ｍは、半導体層側が凸状に反り、支持基板が割れたため、反り量の測定が困難であった。これらの結果を表３にまとめた。表３において、「−」は、その物性値が未測定であることを示す。
５．支持基板の除去工程
図４（Ｃ）を参照して、上記で得られた半導体層付複合基板３Ａ〜３Ｍを、４５質量％のフッ化水素酸水溶液に浸漬することにより、支持基板１１である支持基板３Ａ〜３Ｍおよび接合膜１２であるＳｉＯ2膜を溶解させることにより除去して、半導体膜１３であるＧａＮ膜の主面１３ｍ上に成長された半導体層２０である半導体ウエハ３Ａ〜３Ｍが得られた。下地基板の除去時間は、表３に示すように、半導体層付複合基板３Ａ〜３Ｌについて５００時間未満であり、半導体層付複合基板３Ｍについては５００時間以上であった。
図４（Ｃ）を参照して、上記で得られた半導体層付複合基板３Ａ〜３Ｍを、４５質量％のフッ化水素酸水溶液に浸漬することにより、支持基板１１である支持基板３Ａ〜３Ｍおよび接合膜１２であるＳｉＯ2膜を溶解させることにより除去して、半導体膜１３であるＧａＮ膜の主面１３ｍ上に成長された半導体層２０である半導体ウエハ３Ａ〜３Ｍが得られた。下地基板の除去時間は、表３に示すように、半導体層付複合基板３Ａ〜３Ｌについて５００時間未満であり、半導体層付複合基板３Ｍについては５００時間以上であった。
なお、半導体ウエハ３Ａ〜３Ｍにおいても反りがＣｏｒｎｉｎｇ Ｔｒｏｐｅｌ社のＦＭ２００ＥＷａｆｅｒを用いて観察される光干渉縞による測定により認められ、半導体ウエハ３Ａ〜３Ｍの反りの大小関係には、半導体層付複合基板３Ａ〜３Ｍにおける反りの大小関係が維持されていた。
表１〜表３を参照して、結晶相として３５質量％以上６５質量％以下のムライト相および３５質量％以上６５質量％以下のアルミナ相を含む支持基板と、支持基板の主面側に配置されている厚さ１０μｍ以上の半導体膜と、を含む複合基板は、支持基板の研磨後の平坦度が高くかつ半導体膜の熱膨張係数αFに対する支持基板の熱膨張係数αSの比αS／αFが０．９９以上１．１１以下と１に近く、かかる複合基板を用いることにより、反りの小さい半導体層付複合基板および反りの小さい半導体ウエハが得られた。また、複合基板において研磨後の支持基板の主面の平坦化度を高く維持しつつ支持基板のエッチングによる除去性を高める観点から、支持基板は非結晶相として１０質量％以下のシリカ相をさらに含むことが好ましかった。
今回開示された実施形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明でなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図される。
１ 複合基板、１Ｌ 接合基板、２ 半導体膜付複合基板、３ 半導体ウエハ、１１ 支持基板、１ｍ，１１ｍ，１２ａｍ，１２ｂｎ，１３ｍ，１３ｎ，２０ｍ，２１ｍ，２３ｍ，３０ｎ 主面、１２，１２ａ，１２ｂ 接合膜、１３ 半導体膜、１３Ｄ 半導体膜ドナー基板、２０ 半導体層、２１ 半導体バッファ層、２３ 半導体結晶層、３０ 下地基板。
Claims (4)
- 結晶相として３５質量％以上６５質量％以下のムライト相および３５質量％以上６５質量％以下のアルミナ相を含む支持基板と、前記支持基板の主面側に配置されている厚さ１０μｍ以上の半導体膜と、を含む複合基板。
- 前記支持基板は、非結晶相として１０質量％以下のシリカ相をさらに含む請求項１に記載の複合基板。
- 結晶相として３５質量％以上６５質量％以下のムライト相および３５質量％以上６５質量％以下のアルミナ相とを含む支持基板と、前記支持基板の主面側に配置されている厚さ１０μｍ以上の半導体膜と、を含む複合基板を準備する工程と、
前記複合基板の前記半導体膜上に少なくとも１層の半導体層を成長させて半導体層付複合基板を形成する工程と、
前記半導体層付複合基板から前記支持基板を除去して半導体ウエハを形成する工程と、を含む半導体ウエハの製造方法。 - 前記支持基板は、非結晶相として１０質量％以下のシリカ相をさらに含む請求項３に記載の半導体ウエハの製造方法。
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