JP2014143236A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of avoiding increase in area of an IC chip, and of being applied to copper wire bonding by which no damage is given to a circuit element.SOLUTION: A semiconductor device comprises a probe pad region and a bonding pad region used for bonding connection by a copper wire, that are electrically connected with each other. At a lower part of the probe pad region, a circuit element contributing to a circuit operation of the semiconductor device is formed. At a lower part of the bonding pad region, no circuit element contributing to the circuit operation of the semiconductor device is formed. Due to this configuration, an adhesion property between the wire bonding and the bonding pad region can be improved, and damage to the circuit element formed at the lower part of the probe pad region can be avoided. Further, even if damage is given to the lower part of the bonding pad region at the wire bonding, influences to a yield of IC products can be reduced.

Description

本発明は、ワイヤボンディング用パッド領域を備えた半導体装置に関する。   The present invention relates to a semiconductor device having a wire bonding pad region.

ＩＣ（Integrated Circuit）等の半導体装置は、外部から信号を入出力するための電極パッドを備えている。この電極パッドは、ワイヤボンディングによる配線接続のための用途に加えて、半導体装置の動作確認等の検査を行う際にテストプローブを接触させるための用途に使用されることがある。   A semiconductor device such as an IC (Integrated Circuit) includes electrode pads for inputting and outputting signals from the outside. In addition to the use for wiring connection by wire bonding, the electrode pad may be used for a purpose of bringing a test probe into contact when performing an inspection such as operation check of the semiconductor device.

しかし、上記のように、電極パッドをテストプローブの接触用パッドとワイヤボンディング用パッドとに兼用すると、プローブによる針跡が形成されるためにボンディングの信頼性が低下するという問題があった。そこで、このような形態で使用する電極パッドでは、テストプローブの接触用パッドと、ワイヤボンディング用パッドのそれぞれに分けて形成することが行われていた。   However, as described above, when the electrode pad is used as both the contact pad for the test probe and the wire bonding pad, there is a problem in that the needle trace is formed by the probe and bonding reliability is lowered. Therefore, the electrode pads used in such a form have been formed separately for the contact pads of the test probe and the wire bonding pads.

特開平５−１２１５０１号公報JP-A-5-121501

ところで、ボンディングワイヤとしては、コストの高い金系の材料に代えて、銅系の材料を適用したいという要求がある。しかし、銅は金に比較して硬度が高いため、銅ワイヤを用いてワイヤボンディングを行う際には電極パッドに強い荷重をかけて行う必要がある。このため、銅ワイヤをボンディングする際に、ボンディング用パッド下部の回路素子にダメージが与えられる可能性が大きくなるという問題がある。従って、ボンディング用パッドを回路形成領域に配置することができず、またプローブ用パッドと兼用することもできないため、チップ面積が増大するという問題があった。   By the way, as a bonding wire, there is a demand for applying a copper-based material instead of a costly gold-based material. However, since copper has a higher hardness than gold, it is necessary to apply a heavy load to the electrode pad when wire bonding is performed using a copper wire. For this reason, when bonding a copper wire, there exists a problem that possibility that a circuit element under the pad for bonding will be damaged becomes large. Therefore, the bonding pad cannot be arranged in the circuit formation region, and cannot be used as the probe pad, and there is a problem that the chip area increases.

本発明は上記事情に鑑みてなされたものであり、その目的は、ＩＣチップの面積増大を回避し、回路素子にダメージが与えられることがない銅ワイヤボンディングに適用可能な半導体装置を提供することにある。   The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor device applicable to copper wire bonding which avoids an increase in the area of an IC chip and does not damage circuit elements. It is in.

請求項１に記載の発明による半導体装置は、半導体基板と、前記半導体基板上に形成された回路素子とを有する。また、それぞれが独立して設けられ、相互に電気的に接続されたプローブ用パッド領域とボンディング用パッド領域とを有している。ボンディング用パッド領域は銅ワイヤによるボンディングの接続が可能な領域である。プローブ用パッド領域の下部には、半導体装置の回路動作に寄与する回路素子が形成されており、ボンディング用パッド領域の下部には、半導体装置の回路動作に寄与する回路素子が形成されていない。   According to a first aspect of the present invention, a semiconductor device includes a semiconductor substrate and a circuit element formed on the semiconductor substrate. Each has a probe pad region and a bonding pad region which are provided independently and electrically connected to each other. The bonding pad region is a region where bonding by copper wire can be connected. Circuit elements contributing to the circuit operation of the semiconductor device are formed below the probe pad region, and circuit elements contributing to the circuit operation of the semiconductor device are not formed below the bonding pad region.

この構成によれば、プローブ用パッド領域とボンディング用パッド領域が別々に設けられることにより、ボンディング用パッド領域にプローブの針跡が形成されることを回避できる。これにより、銅ボンディングワイヤとボンディング用パッド領域との密着性を向上させることができる。また、プローブ用パッド領域については、プローブ時の針当ての接触圧や接触回数を調整することによりプローブ用パッド領域の下に形成された回路素子へのダメージを回避できる。さらに、ボンディング用パッド領域の下にはＩＣ製品の電子回路に使用される回路素子が形成されないため、銅ワイヤによるボンディング時にボンディング用パッド領域下部にダメージが与えられたとしても、ＩＣ製品としての動作に変動をきたすことがなく、ＩＣ製品の歩留に与える影響を小さくできる。   According to this configuration, the probe pad region and the bonding pad region are provided separately, so that it is possible to prevent the probe traces from being formed in the bonding pad region. As a result, the adhesion between the copper bonding wire and the bonding pad region can be improved. Further, with respect to the probe pad area, it is possible to avoid damage to the circuit elements formed under the probe pad area by adjusting the contact pressure and the number of times of contact with the probe during probe. Furthermore, since the circuit elements used for the electronic circuit of the IC product are not formed under the bonding pad area, even if damage is given to the lower part of the bonding pad area when bonding with the copper wire, the operation as an IC product is performed. The influence on the yield of IC products can be reduced.

半導体装置上に形成された電極パッド領域のレイアウトを模式的に示す平面図The top view which shows typically the layout of the electrode pad area | region formed on the semiconductor device 素子配置領域と素子配置禁止領域のレイアウトを模式的に示す平面図A plan view schematically showing the layout of the element placement area and the element placement prohibition area 電極パッド領域の模式的な平面図及び断面図Schematic plan view and sectional view of the electrode pad region スクライブ領域周辺のレイアウトを模式的に示す平面図Plan view schematically showing the layout around the scribe area

（第１の実施形態）
以下、本発明の実施形態について図１から図４を参照しながら説明する。なお、以下の説明において、例えば回路素子配置禁止領域４と記述する場合は、回路素子配置禁止領域４ａ、４ｂ、４ｃを含み、回路素子配置禁止領域４ａ、４ｂ、４ｃと記述する場合は、個々の回路素子配置禁止領域を示すものとする。金属配線５、プローブ用パッド領域６、ボンディング用パッド領域７においても同様である。 (First embodiment)
Hereinafter, an embodiment of the present invention will be described with reference to FIGS. In the following description, for example, when describing as the circuit element arrangement prohibited area 4 includes the circuit element arrangement prohibited areas 4a, 4b, and 4c, and when describing as the circuit element arrangement prohibited area 4a, 4b, and 4c, It is assumed that the circuit element arrangement prohibition region of The same applies to the metal wiring 5, the probe pad region 6, and the bonding pad region 7.

図１において、ＩＣチップ（半導体装置）１を構成する半導体基板２上に、回路素子配置領域３、回路素子配置禁止領域４がレイアウトされている。回路素子配置領域３はＩＣチップ１の回路を構成する複数の回路素子１３（図３（ｂ）参照）が形成される領域である。回路素子１３には、各種トランジスタ、抵抗素子、容量素子などが含まれる。また、各種トランジスタには、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路や、ＤＭＯＳ（Double-Diffused MOSFET）、ＬＤＭＯＳ(Laterally Diffused MOSFET)等のパワー素子も含まれる。プローブ用パッド領域６は回路素子配置領域３上に設けられている。   In FIG. 1, a circuit element arrangement region 3 and a circuit element arrangement prohibition region 4 are laid out on a semiconductor substrate 2 constituting an IC chip (semiconductor device) 1. The circuit element arrangement region 3 is a region where a plurality of circuit elements 13 (see FIG. 3B) constituting the circuit of the IC chip 1 are formed. The circuit element 13 includes various transistors, resistor elements, capacitor elements, and the like. The various transistors also include power elements such as a complementary metal oxide semiconductor (CMOS) circuit, a double-diffused MOSFET (DMOS), and a laterally diffused MOSFET (LDMOS). The probe pad area 6 is provided on the circuit element arrangement area 3.

回路素子配置禁止領域４はＩＣチップ１の回路を構成する回路素子が配置されていない領域である。ボンディング用パッド領域７は回路素子配置禁止領域４上に設けられている。同電位が与えられる一組のプローブ用パッド領域６及びボンディング用パッド領域７は、同一の金属配線５上に形成されている。例えば、４つのプローブ用パッド領域６ａ１、６ａ２、６ａ３、６ａ４及び一つのボンディング用パッド領域７ａを有する電極パッド領域群Ａの電極パッド領域は何れも同一の金属配線５ａ上に形成されている。従って、プローブ用パッド領域６ａ１、６ａ２、６ａ３、６ａ４とボンディング用パッド領域７ａは電気的に接続されている。   The circuit element arrangement prohibition area 4 is an area in which circuit elements constituting the circuit of the IC chip 1 are not arranged. The bonding pad area 7 is provided on the circuit element arrangement prohibition area 4. A pair of probe pad area 6 and bonding pad area 7 to which the same potential is applied are formed on the same metal wiring 5. For example, the electrode pad regions of the electrode pad region group A having four probe pad regions 6a1, 6a2, 6a3, 6a4 and one bonding pad region 7a are all formed on the same metal wiring 5a. Therefore, the probe pad regions 6a1, 6a2, 6a3, 6a4 and the bonding pad region 7a are electrically connected.

図２を参照すると、半導体基板２上に、回路素子配置領域３及び回路素子配置禁止領域４がレイアウトされている。回路素子配置領域３は、ＩＣチップ１端から所定幅を除いて全面に広がって形成されている。回路素子配置禁止領域４は、回路素子配置領域３のパターンに対して、ボンディング用パッド領域７の形状に対応して矩形の切り欠き形状若しくは矩形の穴を設けるような形状にレイアウトされている。   Referring to FIG. 2, a circuit element arrangement region 3 and a circuit element arrangement prohibition region 4 are laid out on the semiconductor substrate 2. The circuit element arrangement region 3 is formed so as to spread over the entire surface excluding a predetermined width from the end of the IC chip 1. The circuit element disposition prohibiting region 4 is laid out in a shape that provides a rectangular cutout shape or a rectangular hole corresponding to the shape of the bonding pad region 7 with respect to the pattern of the circuit element disposing region 3.

図１は、図２に示した回路素子配置領域３及び回路素子配置禁止領域４のレイアウトパターンに、プローブ用パッド領域６、ボンディング用パッド領域７及び金属配線５等のレイアウトパターンを重ね合わせたものである。   FIG. 1 shows the layout pattern of the probe element area 6, the bonding pad area 7, the metal wiring 5 and the like superimposed on the layout pattern of the circuit element arrangement area 3 and the circuit element arrangement prohibition area 4 shown in FIG. It is.

図３（ａ）はプローブ用パッド領域６とボンディング用パッド領域７とをそれぞれ１個ずつ模式的に並べて配置した基本構成に相当する平面図である。図３（ｂ）は、図３（ａ）のＡＡ線における断面図である。図３（ｂ）においては、ボンディングワイヤ１０及びプローブ針１１を配置したときの状態をイメージ的に示している。   FIG. 3A is a plan view corresponding to a basic configuration in which the probe pad region 6 and the bonding pad region 7 are arranged one by one schematically. FIG. 3B is a cross-sectional view taken along the line AA in FIG. FIG. 3B conceptually shows a state when the bonding wire 10 and the probe needle 11 are arranged.

図３（ａ）において、半導体基板２上に回路素子配置領域３及び回路素子配置禁止領域４が配置されている。回路素子配置禁止領域４は、回路素子配置領域３に対して矩形状の穴を設けるようにレイアウトされている。プローブ用パッド領域６は回路素子配置領域３上に配置されている。ボンディング用パッド領域７は回路素子配置禁止領域４上に配置されている。   In FIG. 3A, the circuit element arrangement region 3 and the circuit element arrangement prohibition region 4 are arranged on the semiconductor substrate 2. The circuit element arrangement prohibition region 4 is laid out so as to provide a rectangular hole with respect to the circuit element arrangement region 3. The probe pad area 6 is arranged on the circuit element arrangement area 3. The bonding pad area 7 is arranged on the circuit element arrangement prohibition area 4.

図３（ｂ）において、半導体基板２は、回路素子配置領域３と回路素子配置禁止領域４に区画されている。半導体基板２上であって回路素子配置領域３には、回路素子１３が形成されている。回路素子１３は層間絶縁膜１２によって覆われており、層間絶縁膜１２上には保護膜１４が設けられている。保護膜１４上には例えばアルミニウムによって形成された金属配線５が形成されている。ここで、回路素子１３とは、ＩＣチップ１の回路を構成するもので、組立後の電子回路動作に寄与する回路素子に相当する。回路素子１３がダメージを受けるとＩＣチップ１の動作に影響を及ぼすことになる。   In FIG. 3B, the semiconductor substrate 2 is partitioned into a circuit element arrangement region 3 and a circuit element arrangement prohibition region 4. A circuit element 13 is formed on the semiconductor substrate 2 in the circuit element arrangement region 3. The circuit element 13 is covered with an interlayer insulating film 12, and a protective film 14 is provided on the interlayer insulating film 12. A metal wiring 5 made of, for example, aluminum is formed on the protective film 14. Here, the circuit element 13 constitutes the circuit of the IC chip 1 and corresponds to a circuit element that contributes to the electronic circuit operation after assembly. When the circuit element 13 is damaged, the operation of the IC chip 1 is affected.

一方、回路素子配置禁止領域４は、回路素子１３を形成しない領域として設定されているが、ＩＣチップ１の動作に寄与ないテスト素子１６であれば配置可能である。テスト素子１６とは、例えばＩＣチップ１の製造の途中工程における加工の出来栄えチェックのために設置される素子である。例としてＭＯＳＦＥＴのゲート電極の線幅測定用パターン等が挙げられる。このようなテスト素子１６であれば、ボンディング時にダメージを受けても、ＩＣチップ１の電気的な回路動作に影響を及ぼさない。   On the other hand, the circuit element disposition prohibiting region 4 is set as a region where the circuit element 13 is not formed, but any test element 16 that does not contribute to the operation of the IC chip 1 can be disposed. The test element 16 is an element that is installed, for example, for checking the processing quality in the process of manufacturing the IC chip 1. An example is a pattern for measuring the line width of a gate electrode of a MOSFET. With such a test element 16, even if it is damaged during bonding, the electrical circuit operation of the IC chip 1 is not affected.

金属配線５上であって、回路素子配置領域３の上方にはプローブ用パッド領域６が設けられている。回路素子配置禁止領域４の上方にはボンディング用パッド領域７が設けられている。プローブ用パッド領域６及びボンディング用パッド領域７は、金属配線５上を覆うように形成された絶縁膜１５に開口窓１７を設け、金属配線５の表面の一部を露出せしめるように区画された領域によって構成されている。プローブ用パッド領域６にはプローブ針１１を接触させて電気的に導通させる。また、ボンディング用パッド領域７にボンディングワイヤ１０が接続される。ボンディングワイヤ１０は銅により形成されている。   A probe pad region 6 is provided on the metal wiring 5 and above the circuit element arrangement region 3. A bonding pad region 7 is provided above the circuit element arrangement prohibition region 4. The probe pad region 6 and the bonding pad region 7 are partitioned so that an opening window 17 is provided in an insulating film 15 formed so as to cover the metal wiring 5 and a part of the surface of the metal wiring 5 is exposed. It is composed of areas. A probe needle 11 is brought into contact with the probe pad region 6 to be electrically connected. A bonding wire 10 is connected to the bonding pad region 7. The bonding wire 10 is made of copper.

また、プロービング時には、プロービングにおける針当ての接触圧や接触回数を最適となるように調整する。また、さらに金属配線５の膜厚は、プロービング時の荷重で下層に悪影響を与えないように、通常よりも厚くしている。これによりプローブ用パッド領域６の下に形成された回路素子１３への悪影響を及ぼすことがないようにできる。   In probing, the contact pressure and the number of times of contact with the needle pad during probing are adjusted so as to be optimized. Furthermore, the film thickness of the metal wiring 5 is made thicker than usual so as not to adversely affect the lower layer due to the load during probing. As a result, the circuit element 13 formed under the probe pad region 6 can be prevented from being adversely affected.

次に、図１において示した様々な電極パッド領域の配置について説明する。電極パッド領域群Ａは、上述のように、複数のプローブ用パッド領域６ａ１、６ａ２、６ａ３、６ａ４と、一つのボンディング用パッド領域７ａを有している。これら複数のプローブ用パッド領域６ａ１、６ａ２、６ａ３、６ａ４と、一つのボンディング用パッド領域７ａは同一の金属配線５ａ上に設けられた絶縁膜１５にそれぞれの電極パッド領域に対応して開口窓１７を形成することによって金属配線５ａの表面を露出せしめて区画した領域である。これらはＩＣチップ１端から中ほどに向かって、ボンディング用パッド領域７ａ、プローブ用パッド領域６ａ１、６ａ２、６ａ３、６ａ４の順に隣接して並んでいる。   Next, the arrangement of various electrode pad regions shown in FIG. 1 will be described. As described above, the electrode pad region group A has a plurality of probe pad regions 6a1, 6a2, 6a3, 6a4 and one bonding pad region 7a. The plurality of probe pad regions 6a1, 6a2, 6a3, 6a4 and one bonding pad region 7a are formed on the insulating film 15 provided on the same metal wiring 5a, and the opening window 17 corresponds to each electrode pad region. This is a region where the surface of the metal wiring 5a is exposed and partitioned. From the end of the IC chip 1 toward the middle, the bonding pad area 7a and the probe pad areas 6a1, 6a2, 6a3, and 6a4 are arranged adjacently in this order.

プローブ用パッド領域６ａ１、６ａ２、６ａ３、６ａ４は回路素子配置領域３上に配置されている。ボンディング用パッド領域７ａは回路素子配置禁止領域４上に配置されている。複数のプローブ用パッド領域６ａ１、６ａ２、６ａ３、６ａ４は例えば四端子測定法におけるセンス電極、フォース電極として使用することができる。あるいは、予備のプローブ用パッド領域６として使用することができる。プローブ用パッド領域６にプロービングを行うと、プローブ用パッド領域６表面にプローブ針１１の針跡が形成される。ここに再度プロービングを行うと、プローブ針１１とプローブ用パッド領域６表面との間の接触抵抗が変化する可能性がある。また、プローブ針１１がプローブ用パッド領域６に繰り返して接触することで、回路素子１３にも繰り返し荷重がかかる。複数のプローブ用パッド領域６を設けると、再度プロービングする場合に、一度プロービングしたプローブ用パッド領域６を使用せず、未だプロービングされておらず針跡が形成されていない予備のプローブ用パッド領域６を使用することができる。これにより、プローブ用パッド領域６の下部に位置する回路素子１３への繰り返し荷重を防止しつつ、電気的測定の精度を向上させることができる。   The probe pad areas 6a1, 6a2, 6a3, 6a4 are arranged on the circuit element arrangement area 3. The bonding pad area 7 a is arranged on the circuit element arrangement prohibition area 4. The plurality of probe pad regions 6a1, 6a2, 6a3, 6a4 can be used as, for example, sense electrodes and force electrodes in the four-terminal measurement method. Alternatively, it can be used as a spare probe pad region 6. When probing is performed on the probe pad region 6, a needle mark of the probe needle 11 is formed on the surface of the probe pad region 6. If probing is performed again here, the contact resistance between the probe needle 11 and the surface of the probe pad region 6 may change. Further, when the probe needle 11 repeatedly contacts the probe pad region 6, a load is repeatedly applied to the circuit element 13. When a plurality of probe pad regions 6 are provided, when probing again, the probe pad region 6 that has been probed once is not used, and the probe pad region 6 that has not yet been probed and has no needle marks formed thereon. Can be used. Thereby, the precision of electrical measurement can be improved, preventing the repeated load to the circuit element 13 located in the lower part of the probe pad area | region 6. FIG.

電極パッド領域群Ｂは、複数のプローブ用パッド領域６ｂ１、６ｂ２と、複数のボンディング用パッド領域７ｂ１、７ｂ２を有している。ＩＣチップ１端に沿ってボンディング用パッド領域７ｂ１、７ｂ２が配置され、これに隣接してプローブ用パッド領域６ｂ１、６ｂ２が配置されている。プローブ用パッド領域６ｂ１、６ｂ２は回路素子配置領域３上に配置されている。ボンディング用パッド領域７ｂ１、７ｂ２は回路素子配置禁止領域４上に配置されている。プローブ用パッド領域６ｂ１、６ｂ２及びボンディング用パッド領域７ｂ１、７ｂ２は同一の金属配線５ｂ上に設けられている。   The electrode pad region group B has a plurality of probe pad regions 6b1 and 6b2 and a plurality of bonding pad regions 7b1 and 7b2. Bonding pad regions 7b1 and 7b2 are disposed along the end of the IC chip 1, and probe pad regions 6b1 and 6b2 are disposed adjacent to the bonding pad regions 7b1 and 7b2. The probe pad areas 6b1 and 6b2 are arranged on the circuit element arrangement area 3. Bonding pad regions 7b1 and 7b2 are arranged on circuit element arrangement prohibition region 4. The probe pad regions 6b1 and 6b2 and the bonding pad regions 7b1 and 7b2 are provided on the same metal wiring 5b.

複数のプローブ用パッド領域６ｂ１、６ｂ２を有する理由は上述の場合と同じである。複数のボンディング用パッド領域７ｂ１、７ｂ２は、ボンディング用パッド領域７ｂ１、７ｂ２が接続される素子に対して、複数のボンディングワイヤを形成したい場合に利用することができる。例えば、当該ボンディング用パッド領域７ｂ１、７ｂ２に接続される回路素子１３が、大電流を必要とするパワー素子である場合は、必要な電流を供給するために１本のワイヤボンディングでは不足である場合がある。このような場合に複数本のワイヤボンディングを形成できる。あるいは、ボンディング用パッド領域７ｂ１、７ｂ２を、例えばそれぞれ異なる外部端子に接続し、外部端子毎に制御を行い、ＩＣチップ１に異なるファンクションをさせたい場合などに利用することができる。   The reason for having a plurality of probe pad regions 6b1 and 6b2 is the same as that described above. The plurality of bonding pad regions 7b1 and 7b2 can be used when a plurality of bonding wires are to be formed for the element to which the bonding pad regions 7b1 and 7b2 are connected. For example, when the circuit element 13 connected to the bonding pad regions 7b1 and 7b2 is a power element that requires a large current, a single wire bonding is insufficient to supply the necessary current. There is. In such a case, a plurality of wire bonds can be formed. Alternatively, the bonding pad regions 7b1 and 7b2 can be used, for example, when connecting to different external terminals and controlling each external terminal to make the IC chip 1 have a different function.

次に、電極パッド領域群Ｃは、回路素子配置禁止領域４が、回路素子配置領域３に囲まれるように配置されたレイアウトの場合を示している。電極パッド領域群Ｃの回路素子配置領域３ｃ上には、プローブ用パッド領域６ｃが設けられている。回路素子配置禁止領域４ｃ上にはボンディング用パッド領域７ｃ１、７ｃ２が設けられている。プローブ用パッド領域６ｃ及びボンディング用パッド領域７ｃ１、７ｃ２は同一の金属配線５ｂ上に設けられている。複数のボンディング用パッド領域７ｃ１、７ｃ２を有するのは上述の場合と同じである。プローブ用パッド領域６ｃが一つであるのは、例えば四端子測定法におけるセンス電極、フォース電極を必要としない場合である。   Next, the electrode pad region group C shows a layout in which the circuit element disposition prohibiting region 4 is disposed so as to be surrounded by the circuit element disposing region 3. On the circuit element arrangement region 3c of the electrode pad region group C, a probe pad region 6c is provided. Bonding pad regions 7c1 and 7c2 are provided on the circuit element arrangement prohibition region 4c. The probe pad region 6c and the bonding pad regions 7c1 and 7c2 are provided on the same metal wiring 5b. Having a plurality of bonding pad regions 7c1 and 7c2 is the same as described above. One probe pad region 6c is used when, for example, a sense electrode and a force electrode are not required in the four-terminal measurement method.

上記のように、プローブ用パッド領域６と、ボンディング用パッド領域７を複数設けるレイアウトの例として、電極パッド領域群Ａ、Ｂ、Ｃについて説明したが、これらは一例であって、電極パッド領域を設ける数や配置する位置は、目的や状況に応じて適宜選択することができる。   As described above, the electrode pad region groups A, B, and C have been described as an example of a layout in which a plurality of probe pad regions 6 and a plurality of bonding pad regions 7 are provided. The number to be provided and the positions to be arranged can be appropriately selected according to the purpose and situation.

この構成によれば、プローブ用パッド領域６を回路素子配置領域３上に配置するため、この領域分だけＩＣチップ１の面積増大を回避することができる。また、ボンディング用パッド領域７は回路素子配置禁止領域４上に配置され、この下部にテスト素子１６を配置することが可能なため、この領域分だけＩＣチップ１の面積増大を回避することができる。従って、ウェハあたりの有効チップ数を増加させることができる。   According to this configuration, since the probe pad area 6 is arranged on the circuit element arrangement area 3, an increase in the area of the IC chip 1 can be avoided by this area. Further, since the bonding pad area 7 is arranged on the circuit element arrangement prohibition area 4 and the test element 16 can be arranged therebelow, an increase in the area of the IC chip 1 can be avoided by this area. . Therefore, the number of effective chips per wafer can be increased.

また、プローブ用パッド領域６とボンディング用パッド領域７が別々に設けられることにより、ボンディング用パッド領域７にプローブ針１１の針跡が形成されることを回避できる。これによりボンディングワイヤ１０とボンディング用パッド領域７との密着性を向上させることができる。また、プローブ用パッド領域６については、プロービングにおける針当ての接触圧や接触回数を調整することによりプローブ用パッド領域６の下に形成された回路素子１３へのダメージを回避できる。さらに、ボンディング用パッド領域７の下にはＩＣチップ１の電子回路に使用される回路素子１３が形成されないため、ボンディングワイヤ１０のボンディング時にボンディング用パッド領域７の下部にダメージが与えられたとしても、ＩＣ製品としての動作に変動をきたすことがなく、ＩＣ製品の歩留に与える影響を小さくできる。   Further, by providing the probe pad region 6 and the bonding pad region 7 separately, it is possible to avoid the formation of the probe trace of the probe needle 11 in the bonding pad region 7. Thereby, the adhesiveness between the bonding wire 10 and the bonding pad region 7 can be improved. Further, with respect to the probe pad region 6, damage to the circuit element 13 formed under the probe pad region 6 can be avoided by adjusting the contact pressure and the number of times of contact with the probe for probing. Further, since the circuit element 13 used for the electronic circuit of the IC chip 1 is not formed under the bonding pad region 7, even if the lower portion of the bonding pad region 7 is damaged when the bonding wire 10 is bonded. The operation of the IC product is not changed, and the influence on the yield of the IC product can be reduced.

また、一つの電極パッド領域群Ａ、Ｂ、Ｃについてプローブ用パッド領域６が複数設けられているため、複数回測定を行う場合に、一度ブロービングされてプローブ針１１の針跡が形成されたプローブ用パッド領域６を再度使用することなくプロービングすることが可能となる。これにより、プローブ用パッド領域６の下部に位置する回路素子１３への繰り返し荷重を防止しつつ、電気的測定の精度を向上させることができる。   Further, since a plurality of probe pad regions 6 are provided for one electrode pad region group A, B, and C, when performing measurement a plurality of times, the probe traces of the probe needles 11 are formed by once blobbing. Probing can be performed without using the probe pad region 6 again. Thereby, the precision of electrical measurement can be improved, preventing the repeated load to the circuit element 13 located in the lower part of the probe pad area | region 6. FIG.

また、一つの電極パッド領域群Ａ、Ｂ、Ｃについてボンディング用パッド領域７が複数個設けられているため、複数のボンディングワイヤ１０が必要な場合や、それぞれ異なる外部端子に接続したい場合に利用することができる。   Further, since a plurality of bonding pad regions 7 are provided for one electrode pad region group A, B, C, this is used when a plurality of bonding wires 10 are required or when it is desired to connect to different external terminals. be able to.

（第２の実施形態）
次に図４を参照して、第２の実施形態について説明する。第１の実施形態と異なる点は、ウェハ状態のＩＣチップ１間のスクライブ領域１８の近傍に設けられたボンディング用パッド領域７の構成である。図４に示すように、スクライブ領域１８は、ウェハ状態の半導体基板２上で隣接するＩＣチップ１の回路素子配置領域３間にレイアウトされる。テスト素子領域１９はスクライブ領域１８を含むようにレイアウトされる。テスト素子領域１９にはテスト素子１６が配置される。ボンディング用パッド領域７は、その一部、若しくは、可能であれば全部がテスト素子領域１９上に配置される。図４では、一例としてボンディング用パッド領域７の一部がテスト素子領域１９上に配置されている状況を示している。スクライブ領域１８とボンディング用パッド領域７との間の距離は、ダイシング時のダイシングブレード（図示せず）の位置合わせ精度を考慮して設定している。 (Second Embodiment)
Next, a second embodiment will be described with reference to FIG. The difference from the first embodiment is the configuration of the bonding pad region 7 provided in the vicinity of the scribe region 18 between the IC chips 1 in the wafer state. As shown in FIG. 4, the scribe area 18 is laid out between the circuit element arrangement areas 3 of the IC chips 1 adjacent on the semiconductor substrate 2 in a wafer state. The test element region 19 is laid out so as to include the scribe region 18. A test element 16 is arranged in the test element region 19. A part or all of the bonding pad region 7 is arranged on the test element region 19 if possible. FIG. 4 shows a state where a part of the bonding pad region 7 is arranged on the test element region 19 as an example. The distance between the scribe area 18 and the bonding pad area 7 is set in consideration of the alignment accuracy of a dicing blade (not shown) during dicing.

この構成により、ボンディング用パッド領域７をスクライブ領域１８周辺に設けられたテスト素子領域１９上に配置することができるため、ボンディング用パッド領域７のうちテスト素子領域１９上に配置された面積分だけ回路素子配置領域３の面積を増加させることができる。これによりチップ面積を縮小することができ、またウェハあたりの有効チップ数を増加させることができる。   With this configuration, the bonding pad region 7 can be disposed on the test element region 19 provided around the scribe region 18, so that the bonding pad region 7 has an area corresponding to the area disposed on the test element region 19. The area of the circuit element arrangement region 3 can be increased. As a result, the chip area can be reduced, and the number of effective chips per wafer can be increased.

（その他の実施形態）
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。 (Other embodiments)
As mentioned above, although preferred embodiment of this invention was described, this invention is not limited to embodiment mentioned above, A various deformation | transformation and expansion | extension can be performed within the range which does not deviate from the summary of invention.

半導体基板は、シリコン基板、化合物半導体基板、ＳｉＣ基板、あるいは、ＳＯＩ（Silicon on Insulator）基板等、様々な半導体基板を用いることができる。
半導体装置としては、マイコン、メモリ、車載用ＬＳＩ、その他の半導体装置に適用することができる。 As the semiconductor substrate, various semiconductor substrates such as a silicon substrate, a compound semiconductor substrate, an SiC substrate, or an SOI (Silicon on Insulator) substrate can be used.
As a semiconductor device, it can be applied to a microcomputer, a memory, an in-vehicle LSI, and other semiconductor devices.

テスト素子として、ＩＣチップの製造の途中工程における加工の出来栄えチェックのために設置される素子を例示して説明したが、これに限定される必要はなく、例えば、単体のＭＯＳトランジスタ、リングオシレータ等、ダイシングを行う前の半導体ウェハ状態での電気的な特性チェックのために設けられたテスト素子であっても良い。   As the test element, the element installed for checking the quality of processing in the process of manufacturing the IC chip has been described as an example. However, the present invention is not limited to this. For example, a single MOS transistor, ring oscillator, etc. Alternatively, it may be a test element provided for checking electrical characteristics in a semiconductor wafer state before dicing.

図面中、２は半導体基板、５、５ａ、５ｂ、５ｃは金属配線、６、６ａ１、６ａ２、６ａ３、６ａ４、６ｂ１、６ｂ２、６ｃはプローブ用パッド領域、７、７ａ、７ｂ１、７ｂ２、７ｃ１、７ｃ２はボンディング用パッド領域、１３は回路素子、１５は絶縁膜、１７は開口窓である。   In the drawing, 2 is a semiconductor substrate, 5, 5 a, 5 b, 5 c are metal wiring, 6, 6 a 1, 6 a 2, 6 a 3, 6 a 4, 6 b 1, 6 b 2, 6 c are probe pad regions, 7, 7 a, 7 b 1, 7 b 2, 7 c 1 7c2 is a bonding pad region, 13 is a circuit element, 15 is an insulating film, and 17 is an opening window.

Claims (4)

半導体基板（２）と、前記半導体基板上に形成された回路素子とを有する半導体装置であって、
それぞれが独立して設けられ、相互に電気的に接続されたプローブ用パッド領域（６）とボンディング用パッド領域（７）とを有し、
前記ボンディング用パッド領域は銅ワイヤによるボンディングの接続が可能な領域であり、
前記プローブ用パッド領域の下部には、前記半導体装置の回路動作に寄与する回路素子（１３）が形成されており、前記ボンディング用パッド領域の下部には、前記半導体装置の回路動作に寄与する回路素子が形成されていないことを特徴とする半導体装置。 A semiconductor device having a semiconductor substrate (2) and a circuit element formed on the semiconductor substrate,
Each has a probe pad region (6) and a bonding pad region (7) that are provided independently and electrically connected to each other,
The bonding pad region is a region where bonding by copper wire is possible,
A circuit element (13) contributing to the circuit operation of the semiconductor device is formed below the probe pad region, and a circuit contributing to the circuit operation of the semiconductor device is formed below the bonding pad region. A semiconductor device in which no element is formed. 前記プローブ用パッド領域と前記ボンディング用パッド領域は、前記半導体基板上に設けられた同一の配線（５）上に設けられており、前記配線上に設けられた絶縁膜（１５）に形成された開口窓（１７）によって区画されていることを特徴とする、請求項１に記載の半導体装置。   The probe pad region and the bonding pad region are provided on the same wiring (5) provided on the semiconductor substrate, and are formed on an insulating film (15) provided on the wiring. The semiconductor device according to claim 1, wherein the semiconductor device is partitioned by an opening window. 前記プローブ用パッド領域は複数設けられていることを特徴とする、請求項１又は２に記載の半導体装置。   The semiconductor device according to claim 1, wherein a plurality of the probe pad regions are provided. 複数設けられた前記プローブ用パッド領域は、４端子測定法におけるセンス端子又はフォース端子であることを特徴とする、請求項１から３のいずれか１項に記載の半導体装置。   4. The semiconductor device according to claim 1, wherein the plurality of probe pad regions are sense terminals or force terminals in a four-terminal measurement method. 5.
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