JP5529611B2 - Semiconductor device and resistance measuring method - Google Patents
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Description
本発明は、半導体装置、及び抵抗の測定方法に関し、特に、抵抗値用測定パターンを有する半導体装置、及びこれを用いたヴィア又はコンタクトの抵抗の測定方法に関する。 The present invention relates to a semiconductor device and a resistance measuring method, and more particularly, to a semiconductor device having a resistance value measurement pattern and a via or contact resistance measuring method using the semiconductor device.
半導体ウエハ上に半導体集積回路(ICチップ)を形成する際、ICチップ上の素子の形成不良を検出するためのチェックパタン、所謂TEG(Test Element Group)パタンが、当該半導体ウエハ上に形成される。 When forming a semiconductor integrated circuit (IC chip) on a semiconductor wafer, a so-called TEG (Test Element Group) pattern for detecting defective formation of elements on the IC chip is formed on the semiconductor wafer. .
ICチップを製造する場合、TEGの電気的特性を評価することにより、ICチップにおける各エレメント(例えば、配線、ヴィア、拡散層)の形成状態を監視することができる。例えば、配線間を接続するヴィアやコンタクトの接続状態(導通状態)やその抵抗値を測定するためのTEGとして、ヴィアチェーン(コンタクトチェーンとも称す)やケルビンパタンが知られている。 When manufacturing an IC chip, the formation state of each element (for example, wiring, via, diffusion layer) in the IC chip can be monitored by evaluating the electrical characteristics of the TEG. For example, via chains (also referred to as contact chains) and Kelvin patterns are known as TEGs for measuring the connection state (conduction state) of vias and contacts connecting between wirings and their resistance values.
ヴィアチェーンを用いてヴィアの抵抗評価を行う技術が、例えば特開2007−305918に記載されている(特許文献1参照)。特許文献1では、2端子法によってヴィアチェーン内のヴィア抵抗の評価が行われている。
A technique for evaluating via resistance using a via chain is described in, for example, Japanese Patent Application Laid-Open No. 2007-305918 (see Patent Document 1). In
2端子法による抵抗評価の場合、電流をヴィアチェーンに流すための探針と、測定用パッドとの接触抵抗によって、ヴィア抵抗の測定精度が低減するという問題がある。近年、プロセスの微細化に伴い、前述の接触抵抗による測定値への影響が無視できなくなっている。このため、ヴィア抵抗を精度良く測定する場合、探針と測定用パッドとの接触抵抗の影響を受けずにヴィア抵抗の測定が可能な4端子法が用いられる。 In the case of resistance evaluation by the two-terminal method, there is a problem that the measurement accuracy of via resistance is reduced due to the contact resistance between the probe for passing a current through the via chain and the measurement pad. In recent years, with the miniaturization of processes, the influence on the measured value due to the contact resistance described above cannot be ignored. For this reason, when measuring the via resistance with high accuracy, a four-terminal method is used in which the via resistance can be measured without being affected by the contact resistance between the probe and the measurement pad.
図1は、4端子法によってヴィア抵抗が測定されるケルビンパタンの基本的な構造を示す平面図である。図2Aは、図1に示すA−A’断面図、図2Bは、図1に示すB−B’断面図である。図1、図2A、及び図2Bを参照して、4端子法によるヴィア抵抗測定について説明する。 FIG. 1 is a plan view showing a basic structure of a Kelvin pattern whose via resistance is measured by a four-terminal method. 2A is a cross-sectional view taken along the line A-A ′ shown in FIG. 1, and FIG. 2B is a cross-sectional view taken along the line B-B ′ shown in FIG. 1. Via resistance measurement by the four-terminal method will be described with reference to FIGS. 1, 2A, and 2B.
ケルビンパタンを形成するチェックパタンは、4つのパッド71〜74、測定対象となるヴィア90に接続される上部配線81及び下部配線82を備える。詳細には、パッド71、72、73、74は同じ配線層に形成される。又、測定対象のヴィア90の上部は、上部配線81を介してパッド71、73に接続され、ヴィア90の下部は、下部配線82を介してパッド72、74に接続される。
The check pattern forming the Kelvin pattern includes four pads 71 to 74 and an
4端子法による抵抗測定を行う測定器は、直流の電流源100、電圧計101、102、4本の探針201〜204を備える。
A measuring instrument that performs resistance measurement by the four-terminal method includes a DC
抵抗測定を行う場合、探針201、探針202、探針203、探針204を、それぞれ、パッド71、パッド72、パッド73、パッド74に接触させる。続いて、電流源100によって、探針201から接地された探針204へ電流Iを供給する。このときの、探針202、探針203の電圧V1、V2を、電圧計101、102で、それぞれ計測する。
When performing resistance measurement, the
その結果、ヴィア90の抵抗Rは、(1)式で求まる。
R=(V2−V1)/I・・・(1)
4端子法では、測定される電圧V1、V2は、電流源100からの探針201とパッド71との接触抵抗の影響を受けないため、微小なヴィア抵抗Rを精度良く測定することができる。
As a result, the resistance R of the
R = (V2-V1) / I (1)
In the four-terminal method, the measured voltages V1 and V2 are not affected by the contact resistance between the
このような4端子法を利用した素子形状評価方法が、例えば、特開平10−135412(特許文献2参照)や、特表2004−537859(特許文献3参照)に記載されている。 An element shape evaluation method using such a four-terminal method is described in, for example, Japanese Patent Application Laid-Open No. 10-135512 (see Patent Document 2) and Japanese Translation of PCT International Publication No. 2004-537859 (see Patent Document 3).
微小抵抗を測定したい場合、上述のように電流供給用の2端子、電圧測定用の2端子の計4端子が必要となる。この場合、4端子確保のため4つのパッドを設ける必要がある。又、ヴィア抵抗の測定のため、4探針を用意しなければならない。 When it is desired to measure a minute resistance, a total of four terminals are required, as described above, two terminals for supplying current and two terminals for measuring voltage. In this case, it is necessary to provide four pads for securing four terminals. In addition, four probes must be prepared for measuring via resistance.
近年、回路面積の縮小化、テスト効率の向上、及びテスト時間の短縮化に対する要求が高まっている。このため、ヴィア抵抗を測定するためのパッド数や探針数を減らすことが求められている。2端子法を用いれば、パッド数や探針数を少なくすることができるが、上述のように、測定精度が低くなるという問題がある。 In recent years, there is an increasing demand for circuit area reduction, test efficiency improvement, and test time reduction. For this reason, it is required to reduce the number of pads and the number of probes for measuring via resistance. If the two-terminal method is used, the number of pads and the number of probes can be reduced, but there is a problem that the measurement accuracy is lowered as described above.
以上のことから、高い測定精度を維持しつつ、パッドの少ないTEGパタン、及び探針数の少ないヴィア抵抗(コンタクト抵抗)の測定方法が強く求められている。 From the above, there is a strong demand for a method for measuring a TEG pattern with few pads and a via resistance (contact resistance) with a small number of probes while maintaining high measurement accuracy.
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、[特許請求の範囲]の記載と[発明を実施するための形態]の記載との対応関係を明らかにするために、[発明を実施するための形態]で使用される番号・符号が付加されている。ただし、付加された番号・符号は、[特許請求の範囲]に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。 In order to solve the above problems, the present invention employs the means described below. In the description of technical matters constituting the means, in order to clarify the correspondence between the description of [Claims] and the description of [Mode for Carrying Out the Invention] The number / symbol used in [Form] is added. However, the added numbers and symbols should not be used to limit the technical scope of the invention described in [Claims].
本発明による半導体装置は、電流源接続用の第1パッド(1)と、一端が、第1パッド(1)に接続され、他端が、基板(20)と同じ導電型の拡散層(21)を介して基板(20)に接続されたヴィアチェーンと、電圧測定用の第2パッド(2)及び第3パッド(3)とを具備する。ヴィアチェーンは、第1パッド(1)及び第2パッド(2)が接続される第1配線(4)と、一端が第1配線(4)に接続され、他端が第3パッド(3)に接続された、抵抗測定対象となるヴィア又はコンタクト(例えば6)とを備える。本発明では、第1パッド(1)からヴィアチェーンを介して基板(20)に電流が流れた状態において、第2パッド(2)及び第3パッド(3)を介して測定された電圧値によって、抵抗測定対象(例えば6)の抵抗が測定される。 The semiconductor device according to the present invention includes a first pad (1) for connecting a current source, a diffusion layer (21 having one end connected to the first pad (1) and the other end being the same as the substrate (20). ), A via chain connected to the substrate (20) via a second electrode (2) and a third pad (3) for voltage measurement. The via chain includes a first wiring (4) to which the first pad (1) and the second pad (2) are connected, one end connected to the first wiring (4), and the other end to the third pad (3). And vias or contacts (for example, 6) to be resistance-measured. In the present invention, in the state where current flows from the first pad (1) to the substrate (20) through the via chain, the voltage value measured through the second pad (2) and the third pad (3) is used. The resistance of the resistance measurement object (for example, 6) is measured.
本発明による抵抗測定方法は、第1パッド(1)から基板(2)に対して電流を流すステップと、第1パッド(1)が設けられた第1配線(4)上に設けられた第2パッド(2)の第1電圧(V1)を測定するステップと、抵抗測定対象(例えば6)を介して第1配線(4)に接続された第2配線(例えば5)上に設けられた第3パッド(3)の第2電圧(V2)を測定するステップと、電流の大きさ(I)、第1電圧(V1)、及び第2電圧(V2)の測定値とを用いて抵抗測定対象の抵抗値を算出するステップとを具備する。ここで、電流(I)は、第1パッド(1)から、抵抗測定対象のヴィア又はコンタクトと、基板(20)上に設けられた拡散層(21)とを介して基板(20)に至る経路を流れ、拡散層(21)は、基板と同じ導電型である。 The resistance measurement method according to the present invention includes a step of passing a current from the first pad (1) to the substrate (2), and a first wiring (4) provided on the first wiring (4) provided with the first pad (1). The step of measuring the first voltage (V1) of the two pads (2) and the second wiring (for example, 5) connected to the first wiring (4) through the resistance measurement target (for example, 6) Resistance measurement using the step of measuring the second voltage (V2) of the third pad (3) and the measured values of the current magnitude (I), the first voltage (V1), and the second voltage (V2). Calculating a resistance value of the object. Here, the current (I) reaches the substrate (20) from the first pad (1) via the via or contact to be measured for resistance and the diffusion layer (21) provided on the substrate (20). The diffusion layer (21) flows through the path and has the same conductivity type as the substrate.
以上のように、本発明では、抵抗測定のための電流経路の一端を基板に接続することで、接地のための探針及びパッドが不要になる。又、基板と同じ導電型の拡散層を介してヴィアチェーンが接続されているため、電流経路における抵抗値が小さくなる。これにより、測定される電圧値の増大を防止することができる。 As described above, the present invention eliminates the need for a probe and a pad for grounding by connecting one end of the current path for resistance measurement to the substrate. Further, since the via chain is connected through the diffusion layer of the same conductivity type as that of the substrate, the resistance value in the current path becomes small. Thereby, increase of the measured voltage value can be prevented.
従って、本発明によれば、少ない探針数でヴィア抵抗又はコンタクト抵抗の精密測定が可能となる。 Therefore, according to the present invention, it is possible to accurately measure via resistance or contact resistance with a small number of probes.
又、ヴィア抵抗又はコンタクト抵抗の精密測定が可能なテストパタンの面積を縮小することができる。 In addition, the area of the test pattern capable of precise measurement of via resistance or contact resistance can be reduced.
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示す。本発明による半導体装置(以下、TEGパタンと称す)は、ICチップとともに半導体ウエハ上に設けられ、ICチップ上に設けられるヴィア又はコンタクトの抵抗を精密に測定するために用いられるチェックパタンである。本発明によるTEGパタンは、ICチップ内に設けられても、ICチップ外部の領域(例えばスクライブ領域)に設けられてもどちらでもよい。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. In the drawings, the same or similar reference numerals indicate the same, similar, or equivalent components. A semiconductor device according to the present invention (hereinafter referred to as a TEG pattern) is a check pattern that is provided on a semiconductor wafer together with an IC chip and is used for accurately measuring the resistance of vias or contacts provided on the IC chip. The TEG pattern according to the present invention may be provided in the IC chip or in an area outside the IC chip (for example, a scribe area).
先ず、本発明によるTEGパタンの構造を説明する。図3は、本発明によるTEGパタンの構造の一例を示す平面図である。図4は、本発明によるTEGパタンの構造の一例を示す断面図である。図3及び図4を参照して、本発明によるTEGパタンの構造及びヴィア抵抗の測定方法の一例を説明する。本一例におけるTEGパタンは、2部配線間を接続するヴィア6、7の抵抗を測定するためのチェックパタンである。
First, the structure of the TEG pattern according to the present invention will be described. FIG. 3 is a plan view showing an example of the structure of the TEG pattern according to the present invention. FIG. 4 is a sectional view showing an example of the structure of the TEG pattern according to the present invention. With reference to FIG. 3 and FIG. 4, an example of the structure of the TEG pattern and the method of measuring the via resistance according to the present invention will be described. The TEG pattern in this example is a check pattern for measuring the resistance of the
図3及び図4を参照して、本一例によるTEGパタンは、パッド1、2、3、上部配線4、5、測定対象ヴィア6、7、下部配線8、10、ヴィア群9、コンタクト群11、表面付近にP+拡散層21及びシリサイド層22が形成された基板20を具備する。
Referring to FIGS. 3 and 4, the TEG pattern according to this example includes
上部配線4、5は同一の第2配線層(上部配線層:2Metal)内に形成され、互いに素子分離領域(図示なし)によって電気的に分離されている。又、下部配線8、10は同一の第1配線層(下部配線層:1Metal)内に形成され、互いに素子分離領域(図示なし)によって電気的に分離されている。ヴィア6、7はそれぞれ抵抗Rを有し、上部配線層と下部配線層との間に設けられる。上部配線4は、ヴィア6を介して下部配線8の一端に接続され、上部配線5の一端はヴィア7を介して下部配線8の他端に接続される。又、上部配線5の他端は、第2配線層と第1配線層との間に設けられたヴィア群9を介して下部配線10に接続される。更に下部配線10は、第1配線層と基板20との間に設けられたコンタクト群11を介して基板20に接続される。
The
コンタクト群11と基板20とが接続される基板20上の境界領域には、上層から順にシリサイド層22と、基板20と同じ導電型の拡散層(ここではP+拡散層21)が形成されていることが好ましい。コンタクト群11がシリサイド層22及びP+拡散層21を介して基板20に接続されることで、コンタクト群11と基板20との間の抵抗を小さくすることができる。これにより、ヴィア抵抗を測定するための電流経路上の抵抗を小さくすることができる。尚、シリサイド層22を介してコンタクト群11と基板20とを接続する方が、低抵抗化の効果は大きいが、シリサイド層22の設置を省略してもよい。
In the boundary region on the
パッド1、2、3、及び上部配線4、5は、同一の第2配線層に設けられる。パッド1は、上部配線4に接続され、電流供給用のパッドとして機能する。パッド2は、上部配線4に接続され、測定対象ヴィア6の端部の電圧を測定するためのパッドとして機能する。パッド3は、上部配線5に接続され、測定対象ヴィア7の端部の電圧を測定するためのパッドとして機能する。
The
以上のように、図4に示す一例では、一端が電流源接続用のパッド1に接続され、他端が基板20に接続されたヴィアチェーンを形成する。以下では、ヴィアやコンタクトによって配線間が接続されたヴィアチェーンのみならず、コンタクトのみによって配線間が接続されたコンタクトチェーンを、ヴィアチェーンと称して説明する。
As described above, in the example shown in FIG. 4, a via chain in which one end is connected to the current
次に、本発明によるTEGパタンを用いたヴィア抵抗の測定方法について説明する。 Next, a method for measuring via resistance using the TEG pattern according to the present invention will be described.
探針201〜203を、それぞれ、パッド1〜3に接触させる。詳細には、先ず、電流源100の探針201をパッド1に接触させ、電圧計101の探針202をパッド2に接触させ、電圧計102の探針203をパッド3に接触させる。電流源100からパッド1に供給される電流Iは、上部配線4、ヴィア6、下部配線8、ヴィア7、上部配線5、ヴィア群9、下部配線10、コンタクト群11、シリサイド層22、及びP+拡散層21を経由し、基板20に至る経路(ヴィアチェーン)を流れる。この際、基板20は接地されているため、従来技術のように接地するためのパッド及び探針は必要ない。
The
探針201から電流を供給している間、探針202、203を介してパッド2、3の電圧V1、V2を測定する。電流源100からの電流値をIとすると、ヴィア6、7のそれぞれの抵抗Rは(2)式のように表される。ただし、ヴィア6、7は同じ抵抗値Rであるものとする。
R=(V1−V2)/2I・・・(2)
While the current is supplied from the
R = (V1-V2) / 2I (2)
以上のように、本発明によるTEGパタンを用いることで4探針法による抵抗測定を3探針で行うことができる。すなわち、本発明によれば、3探針でヴィア抵抗の精密測定が可能となる。 As described above, by using the TEG pattern according to the present invention, resistance measurement by the four-probe method can be performed with three probes. That is, according to the present invention, it is possible to accurately measure the via resistance with three probes.
本発明では、コンタクト群11と基板20との間の抵抗成分を少なくするため、基板20よりも濃度の高い不純物がドープされたP+拡散層21やシリサイド層22を介して、コンタクト群と基板20とを接続している。これにより、探針201から基板20に至る電流経路を低抵抗化し、測定電圧V1、V2の上昇を抑制することができる。又、ヴィア群9におけるヴィア数やコンタクト群11におけるコンタクト数を多く設定し、ヴィア群9やコンタクト群11における抵抗成分を少なくすることが好ましい。
In the present invention, in order to reduce the resistance component between the
例えば、測定用の電流Iが小さく、測定電圧V1、V2が大きくなると、探針202、204が融解し、測定不能となる場合がある。基板20に流れる電流を利用している場合、基板20との接続抵抗によって、測定電圧V1、V2が増大する恐れがある。しかし、上述のように本発明では基板20とコンタクト群11との間の抵抗を低減する構造となっているため、このような問題は発生しない。
For example, if the measurement current I is small and the measurement voltages V1 and V2 are large, the
次に、図5を参照して、図4に示すTEGパタンの変形例について説明する。図4に示すTEGパタンでは、第2配線層にヴィア抵抗の測定用パッドが設けられたが、これに限らず、第1配線層に設けられてもよい。図5を参照して、本一例によるTEGパタンは、下部配線14、15、測定対象コンタクト16、17、コンタクト群19、及び表面付近にP+拡散層21及びシリサイド層22、28が形成された基板20を具備する。
Next, a modified example of the TEG pattern shown in FIG. 4 will be described with reference to FIG. In the TEG pattern shown in FIG. 4, the via resistance measurement pad is provided in the second wiring layer. Referring to FIG. 5, the TEG pattern according to this example is a substrate in which
下部配線14、15は同一の第1配線層内に形成され、互いに素子分離領域(図示なし)によって電気的に分離されている。コンタクト16、17はそれぞれ抵抗Rを有し、基板20と下部配線層との間に設けられる。下部配線14は、コンタクト16を介してシリサイド層28の一端に接続され、下部配線15の一端はコンタクト17を介してシリサイド層28の他端に接続される。又、下部配線15の他端は、基板20と第1配線層との間に設けられたコンタクト群19、シリサイド層22、及びP+拡散層21を介して基板20に接続される。
The
コンタクト群19と基板20とが接続される基板20上の境界領域には、上層から順にシリサイド層22と、基板20と同じ導電型の拡散層(ここではP+拡散層21)が形成されていることが好ましい。コンタクト群19がシリサイド層22及びP+拡散層21を介して基板20に接続されることで、コンタクト群11と基板20との間の抵抗を小さくすることができる。これにより、ヴィア抵抗を測定するための電流経路上の抵抗を小さくすることができる。尚、シリサイド層22を介してコンタクト群19と基板20とを接続する方が、低抵抗化の効果は大きいが、シリサイド層22の設置を省略してもよい。
In the boundary region on the
図示しないパッド1、2、3は下部配線14、15と同一の第1配線層に設けられる。パッド1は、下部配線14に接続され、電流供給用のパッドとして機能する。パッド2は、下部配線14に接続され、測定対象コンタクト16の端部の電圧を測定するためのパッドとして機能する。パッド3は、下部配線15に接続され、測定対象コンタクト17の端部の電圧を測定するためのパッドとして機能する。
以上のように、図5に示す一例では、一端が電流源接続用のパッド1に接続され、他端が基板20に接続されたヴィアチェーン(コンタクトチェーン)を形成する。
As described above, in the example shown in FIG. 5, a via chain (contact chain) in which one end is connected to the current
次に、本一例におけるTEGパタンを用いたヴィア抵抗の測定方法について説明する。 Next, a method for measuring via resistance using the TEG pattern in this example will be described.
図5に示す一例においても、上述と同様に、探針201〜203を、それぞれ、パッド1〜3に接触させる。詳細には、先ず、電流源100の探針201をパッド1に接触させ、電圧計101の探針202をパッド2に接触させ、電圧計102の探針203をパッド3に接触させる。電流源100からパッド1に供給される電流Iは、下部配線14、コンタクト16、シリサイド層28、コンタクト17、下部配線15、コンタクト群19、シリサイド層22、及びP+拡散層21を経由し、基板20に至る経路(ヴィアチェーン)を流れる。この際、基板20は接地されているため、従来技術のように接地するためのパッド及び探針は必要ない。
Also in the example shown in FIG. 5, the
上述と同様に、探針201から電流を供給している間、探針202、203を介してパッド2、3の電圧V1、V2を測定する。電流源100からの電流値をIとすると、コンタクト16、17の抵抗Rは(2)式のように表される。ただし、コンタクト16、17は同じ抵抗値Rであるものとする。
Similarly to the above, while the current is supplied from the
以上のように、下部配線層にパッドが接続されている場合でも、4探針法による抵抗測定を3探針で行うことができる。すなわち、本発明によれば、3探針でコンタクト抵抗の精密測定が可能となる。 As described above, even when a pad is connected to the lower wiring layer, resistance measurement by the four-probe method can be performed with three probes. That is, according to the present invention, it is possible to accurately measure the contact resistance with three probes.
本発明では、コンタクト群19と基板20との間の抵抗成分を少なくするため、P+拡散層21やシリサイド層22を介して、コンタクト群と基板20とを接続している。これにより、探針201から基板20に至る電流経路を低抵抗化し、測定電圧V1、V2の上昇を抑制することができる。又、コンタクト群19におけるコンタクト数を多く設定することで、コンタクト群11における抵抗成分を少なくすることが好ましい。
In the present invention, the contact group and the
例えば、測定用の電流Iが小さく、測定電圧V1、V2が大きくなると、探針202、204が融解し、測定不能となる場合がある。基板20に流れる電流を利用している場合、基板20との接続抵抗によって、測定電圧V1、V2が増大する恐れがある。しかし、上述のように本発明では基板20とコンタクト群19との間の抵抗を低減する構造となっているため、このような問題は発生しない。
For example, if the measurement current I is small and the measurement voltages V1 and V2 are large, the
図3から図5に示す一例では、2つのヴィア又はコンタクトの抵抗を介した電流を利用して、ヴィア抵抗又はコンタクト抵抗を測定する方法を説明したが、1つのヴィア又はコンタクトを介した電流を利用して抵抗測定を行ってもよい。 In the example shown in FIGS. 3 to 5, the method of measuring the via resistance or the contact resistance using the current through the resistance of two vias or contacts has been described, but the current through one via or contact is measured. Resistance measurement may be performed using this.
図6は、第2配線層に測定用パッドが設けられ、1つのヴィアの抵抗を測定可能なTEGパタンの構成の一例を示す断面図である。図6に示すTEGパタンは、上部配線4、5、測定対象ヴィア6、下部配線18、ヴィア群9、コンタクト群11、表面付近にP+拡散層21及びシリサイド層22が形成された基板20を具備する。
FIG. 6 is a cross-sectional view showing an example of a configuration of a TEG pattern in which a measurement pad is provided in the second wiring layer and the resistance of one via can be measured. The TEG pattern shown in FIG. 6 includes the
上部配線4、5は同一の第2配線層内に形成され、互いに素子分離領域(図示なし)によって電気的に分離されている。又、下部配線18は第1配線層内に形成される。ヴィア6は抵抗Rを有し、上部配線層と下部配線層との間に設けられる。上部配線4は、ヴィア6を介して下部配線18の一端に接続され、上部配線5は、第2配線層と第1配線層との間に設けられたヴィア群9を介して下部配線18に接続される。更に下部配線18は、第1配線層と基板20との間に設けられたコンタクト群11を介して基板20に接続される。
The
コンタクト群11と基板20とが接続される基板20上の境界領域には、上層から順にシリサイド層22と、基板20と同じ導電型の拡散層(ここではP+拡散層21)が形成されていることが好ましい。コンタクト群11がシリサイド層22及びP+拡散層21を介して基板20に接続されることで、コンタクト群11と基板20との間の抵抗を小さくすることができる。これにより、ヴィア抵抗を測定するための電流経路上の抵抗を小さくすることができる。尚、シリサイド層22を介してコンタクト群11と基板20とを接続する方が、低抵抗化の効果は大きいが、シリサイド層22の設置を省略してもよい。
In the boundary region on the
図示しないパッド1、2、3、及び上部配線4、5は、同一の第2配線層に設けられる。パッド1は、上部配線4に接続され、電流供給用のパッドとして機能する。パッド2は、上部配線4に接続され、測定対象ヴィア6の一端の電圧を測定するためのパッドとして機能する。パッド3は、上部配線5に接続され、測定対象ヴィア6の他端の電圧を測定するためのパッドとして機能する。
以上のように、図6に示す一例では、一端が電流源接続用のパッド1に接続され、他端が基板20に接続されたヴィアチェーンを形成する。
As described above, in the example shown in FIG. 6, a via chain in which one end is connected to the current
次に、本一例におけるTEGパタンを用いたヴィア抵抗の測定方法について説明する。 Next, a method for measuring via resistance using the TEG pattern in this example will be described.
図6に示す一例においても、上述と同様に、探針201〜203を、それぞれ、パッド1〜3に接触させる。詳細には、先ず、電流源100の探針201をパッド1に接触させ、電圧計101の探針202をパッド2に接触させ、電圧計102の探針203をパッド3に接触させる。電流源100からパッド1に供給される電流Iは、上部配線14、ヴィア6、下部配線18、コンタクト群11、シリサイド層22、及びP+拡散層21を経由し、基板20に至る経路(ヴィアチェーン)を流れる。この際、基板20は接地されているため、従来技術のように接地するためのパッド及び探針は必要ない。
Also in the example illustrated in FIG. 6, the
探針201から電流を供給している間、探針202、203を介してパッド2、3の電圧V1、V2を測定する。ヴィア6の両端の電圧はV1−V2となるため、電流源100からの電流値をIとすると、ヴィア6の抵抗Rは(3)式のように表される。
R=(V1−V2)/I・・・(3)
While the current is supplied from the
R = (V1-V2) / I (3)
以上のように、本発明によるTEGパタンを用いることで4探針法による抵抗測定を3探針で行うことができる。すなわち、本発明によれば、3探針でヴィア抵抗の精密測定が可能となる。 As described above, by using the TEG pattern according to the present invention, resistance measurement by the four-probe method can be performed with three probes. That is, according to the present invention, it is possible to accurately measure the via resistance with three probes.
又、上述と同様に、本発明では基板20とコンタクト群11との間の抵抗を低減する構造となっているため、測定電圧V1、V2の増大を防止することができる。
Similarly to the above, since the present invention has a structure that reduces the resistance between the
次に、図7を参照して、図6に示すTEGパタンの変形例について説明する。図6に示すTEGパタンでは、第2配線層にコンタクト抵抗の測定用パッドが設けられたが、これに限らず、第1配線層に設けられてもよい。図7を参照して、本一例によるTEGパタンは、下部配線14、15、測定対象コンタクト16、コンタクト群19、表面付近にP+拡散層21及びシリサイド層22が形成された基板20を具備する。
Next, a modified example of the TEG pattern shown in FIG. 6 will be described with reference to FIG. In the TEG pattern shown in FIG. 6, the contact resistance measurement pads are provided in the second wiring layer. However, the present invention is not limited to this, and may be provided in the first wiring layer. Referring to FIG. 7, the TEG pattern according to this example includes
下部配線14、15は同一の第1配線層内に形成され、互いに素子分離領域(図示なし)によって電気的に分離されている。コンタクト16は抵抗Rを有し、基板20と下部配線層との間に設けられる。下部配線14は、コンタクト16、シリサイド層22、P+拡散層21を介して基板20に接続され、下部配線15は、基板20と第1配線層との間に設けられたコンタクト群19、シリサイド層22及びP+拡散層21を介して基板20に接続される。
The
図示しないパッド1、2、3は下部配線14、15と同一の第1配線層に設けられる。パッド1は、下部配線14に接続され、電流供給用のパッドとして機能する。パッド2は、下部配線14に接続され、測定対象コンタクト16の一端の電圧を測定するためのパッドとして機能する。パッド3は、下部配線15に接続され、コンタクト16の他端が接続されるシリサイド層22(P+拡散層21)の電圧を測定するためのパッドとして機能する。ここで、電圧測定用のパッド3とコンタクト16の他端との間の抵抗を、低減するため、コンタクト群19におけるコンタクト数を多く設定することが好ましい。これにより、電圧の測定精度、すなわちコンタクト抵抗の測定精度が向上する。
以上のように、図7に示す一例では、一端が電流源接続用のパッド1に接続され、他端が基板20に接続されたヴィアチェーン(コンタクトチェーン)を形成する。
As described above, in the example shown in FIG. 7, a via chain (contact chain) in which one end is connected to the current
次に、本一例におけるTEGパタンを用いたコンタクト抵抗の測定方法について説明する。 Next, a method for measuring contact resistance using the TEG pattern in this example will be described.
図7に示す一例においても、上述と同様に、探針201〜203を、それぞれ、パッド1〜3に接触させる。詳細には、先ず、電流源100の探針201をパッド1に接触させ、電圧計101の探針202をパッド2に接触させ、電圧計102の探針203をパッド3に接触させる。電流源100からパッド1に供給される電流Iは、下部配線14、コンタクト16、及びP+拡散層21を経由し、基板20に至る経路(ヴィアチェーン)を流れる。この際、基板20は接地されているため、従来技術のように接地するためのパッド及び探針は必要ない。
Also in the example shown in FIG. 7, the
上述と同様に、探針201から電流を供給している間、探針202、203を介してパッド2、3の電圧V1、V2を測定する。コンタクト16の両端の電圧はV1−V2となるため、電流源100からの電流値をIとすると、コンタクト16の抵抗Rは(3)式のように表される。
Similarly to the above, while the current is supplied from the
以上のように、下部配線層にパッドが接続されている場合でも、4探針法による抵抗測定を3探針で行うことができる。すなわち、本発明によれば、3探針でコンタクト抵抗の精密測定が可能となる。 As described above, even when a pad is connected to the lower wiring layer, resistance measurement by the four-probe method can be performed with three probes. That is, according to the present invention, it is possible to accurately measure the contact resistance with three probes.
本発明では、電流経路の一端を基板20に接続することで、4端子法による測定を3端子(3探針)で行うことが可能となる。これにより、ヴィア抵抗やコンタクト抵抗の精密測定を行う際における、測定効率や測定コストを低減することが可能となる。又、本発明によれば、パッド数も減らせることから、TEGパタン(テストパタン)の面積は小さくなる。
In the present invention, one end of the current path is connected to the
又、P+拡散層やシリサイド層を介した接続により、基板とコンタクトとの接続抵抗が低減されるため、測定電圧が低下し、測定電圧の高電圧化に伴う測定不良を防止することができる。更に、電流経路上のヴィアやコンタクトを並列に複数設けることで、接触不良に伴う測定不良を防止することができる。すなわち、本発明によれば、測定歩留まりを低減しつつ、高精度なヴィア抵抗やコンタクト抵抗の測定が可能となる。又、測定のための電流値が安定するため、半導体ウエハ内における各TEGパタンに対する測定バラツキを小さくすることができる。 In addition, since the connection resistance between the substrate and the contact is reduced by the connection via the P + diffusion layer or the silicide layer, the measurement voltage is lowered, and the measurement failure accompanying the increase in the measurement voltage can be prevented. Furthermore, by providing a plurality of vias and contacts on the current path in parallel, measurement failure due to contact failure can be prevented. That is, according to the present invention, it is possible to measure via resistance and contact resistance with high accuracy while reducing the measurement yield. In addition, since the current value for measurement is stable, measurement variation for each TEG pattern in the semiconductor wafer can be reduced.
測定対象となるヴィアが接続する配線には、当該配線に対するノイズを低減するための容量素子が接続されていることが好ましい。例えば、図8に示すように、測定対象となるヴィア6、7間を接続し、抵抗測定時の電流経路となる下部配線8に、一端が接地されたMOS(metal oxide semiconductor)容量50が接続される。図8は、図4に示すTEGパタンにMOS容量50を追加したTEGパタンの構成例を示す図である。
It is preferable that a capacitor for reducing noise with respect to the wiring is connected to the wiring to which the via to be measured is connected. For example, as shown in FIG. 8,
図8を参照して、下部配線8は、コンタクト49を介してMOS容量50に接続される。MOS容量50は、基板20上のPウェル54上に下層から順に積層された酸化膜52及びポリシリコンゲート51を備える。又、酸化膜52及びポリシリコンゲート51直下のPウェル54は、素子分離領域53(STI)によって囲まれる。下部配線8は、コンタクト49を介してポリシリコンゲート51に接続される。その他の構成は、図4と同様であるので、その説明は省略する。
Referring to FIG. 8,
図8に示すTEGパタンを用いてヴィア抵抗を測定する場合、図4と同様に、探針201〜203を、それぞれ、パッド1〜3に接触させる。詳細には、先ず、電流源100の探針201をパッド1(上部配線4)に接触させ、電圧計101の探針202をパッド2(上部配線4)に接触させ、電圧計102の探針203をパッド3(上部配線5)に接触させる。電流源100からパッド1に供給される電流Iは、上部配線4、ヴィア6、下部配線8、ヴィア7、上部配線5、ヴィア群9、下部配線10、コンタクト群11、シリサイド層22、P+拡散層21及びPウェル46を経由し、基板20に至る経路(ヴィアチェーン)を流れる。この際、基板20は接地されているため、従来技術のように接地するためのパッド及び探針は必要ない。
When measuring the via resistance using the TEG pattern shown in FIG. 8, the
探針201から電流を供給している間、探針202、203を介してパッド2、3の電圧V1、V2を測定する。電流源100からの電流値をIとすると、ヴィア6、7のそれぞれの抵抗Rは(2)式のように表される。
While the current is supplied from the
以上のように、本発明によるTEGパタンを用いることで4探針法による抵抗測定を3探針で行うことができる。すなわち、本発明によれば、3探針でヴィア抵抗の精密測定が可能となる。 As described above, by using the TEG pattern according to the present invention, resistance measurement by the four-probe method can be performed with three probes. That is, according to the present invention, it is possible to accurately measure the via resistance with three probes.
図8に示す一例では、測定対象となるヴィア6、7間を接続し、抵抗測定のための電流経路となる下部配線8にMOS容量50の一端(ポリシリコンゲート51)が接続されている。MOS容量50の他端は、Pウェル46を介して接地されているため、MOS容量50によって下部配線8を流れる電流Iに対するノイズを低減することができる。これにより、より精度の高い抵抗測定が可能になる。
In the example shown in FIG. 8, the
図8に示す一例では、第1配線層と第2配線層とを接続する第1ヴィアを抵抗測定対象としたがこれに限らず第2配線層と第3配線層とを接続する第2ヴィアを測定対象としても良い。 In the example shown in FIG. 8, the first via that connects the first wiring layer and the second wiring layer is the object of resistance measurement, but the present invention is not limited to this, and the second via that connects the second wiring layer and the third wiring layer. May be measured.
図9は、第2ヴィア(ヴィア36、37)を測定対象とし、下部配線にMOS容量が接続されたTEGパタンの構造の一例を示す図である。
FIG. 9 is a diagram showing an example of a structure of a TEG pattern in which the second via (
図9を参照して、本一例によるTEGパタンは、第3配線34、35、測定対象ヴィア36、37、ヴィア群39、第2配線38、40、ヴィア群41、47、第1配線42、48、コンタクト群43、表面付近にP+拡散層45及びシリサイド層44が形成された基板20を具備する。
Referring to FIG. 9, the TEG pattern according to this example includes
第3配線34、35は同一の第3配線層(3Metal)内に形成され、互いに素子分離領域(図示なし)によって電気的に分離されている。又、第1配線38、40は同一の第2配線層(2Metal)内に形成され、互いに素子分離領域(図示なし)によって電気的に分離されている。更に、第1配線41、48は同一の第1配線層(1Metal)内に形成され、互いに素子分離領域(図示なし)によって電気的に分離されている。ヴィア36、37はそれぞれ抵抗Rを有し、第3配線層と第2配線層との間に設けられる。第3配線34は、ヴィア36を介して第2配線38の一端に接続され、第3配線35の一端はヴィア37を介して第2配線38の他端に接続される。又、第3配線35の他端は、第3配線層と第2配線層との間に設けられたヴィア群39を介して第2配線40に接続される。更に、第2配線40は、第1配線層と第2配線との間に設けられたヴィア群41を介して第1配線42に接続される。第1配線42は、第1配線層と基板20との間に設けられたコンタクト群43を介して基板20に接続される。
The
コンタクト群43と基板20とが接続される基板20上の境界領域には、上層から順にシリサイド層44と、基板20と同じ導電型の拡散層(ここではP+拡散層45)が形成されていることが好ましい。ここでは、基板20上に形成されたPウェル41上にP+拡散層45が形成される。コンタクト群43がシリサイド層44及びP+拡散層45を介して基板20に接続されることで、コンタクト群43と基板20との間の抵抗を小さくすることができる。これにより、ヴィア抵抗を測定するための電流経路上の抵抗を小さくすることができる。尚、シリサイド層44を介してコンタクト群43と基板20とを接続する方が、低抵抗化の効果は大きいが、シリサイド層44の設置を省略してもよい。
In the boundary region on the
図9を参照して、第2配線38は、ヴィア群47、第1配線48及びコンタクト49を介してMOS容量50に接続される。MOS容量50は、基板20上のPウェル54上に下層から順に積層された酸化膜52及びポリシリコンゲート51を備える。又、酸化膜52及びポリシリコンゲート51直下のPウェル54は、素子分離領域53(STI)によって囲まれる。下部配線8は、コンタクト49を介してポリシリコンゲート51に接続される。
Referring to FIG. 9, the
図9に示すTEGパタンを用いてヴィア抵抗を測定する場合、探針201〜203を、それぞれ、第3配線層に設けられたパッド1〜3に接触させる。詳細には、先ず、電流源100の探針201をパッド1(第3配線34)に接触させ、電圧計101の探針202をパッド2(第3配線34)に接触させ、電圧計102の探針203をパッド3(第3配線35)に接触させる。電流源100からパッド1に供給される電流Iは、第3配線34、ヴィア36、第2配線38、ヴィア37、第3配線35、ヴィア群39、第2配線40、ヴィア群41、第1配線42、コンタクト群43、シリサイド層44、P+拡散層21及びPウェル46を経由し、基板20に至る経路(ヴィアチェーン)を流れる。この際、基板20は接地されているため、従来技術のように接地するためのパッド及び探針は必要ない。
When the via resistance is measured using the TEG pattern shown in FIG. 9, the
探針201から電流を供給している間、探針202、203を介してパッド2、3の電圧V1、V2を測定する。電流源100からの電流値をIとすると、ヴィア6、7のそれぞれの抵抗Rは(2)式のように表される。
While the current is supplied from the
以上のように、本発明によるTEGパタンを用いることで4探針法による抵抗測定を3探針で行うことができる。すなわち、本発明によれば、3探針でヴィア抵抗の精密測定が可能となる。 As described above, by using the TEG pattern according to the present invention, resistance measurement by the four-probe method can be performed with three probes. That is, according to the present invention, it is possible to accurately measure the via resistance with three probes.
図9に示す一例では、測定対象となるヴィア36、37間を接続し、抵抗測定のための電流経路となる第2配線38にMOS容量50の一端(ポリシリコンゲート51)が接続されている。MOS容量50の他端は、Pウェル46を介して接地されているため、MOS容量50によって第2配線38を流れる電流Iに対するノイズを低減することができる。これにより、より精度の高い抵抗測定が可能になる。
In the example shown in FIG. 9, the
次に、図8に示すTEGパタンにおいて、上部配線層(第2配線層:2metal)の上層(第3配線層:3metal)に接続されたパッドを利用してヴィア抵抗を測定するためのTEGパタンの構造について、図10を参照して説明する。 Next, in the TEG pattern shown in FIG. 8, a TEG pattern for measuring via resistance using a pad connected to an upper layer (third wiring layer: 3 metal) of the upper wiring layer (second wiring layer: 2 metal). The structure will be described with reference to FIG.
第3配線層に接続されたパッドを利用する場合、コンタクト6、7を含むヴィア抵抗測定用のヴィアチェーンは、複数のヴィアを介して第3配線層を経由するように形成されることが好ましい。詳細には、短針201、202用の図示しないパッド1、2は、第3配線層に形成される第3配線65に接続される。短針203用の図示しないパッド3は、第3配線層に形成される第3配線67に接続される。第3配線65は、ヴィア群66を介して上層配線(第2配線)4に接続される。一方、第3配線67は、ヴィア群68及び第2配線層に形成された第2配線70を介してヴィア7に接続されるとともに、ヴィア群69を介して上部配線(第2配線)5に接続される。ここで、第2配線層において、第2配線5と第2配線70は電気的に分離している。これにより、ヴィア7の一端は、第3配線67を経由して接地されることとなる。すなわち、ヴィア6、7の抵抗を測定するための電流経路(ヴィアチェーン)は、第3配線67を経由して接地されることとなる。
When using a pad connected to the third wiring layer, a via resistance measurement via chain including the
図10に示す一例では、MOS容量50の一端は基板20に接続されているため接地され、他端(ポリシリコンゲート51)は、第1配線8、第2配線70に接続されている。これにより、第2配線層(2metal)が形成される工程において、MOS容量50は充電される。この結果、第2配線に供給される正の電荷によってヴィア群68の一部に形成不良が発生する場合がある。
In the example shown in FIG. 10, one end of the
しかし、ヴィア群68を構成するヴィアの数を多く設定することで、ヴィアの形成不良による抵抗測定精度の低下量を小さくすることができる。又、第2配線70と第2配線5とは、同一層において分離され、第3配線67を介して電気的に接続されている。この場合、対向する第2配線と第3配線の面積は、第2配線70と第2配線5が一体となっている場合に比べて小さくすることができるため、この間の寄生容量の大きさも小さくできる。この結果、ヴィア抵抗の測定精度を向上することができる。
However, by setting a large number of vias constituting the via
図8から図10に示す一例では、下部配線にMOS容量を接続した形態を説明したが、これに限らず、PIP(polysilicon insulator polysilicon)容量が接続されていても構わない。例えば、図11に示すように、測定対象となるヴィア6、7間を接続し、抵抗測定時の電流経路となる下部配線8と、上部配線5との間に、下部配線層より下層に設けられたPIP容量60が接続される。図11は、図4に示すTEGパタンにPIP容量60を追加したTEGパタンの構成例を示す図である。
In the example shown in FIGS. 8 to 10, the configuration in which the MOS capacitor is connected to the lower wiring is described. However, the present invention is not limited to this, and a PIP (polysilicon insulator polysilicon) capacitor may be connected. For example, as shown in FIG. 11, the
図11を参照して、下部配線8は、コンタクト49を介してPIP容量60の一端に接続される。PIP容量60の他端は、コンタクト56、下部配線55及びヴィア群54を介して上部配線5に接続される。PIP容量60は、基板20上のPウェル64上に下層から順に積層された素子分離領域64(STI)、ポリシリコン層63、酸化膜62及びポリシリコン層61を備える。下部配線55は、第1配線層に設けられ、ヴィア群54を介して上部配線5に接続され、コンタクト56を介してポリシリコン層63に接続される。その他の構成は、図4と同様であるので、その説明は省略する。
Referring to FIG. 11,
図11に示すTEGパタンを用いてヴィア抵抗を測定する場合、図4と同様に、探針201〜203を、それぞれ、パッド1〜3に接触させる。詳細には、先ず、電流源100の探針201をパッド1(上部配線4)に接触させ、電圧計101の探針202をパッド2(上部配線4)に接触させ、電圧計102の探針203をパッド3(上部配線5)に接触させる。電流源100からパッド1に供給される電流Iは、上部配線4、ヴィア6、下部配線8、ヴィア7、上部配線5、ヴィア群9、下部配線10、コンタクト群11、シリサイド層22、P+拡散層21及びPウェル46を経由し、基板20に至る経路(ヴィアチェーン)を流れる。この際、基板20は接地されているため、従来技術のように接地するためのパッド及び探針は必要ない。
When the via resistance is measured using the TEG pattern shown in FIG. 11, the
探針201から電流を供給している間、探針202、203を介してパッド2、3の電圧V1、V2を測定する。電流源100からの電流値をIとすると、ヴィア6、7のそれぞれの抵抗Rは(2)式のように表される。
While the current is supplied from the
以上のように、本発明によるTEGパタンを用いることで4探針法による抵抗測定を3探針で行うことができる。すなわち、本発明によれば、3探針でヴィア抵抗の精密測定が可能となる。 As described above, by using the TEG pattern according to the present invention, resistance measurement by the four-probe method can be performed with three probes. That is, according to the present invention, it is possible to accurately measure the via resistance with three probes.
図11に示す一例では、測定対象となるヴィア6、7間を接続し、抵抗測定のための電流経路となる下部配線8にPIP容量60の一端(ポリシリコン層61)が接続されている。PIP容量60の他端(ポリシリコン層63)は、下部配線55及び上部配線5を介して基板20に接続されることで接地される。このため、PIP容量60によって下部配線8を流れる電流Iに対するノイズを低減することができ、より精度の高い抵抗測定が可能になる。
In the example shown in FIG. 11, the
又、図11に示す一例では、PIP容量60の一端(ポリシリコン層63)は、下部配線55及び上部配線5を介して接地されている。この際、下部配線55は、接地された下部配線10と同一層内において電気的に分離されている。すなわち、PIP容量60の一端(ポリシリコン層63)は、上部配線5を介して接地される。これにより、下部配線層(1metal)が形成される工程において、下部配線8、55に接続されたPIP容量60の両端(ポリシリコン層61、62)は同電位となり、PIP容量60への充電動作を防止することができる。
In the example shown in FIG. 11, one end (polysilicon layer 63) of the
一方、図12に示すように、PIP容量60の一端(ポリシリコン層61)が、下部配線8に接続され、他端(ポリシリコン層63)が、接地された下部配線10に接続されている場合、下部配線層(1metal)が形成される工程において、下部配線8を形成する際の印加電圧によりPIP容量60は充電される。この場合、第1ヴィアの形成工程において、充電されたPIP容量60からの電荷の供給によってヴィア7、6の形成不良が発生する。本一例で示された構造によれば、上述のようなPIP容量60への充電を防止できるため、ヴィアの形成不良を防止することができる。
On the other hand, as shown in FIG. 12, one end (polysilicon layer 61) of the
図11に示す一例では、第1配線層と第2配線層とを接続する第1ヴィアを抵抗測定対象としたがこれに限らず第2配線層と第3配線層とを接続する第2ヴィアを測定対象としても良い。 In the example shown in FIG. 11, the first via that connects the first wiring layer and the second wiring layer is the object of resistance measurement. However, the present invention is not limited to this, and the second via that connects the second wiring layer and the third wiring layer. May be measured.
図13は、第2ヴィア(ヴィア36、37)を測定対象とし、下部配線にPIP容量が接続されたTEGパタンの構造の一例を示す図である。
FIG. 13 is a diagram illustrating an example of a structure of a TEG pattern in which the second via (
図13を参照して、本一例によるTEGパタンは、第3配線34、35、測定対象ヴィア36、37、ヴィア群39、第2配線38、40、ヴィア群41、47、第1配線42、48、コンタクト群43、表面付近にP+拡散層45及びシリサイド層44が形成された基板20を具備する。
Referring to FIG. 13, the TEG pattern according to this example includes
第3配線34、35は同一の第3配線層(3Metal)内に形成され、互いに素子分離領域(図示なし)によって電気的に分離されている。又、第1配線38、40は同一の第2配線層(2Metal)内に形成され、互いに素子分離領域(図示なし)によって電気的に分離されている。更に、第1配線41、48は同一の第1配線層(1Metal)内に形成され、互いに素子分離領域(図示なし)によって電気的に分離されている。ヴィア36、37はそれぞれ抵抗Rを有し、第3配線層と第2配線層との間に設けられる。第3配線34は、ヴィア36を介して第2配線38の一端に接続され、第3配線35の一端はヴィア37を介して第2配線38の他端に接続される。又、第3配線35の他端は、第3配線層と第2配線層との間に設けられたヴィア群39を介して第2配線40に接続される。更に、第2配線40は、第1配線層と第2配線との間に設けられたヴィア群41を介して第1配線42に接続される。第1配線42は、第1配線層と基板20との間に設けられたコンタクト群43を介して基板20に接続される。
The
コンタクト群43と基板20とが接続される基板20上の境界領域には、上層から順にシリサイド層44と、基板20と同じ導電型の拡散層(ここではP+拡散層45)が形成されていることが好ましい。ここでは、基板20上に形成されたPウェル41上にP+拡散層45が形成される。コンタクト群43がシリサイド層44及びP+拡散層45を介して基板20に接続されることで、コンタクト群43と基板20との間の抵抗を小さくすることができる。これにより、ヴィア抵抗を測定するための電流経路上の抵抗を小さくすることができる。尚、シリサイド層44を介してコンタクト群43と基板20とを接続する方が、低抵抗化の効果は大きいが、シリサイド層44の設置を省略してもよい。
In the boundary region on the
図13を参照して、第2配線38は、コンタクト49を介してPIP容量60の一端に接続される。PIP容量60の他端は、コンタクト56、第1配線55及びヴィア群54を介して第2配線35に接続される。PIP容量60は、基板20上のPウェル64上に下層から順に積層された素子分離領域64(STI)、ポリシリコン層63、酸化膜62及びポリシリコン層61を備える。第1配線55は、第1配線層に設けられ、ヴィア群54を介して第2配線35に接続され、コンタクト56を介してポリシリコン層63に接続される。
Referring to FIG. 13,
図13に示すTEGパタンを用いてヴィア抵抗を測定する場合、探針201〜203を、それぞれ、第3配線層に設けられたパッド1〜3に接触させる。詳細には、先ず、電流源100の探針201をパッド1(第3配線34)に接触させ、電圧計101の探針202をパッド2(第3配線34)に接触させ、電圧計102の探針203をパッド3(第3配線35)に接触させる。電流源100からパッド1に供給される電流Iは、第3配線34、ヴィア36、第2配線38、ヴィア37、第3配線35、ヴィア群39、第2配線40、ヴィア群41、第1配線42、コンタクト群43、シリサイド層44、P+拡散層21及びPウェル46を経由し、基板20に至る経路(ヴィアチェーン)を流れる。この際、基板20は接地されているため、従来技術のように接地するためのパッド及び探針は必要ない。
When measuring the via resistance using the TEG pattern shown in FIG. 13, the
探針201から電流を供給している間、探針202、203を介してパッド2、3の電圧V1、V2を測定する。電流源100からの電流値をIとすると、ヴィア6、7のそれぞれの抵抗Rは(2)式のように表される。
While the current is supplied from the
以上のように、本発明によるTEGパタンを用いることで4探針法による抵抗測定を3探針で行うことができる。すなわち、本発明によれば、3探針でヴィア抵抗の精密測定が可能となる。 As described above, by using the TEG pattern according to the present invention, resistance measurement by the four-probe method can be performed with three probes. That is, according to the present invention, it is possible to accurately measure the via resistance with three probes.
図13に示す一例では、測定対象となるヴィア36、37間を接続し、抵抗測定のための電流経路となる第2配線38にPIP容量60の一端(ポリシリコン層61)が接続されている。PIP容量60の他端(ポリシリコン層63)は、第1配線55及び第2配線40を介して基板20に接続されることで接地される。このため、PIP容量60によって第2配線38を流れる電流Iに対するノイズを低減することができ、より精度の高い抵抗測定が可能になる。
In the example shown in FIG. 13, the
又、PIP容量60の一端(ポリシリコン層63)は、第1配線55及び第2配線40を介して接地されている。この際、第1配線55は、接地された第1配線42と同一層内において電気的に分離されている。すなわち、PIP容量60の一端(ポリシリコン層63)は、第2配線40を介して接地される。これにより、第1配線層(1metal)が形成される工程において、第1配線48、55に接続されたPIP容量60の両端(ポリシリコン層61、62)は同電位となり、PIP容量60への充電動作を防止することができる。従って、本一例でも、上述のようなヴィアの形成不良を防止することができる。
One end (polysilicon layer 63) of the
チップ上には様々な素子が形成されるが、それぞれの素子に対応した形状のTEGパタンがチップ上に形成されることが好ましい。図8から図13に示す一例は、容量付の配線を有する素子に対応するTEGパタンとして形成され得る。 Various elements are formed on the chip, and it is preferable that a TEG pattern having a shape corresponding to each element is formed on the chip. The example shown in FIGS. 8 to 13 can be formed as a TEG pattern corresponding to an element having a wiring with a capacitor.
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態では、ヴィア抵抗の測定について詳述したが、コンタクト抵抗や配線抵抗の測定にも適用できることは言うまでもない。尚、上述の抵抗測定対象としてヴィアとコンタクトを区別して説明したが、配線間を接続する構成要素としては実質的に同一である。 The embodiment of the present invention has been described in detail above, but the specific configuration is not limited to the above-described embodiment, and changes within a scope not departing from the gist of the present invention are included in the present invention. . In this embodiment, the measurement of the via resistance has been described in detail, but it goes without saying that the present invention can also be applied to the measurement of contact resistance and wiring resistance. In addition, although a via and a contact were distinguished and demonstrated as the above-mentioned resistance measurement object, it is substantially the same as a component which connects between wiring.
1〜3:パッド
101、102:電圧計
100:電流源
201〜203:探針
4、5:上部配線
8、10、14、15、18:下部配線
6、7、37、38:ヴィア
9:ヴィア群
11、19:コンタクト群
16、17:コンタクト
20:基板
21:P+拡散層
22:シリサイド層
50:MOS容量
60:PIP容量
1-3:
Claims (8)
一端が、前記第1パッドに接続され、他端が、基板と同じ導電型の拡散層を介して前記基板に接続されたヴィアチェーンと、
電圧測定用の第2パッド及び第3パッドと
を具備し、
前記ヴィアチェーンは、
前記第1パッド及び前記第2パッドが接続される第1配線と、
前記第1配線の下層に設けられた第2配線と、
前記第1配線と同一層に設けられ、前記第3パッドに接続された第3配線と、
一端が前記第1配線に接続され、他端が前記第2配線に接続された、第1の抵抗測定対象となるヴィア又はコンタクトと、
一端が前記第2配線に接続され、他端が前記第3配線に接続された、第2の抵抗測定対象となるヴィア又はコンタクトと
を備え、
前記第1パッドから前記第1配線、前記第1の抵抗測定対象、前記第2配線、前記第2の抵抗測定対象、前記第3配線、及び前記拡散層を介して前記基板に電流が流れた状態において、前記第2パッド及び前記第3パッドを介して測定された電圧値によって、前記第1及び第2の抵抗測定対象の抵抗が測定される
半導体装置。 A first pad for connecting a current source;
A via chain having one end connected to the first pad and the other end connected to the substrate via a diffusion layer of the same conductivity type as the substrate;
A second pad and a third pad for voltage measurement,
The via chain is
A first wiring to which the first pad and the second pad are connected;
A second wiring provided in a lower layer of the first wiring;
A third wiring provided in the same layer as the first wiring and connected to the third pad;
A via or contact to be a first resistance measurement object, one end of which is connected to the first wiring and the other end of which is connected to the second wiring;
A via or a contact to be a second resistance measurement object, having one end connected to the second wiring and the other end connected to the third wiring;
Current flows from the first pad to the substrate through the first wiring, the first resistance measurement object, the second wiring, the second resistance measurement object, the third wiring, and the diffusion layer. In the state, the resistance of the first and second resistance measurement objects is measured by the voltage value measured through the second pad and the third pad.
前記ヴィアチェーンは、前記拡散層を介して前記第3配線と前記基板とを接続する複数のコンタクトとを備える
半導体装置。 The semiconductor device according to claim 1,
The via chain includes a plurality of contacts that connect the third wiring and the substrate via the diffusion layer.
一端が前記第2配線に接続され、他端が接地された容量素子を更に具備する
半導体装置。 The semiconductor device according to claim 2,
A semiconductor device further comprising a capacitive element having one end connected to the second wiring and the other end grounded.
前記容量素子は、前記基板上に形成された酸化膜と、前記第2配線に接続されるポリシリコン層とを備えるMOS(metal oxide semiconductor)容量である
半導体装置。 The semiconductor device according to claim 3.
The capacitor element is a metal oxide semiconductor (MOS) capacitor including an oxide film formed on the substrate and a polysilicon layer connected to the second wiring.
前記容量素子は、前記第2配線より下層に設けられ、一端が、前記拡散層を介して前記基板に接続される第4配線と同一配線層において、前記第4配線と電気的に分離した第5配線を介して前記第3配線に接続され、他端が前記第2配線に接続されるPIP(polysilicon insulator polysilicon)容量である
半導体装置。 The semiconductor device according to claim 3.
The capacitive element is provided below the second wiring and has one end electrically separated from the fourth wiring in the same wiring layer as the fourth wiring connected to the substrate through the diffusion layer. A semiconductor device having a PIP (polysilicon insulator polysilicon) capacitance connected to the third wiring through five wirings and having the other end connected to the second wiring.
前記第2配線は、前記基板上に設けられるシリサイド層によって形成される
半導体装置。 The semiconductor device according to any one of claims 2 to 5,
The second wiring is formed by a silicide layer provided on the substrate.
前記複数のコンタクトは、前記拡散層上に設けられたシリサイド層を介して前記基板に接続される
半導体装置。 The semiconductor device according to any one of claims 2 to 6,
The plurality of contacts are connected to the substrate via a silicide layer provided on the diffusion layer.
前記ヴィアチェーンは、
前記第1パッド及び第2パッドが接続される第1配線と、
前記第1配線の下層に設けられた第2配線と、
前記第1配線と同一層に設けられ、第3パッドに接続された第3配線と、
一端が前記第1配線に接続され、他端が前記第2配線に接続された、第1の抵抗測定対象となるヴィア又はコンタクトと、
一端が前記第2配線に接続され、他端が前記第3配線に接続された、第2の抵抗測定対象となるヴィア又はコンタクトと
を備え、
前記電流は、前記第1パッドから、前記第1配線、前記第1の抵抗測定対象、前記第2配線、前記第2の抵抗測定対象、前記第3配線、及び前記基板上に設けられた拡散層を介して前記基板に至る経路を流れ、
前記拡散層は、前記基板と同じ導電型であり、
前記第2パッドの第1電圧を測定するステップと、
前記第3パッドの第2電圧を測定するステップと、
前記電流の大きさ、前記第1電圧、及び前記第2電圧の測定値を用いて前記第1及び第2の抵抗測定対象の抵抗値を算出するステップと
を具備する
抵抗測定方法。 Passing a current from the first pad to the substrate through the via chain;
The via chain is
A first wiring to which the first pad and the second pad are connected;
A second wiring provided in a lower layer of the first wiring;
A third wiring provided in the same layer as the first wiring and connected to a third pad;
A via or contact to be a first resistance measurement object, one end of which is connected to the first wiring and the other end of which is connected to the second wiring;
A via or a contact to be a second resistance measurement object, having one end connected to the second wiring and the other end connected to the third wiring;
The current is diffused from the first pad on the first wiring, the first resistance measurement object, the second wiring, the second resistance measurement object, the third wiring, and the substrate. Flowing through the layer to the substrate,
The diffusion layer has the same conductivity type as the substrate,
Measuring a first voltage of the second pad;
Measuring a second voltage of the third pad;
A resistance measurement method comprising: calculating resistance values of the first and second resistance measurement objects using measured values of the magnitude of the current, the first voltage, and the second voltage.
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