JP2012174789A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device having TEGs (Test Element Groups) that can increase the number of semiconductor chips that can be obtained from one semiconductor substrate.SOLUTION: A width Wof a first scribe region 11 is made wider than a width Wof pads for TEGs 21 to 24, and TEGs 18 and the pads for TEGs 21 to 24 are arranged in the first scribe region 11. Additionally, a width Wof a second scribe region 12 crossing the first scribe region 11 is made narrower than the width Wof the pads for TEGs 21 to 24.

Description

本発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

従来、半導体集積回路の特性評価や製造プロセスの特性評価を行なう目的で、複数の半導体チップが形成される半導体基板（半導体ウェハ）上にＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ；テスト素子群）と呼ばれる評価用デバイスを集積回路（ＩＣ）として形成し、ＴＥＧの電気的特性や信頼性評価及び故障解析等の各種データの収集することが行なわれている。
上記ＴＥＧは、検査用装置（例えば、プローバー）の端子を接触するためのＴＥＧ用パッドと電気的に接続されている。 2. Description of the Related Art Conventionally, an evaluation device called a test element group (TEG) on a semiconductor substrate (semiconductor wafer) on which a plurality of semiconductor chips are formed for the purpose of evaluating characteristics of a semiconductor integrated circuit and manufacturing processes. Is formed as an integrated circuit (IC), and various data such as electrical characteristics and reliability evaluation of TEG and failure analysis are collected.
The TEG is electrically connected to a TEG pad for contacting a terminal of an inspection apparatus (for example, a prober).

特許文献１の図２（Ｃ）には、縦方向に延在する第１のスクライブ領域、第１のスクライブ領域と交差する横方向に延在する第２のスクライブ領域、及び第１及び第２のスクライブ領域に囲まれたデバイス回路領域（半導体集積回路が形成される領域であり、切断されることで半導体チップとなる領域）を有した半導体基板（半導体ウェハ）のうち、第１及び第２のスクライブ領域にＴＥＧを形成することが開示されている。   FIG. 2C of Patent Document 1 shows a first scribe region extending in the vertical direction, a second scribe region extending in the horizontal direction intersecting the first scribe region, and the first and second scribe regions. First and second of semiconductor substrates (semiconductor wafers) having a device circuit region (a region where a semiconductor integrated circuit is formed and a region which becomes a semiconductor chip by being cut) surrounded by the scribe region of It is disclosed that a TEG is formed in the scribe region.

なお、特許文献１の図２（Ｃ）を参照するに、第１及び第２のスクライブ領域の幅は、同じ幅であると思われる。また、特許文献１の図２（Ｃ）には、図示されていないが、第１及び第２のスクライブ領域には、ＴＥＧと電気的に接続されるＴＥＧ用パッドが配置されていると思われる。   Note that, referring to FIG. 2C of Patent Document 1, it is considered that the widths of the first and second scribe regions are the same. Although not shown in FIG. 2C of Patent Document 1, it is considered that TEG pads electrically connected to the TEG are arranged in the first and second scribe regions. .

特開２０００−３３２０７７号公報JP 2000-332077 A

ところで、近年のウェハテスト用プローブカードの製作技術の向上やワイヤボンディング技術の向上により、ＴＥＧ用パッドのサイズ及び配設ピッチは縮小傾向にある。
一方、半導体ウェハの第１及び第２のスクライブ領域を切断して、半導体ウェハに形成された複数の半導体チップを個片化する技術（半導体ウェハを切断する技術）は、ＴＥＧ用パッドのサイズ及び配設ピッチの縮小の速度よりも急速に進化しており、半導体ウェハの切断に必要な幅は、ＴＥＧ用パッドの幅よりも小さい。 By the way, the size and arrangement pitch of the TEG pads tend to be reduced due to the recent improvement of the wafer testing probe card manufacturing technique and the improvement of the wire bonding technique.
On the other hand, a technique for cutting the first and second scribe regions of the semiconductor wafer to singulate a plurality of semiconductor chips formed on the semiconductor wafer (a technique for cutting the semiconductor wafer) involves the size of the TEG pad and It has evolved more rapidly than the rate of arrangement pitch reduction, and the width required for cutting a semiconductor wafer is smaller than the width of a TEG pad.

このため、第１及び第２のスクライブ領域の幅を半導体ウェハの切断に必要な最小の幅にした場合、第１及び第２のスクライブ領域からＴＥＧ用パッドがはみ出るため、第１及び第２のスクライブ領域にＴＥＧ用パッドを配置することができない。
図４は、従来の問題点を説明するための平面図である。
このため、従来、図４に示すように、第１及び第２のスクライブ領域１０２，１０３の幅Ｅ１，Ｅ２をＴＥＧ用パッド１０５の幅Ｅ３よりも大きくする必要があった。 For this reason, when the widths of the first and second scribe regions are set to the minimum width necessary for cutting the semiconductor wafer, the TEG pads protrude from the first and second scribe regions. The TEG pad cannot be arranged in the scribe area.
FIG. 4 is a plan view for explaining a conventional problem.
Therefore, conventionally, as shown in FIG. 4, the widths E 1 and E 2 of the first and second scribe regions 102 and 103 have to be larger than the width E 3 of the TEG pad 105.

これにより、１枚の半導体ウェハ１０１から取得可能な半導体チップの数が減少してしまうという問題があった。
なお、図４では、第１及び第２のスクライブ領域１０２，１０３に形成され、かつＴＥＧ用パッド１０５と電気的に接続されたＴＥＧの図示を省略している。 Accordingly, there is a problem that the number of semiconductor chips that can be obtained from one semiconductor wafer 101 is reduced.
In FIG. 4, illustration of the TEG formed in the first and second scribe regions 102 and 103 and electrically connected to the TEG pad 105 is omitted.

本発明の一観点によれば、第１の方向に延在する第１のスクライブ領域、該第１のスクライブ領域と交差する第２の方向に延在する第２のスクライブ領域、及び前記第１及び第２のスクライブ領域で囲まれた複数の半導体チップ形成領域を有する半導体基板と、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）と、前記ＴＥＧと電気的に接続されたＴＥＧ用パッドと、を有し、前記第１のスクライブ領域の幅を前記ＴＥＧ用パッドの幅よりも広くして、前記第１のスクライブ領域に前記ＴＥＧ用パッドを配置すると共に、前記第２のスクライブ領域の幅を前記ＴＥＧ用パッドの幅よりも狭くしたことを特徴とする半導体装置が提供される。   According to an aspect of the present invention, a first scribe region extending in a first direction, a second scribe region extending in a second direction intersecting the first scribe region, and the first And a semiconductor substrate having a plurality of semiconductor chip formation regions surrounded by a second scribe region, a TEG (Test Element Group), and a TEG pad electrically connected to the TEG, The width of one scribe region is made wider than the width of the TEG pad, the TEG pad is disposed in the first scribe region, and the width of the second scribe region is set to the width of the TEG pad. A semiconductor device characterized by being narrower than the above is provided.

本発明の半導体装置によれば、第１のスクライブ領域の幅をＴＥＧ用パッドの幅よりも広くして、第１のスクライブ領域にＴＥＧ用パッドを配置すると共に、第２のスクライブ領域の幅をＴＥＧ用パッドの幅よりも狭くすることにより、第２のスクライブ領域の幅を第１のスクライブ領域と同じ幅にした場合と比較して、半導体基板を占有する第２のスクライブ領域の面積を減少させることが可能となる。
これにより、１枚の半導体基板に、より多くの半導体チップ形成領域を配置することが可能となるため、１枚の半導体基板から取得可能な半導体チップの数を増加させることができる。 According to the semiconductor device of the present invention, the width of the first scribe region is made wider than the width of the TEG pad, the TEG pad is arranged in the first scribe region, and the width of the second scribe region is increased. By reducing the width of the TEG pad, the area of the second scribe region occupying the semiconductor substrate is reduced as compared with the case where the width of the second scribe region is the same as that of the first scribe region. It becomes possible to make it.
As a result, a larger number of semiconductor chip formation regions can be arranged on one semiconductor substrate, so that the number of semiconductor chips that can be obtained from one semiconductor substrate can be increased.

本発明の第１の実施の形態に係る半導体装置に設けられた半導体基板の概略を示す平面図である。1 is a plan view schematically showing a semiconductor substrate provided in a semiconductor device according to a first embodiment of the present invention. 本発明の第１の実施の形態に係る半導体装置の概略を示す平面図である。1 is a plan view schematically showing a semiconductor device according to a first embodiment of the present invention. 本発明の第２の実施の形態に係る半導体装置の概略を示す平面図である。It is a top view which shows the outline of the semiconductor device which concerns on the 2nd Embodiment of this invention. 従来の問題点を説明するための平面図である。It is a top view for demonstrating the conventional problem.

以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。   Embodiments to which the present invention is applied will be described below in detail with reference to the drawings. The drawings used in the following description are for explaining the configuration of the embodiment of the present invention, and the size, thickness, dimensions, and the like of each part shown in the drawings are different from the dimensional relationship of an actual semiconductor device. There is a case.

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置に設けられた半導体基板の概略を示す平面図である。図１に示すＸ方向は、半導体基板１０の横方向（第２の方向）を示しており、図１に示すＹ方向は、半導体基板１０の縦方向（第１の方向）を示している。 (First embodiment)
FIG. 1 is a plan view schematically showing a semiconductor substrate provided in the semiconductor device according to the first embodiment of the present invention. 1 indicates the lateral direction (second direction) of the semiconductor substrate 10, and the Y direction illustrated in FIG. 1 indicates the longitudinal direction (first direction) of the semiconductor substrate 10.

図１を参照するに、半導体基板１０は、円形状とされており、Ｙ方向に延在する複数の第１のスクライブ領域１１と、第１のスクライブ領域１１と交差（図１の場合、直交）するＸ方向に延在する複数の第２のスクライブ領域１２と、第１及び第２のスクライブ領域１１，１２で囲まれた複数の半導体チップ形成領域１３と、を有する。
半導体チップ形成領域１３は、後述する図２に示すように、半導体集積回路１６（デバイス）が形成される領域であると共に、個片化されることで半導チップとなる領域である。
なお、第１及び第２のスクライブ領域１１，１２の幅については、後述図２において詳述する。 Referring to FIG. 1, a semiconductor substrate 10 has a circular shape, and includes a plurality of first scribe regions 11 extending in the Y direction and intersecting the first scribe regions 11 (in the case of FIG. 1, orthogonal). ) And a plurality of second scribe regions 12 extending in the X direction, and a plurality of semiconductor chip forming regions 13 surrounded by the first and second scribe regions 11 and 12.
The semiconductor chip formation region 13 is a region where a semiconductor integrated circuit 16 (device) is formed as shown in FIG. 2 to be described later, and is a region which becomes a semiconductor chip by being separated into individual pieces.
The widths of the first and second scribe areas 11 and 12 will be described in detail later with reference to FIG.

図２は、本発明の第１の実施の形態に係る半導体装置の概略を示す平面図である。図２では、図１に示す領域Ａに対応する半導体基板１０に形成された半導体装置１５を示す。また、図２において、図１に示す半導体基板１０と同一構成部分には、同一符号を付す。
図２を参照するに、第１の実施の形態の半導体装置１５は、半導体基板１０と、半導体チップ形成領域１３に形成された半導体集積回路１６と、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）１８と、ＴＥＧ用パッド２１〜２４と、を有する。 FIG. 2 is a plan view schematically showing the semiconductor device according to the first embodiment of the present invention. 2 shows the semiconductor device 15 formed on the semiconductor substrate 10 corresponding to the region A shown in FIG. In FIG. 2, the same components as those of the semiconductor substrate 10 shown in FIG.
Referring to FIG. 2, the semiconductor device 15 of the first embodiment includes a semiconductor substrate 10, a semiconductor integrated circuit 16 formed in a semiconductor chip formation region 13, a TEG (Test Element Group) 18, and a TEG Pads 21-24.

図２を参照するに、第１のスクライブ領域１１の幅Ｗ１は、ＴＥＧ用パッド２１〜２４の幅Ｗ３よりも広くなるように構成されている。第２のスクライブ領域１２の幅Ｗ２は、ＴＥＧ用パッド２１〜２４の幅Ｗ３よりも狭くなるように構成されている。第２のスクライブ領域１２の幅Ｗ２は、半導体基板１０をダイシング可能な最小の幅にするとよい。
このように、第２のスクライブ領域１２の幅Ｗ２を、半導体基板１０をダイシング可能な最小の幅にすることにより、半導体基板１０を占有する第２のスクライブ領域１２の面積を最小にすることができる。 Referring to FIG. 2, the width W 1 of the first scribe region 11 is configured to be wider than the width W 3 of the TEG pads 21 to 24. The width W 2 of the second scribe region 12 is configured to be narrower than the width W 3 of the TEG pads 21 to 24. The width W2 of the second scribe region 12 may be a minimum width that allows the semiconductor substrate 10 to be diced.
Thus, the area of the second scribe region 12 that occupies the semiconductor substrate 10 is minimized by setting the width W2 of the second scribe region 12 to the minimum width that allows the semiconductor substrate 10 to be diced. Can do.

ＴＥＧ１８は、第１のスクライブ領域１１に配置されている。ＴＥＧ１８としては、例えば、ゲート用端子、ソース用端子、ドレイン用端子、及びボディ用端子を有したＮＭＯＳ（Ｎｅｇａｔｉｖｅ−ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることができる。   The TEG 18 is disposed in the first scribe area 11. As the TEG 18, for example, an NMOS (Negative-Channel Metal Oxide Semiconductor) having a gate terminal, a source terminal, a drain terminal, and a body terminal can be used.

ＴＥＧ用パッド２１〜２４は、第１のスクライブ領域１１に配置されている。ＴＥＧ１８がＮＭＯＳの場合、例えば、ＴＥＧ用パッド２１をゲート用端子と接続されるゲート用パッド、ＴＥＧ用パッド２２をソース用端子と接続されるソース用パッド、ＴＥＧ用パッド２３をドレイン用端子と接続されるドレイン用パッド、ＴＥＧ用パッド２４をボディ用端子と接続されるボディ用パッドとして、それぞれ用いることができる。   The TEG pads 21 to 24 are arranged in the first scribe area 11. When the TEG 18 is an NMOS, for example, the TEG pad 21 is connected to the gate terminal, the TEG pad 22 is connected to the source terminal, the TEG pad 22 is connected to the source terminal, and the TEG pad 23 is connected to the drain terminal. The drain pad and the TEG pad 24 can be used as body pads connected to the body terminals.

第１の実施の形態の半導体装置によれば、第１のスクライブ領域１１の幅Ｗ１をＴＥＧ用パッド２１〜２４の幅Ｗ３よりも広くして、第１のスクライブ領域１１にＴＥＧ１８及びＴＥＧ用パッド２１〜２４を配置すると共に、第２のスクライブ領域１２の幅Ｗ２をＴＥＧ用パッド２１〜２４の幅Ｗ３よりも狭くすることにより、第２のスクライブ領域１２の幅Ｗ２と第１のスクライブ領域１１の幅Ｗ１とを同じにした場合と比較して、半導体基板１０を占有する第２のスクライブ領域１２の面積を減少させることが可能となる。
これにより、１枚の半導体基板１０に、より多くの半導体チップ形成領域１３を配置することが可能となるため、１枚の半導体基板１０から取得可能な半導体チップの数を増加させることができる。 According to the semiconductor device of the first embodiment, the width W 1 of the first scribe region 11 is made wider than the width W 3 of the TEG pads 21 to 24, and the TEG 18 and TEG are added to the first scribe region 11. with arranging the use pads 21 to 24, by a width W 2 of the second scribe region 12 is narrower than the width W 3 of the TEG pad 21 to 24, the width W 2 of the second scribe region 12 second Compared to the case where the width W 1 of one scribe region 11 is the same, the area of the second scribe region 12 occupying the semiconductor substrate 10 can be reduced.
As a result, a larger number of semiconductor chip forming regions 13 can be arranged on one semiconductor substrate 10, and therefore the number of semiconductor chips that can be obtained from one semiconductor substrate 10 can be increased.

なお、第１の実施の形態の半導体装置１５では、第１のスクライブ領域１１を半導体基板１０の縦方向（Ｙ方向）に配置し、第２のスクライブ領域１２を半導体基板１０の横方向（Ｘ方向）に配置した場合を例に挙げて説明したが、第１のスクライブ領域１１を半導体基板１０の横方向（Ｘ方向）に配置し、第２のスクライブ領域１２を半導体基板１０の縦方向（Ｙ方向）に配置してもよい。   In the semiconductor device 15 according to the first embodiment, the first scribe region 11 is arranged in the vertical direction (Y direction) of the semiconductor substrate 10 and the second scribe region 12 is arranged in the horizontal direction (X The first scribe region 11 is arranged in the horizontal direction (X direction) of the semiconductor substrate 10 and the second scribe region 12 is arranged in the vertical direction (direction) of the semiconductor substrate 10. (Y direction) may be arranged.

（第２の実施の形態）
図３は、本発明の第２の実施の形態に係る半導体装置の概略を示す平面図である。図３において、図２に示す第１の実施の形態の半導体装置１５と同一構成部分には同一符号を付す。 (Second Embodiment)
FIG. 3 is a plan view schematically showing a semiconductor device according to the second embodiment of the present invention. 3, the same components as those of the semiconductor device 15 according to the first embodiment shown in FIG.

図３を参照するに、第２の実施の形態の半導体基板３０は、半導体基板１０と、半導体集積回路１６と、ＴＥＧ１８，３１と、ＴＥＧ用パッド２１〜２４，３２，３３と、を有する。
言い換えれば、第２の実施の形態の半導体装置３０は、第１の実施の形態の半導体装置１５に設けられたＴＥＧ１８を第２のスクライブ領域１２に配置し、かつＴＥＧ３１（他のＴＥＧ）及びＴＥＧ用パッド３２，３３（他のＴＥＧ用パッド）を設けた以外は、第１の実施の形態の半導体装置１５と同様に構成される。 Referring to FIG. 3, the semiconductor substrate 30 of the second embodiment includes a semiconductor substrate 10, a semiconductor integrated circuit 16, TEGs 18 and 31, and TEG pads 21 to 24, 32 and 33.
In other words, in the semiconductor device 30 of the second embodiment, the TEG 18 provided in the semiconductor device 15 of the first embodiment is arranged in the second scribe region 12, and the TEG 31 (another TEG) and the TEG are arranged. The semiconductor device 15 is configured in the same manner as the semiconductor device 15 of the first embodiment except that the pads 32 and 33 (other TEG pads) are provided.

ＴＥＧ３１は、第１のスクライブ領域１１に設けられている。ＴＥＧ３１としては、例えば、ＥＭ（Ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ）特性評価用のパターンや、トランジスタ特性評価用のパターンを用いることができる。
ＴＥＧ用パッド３２，３３は、第１のスクライブ領域１１に設けられており、ＴＥＧ３１と電気的に接続されている。ＴＥＧ用パッド３２，３３の幅Ｗ４は、ＴＥＧ用パッド２１〜２４の幅Ｗ３と略等しい。 The TEG 31 is provided in the first scribe area 11. As the TEG 31, for example, a pattern for EM (Electromigration) characteristic evaluation or a pattern for transistor characteristic evaluation can be used.
The TEG pads 32 and 33 are provided in the first scribe region 11 and are electrically connected to the TEG 31. The width W 4 of the TEG pads 32 and 33 is substantially equal to the width W 3 of the TEG pads 21 to 24.

第２の実施の形態の半導体装置によれば、第１のスクライブ領域１１の幅Ｗ１をＴＥＧ用パッド２１〜２４，３２，３３の幅Ｗ３，Ｗ４よりも広くして、第１のスクライブ領域１１にＴＥＧ３１及びＴＥＧ用パッド２１〜２４，３２，３３を配置すると共に、第２のスクライブ領域１２の幅Ｗ２をＴＥＧ用パッド２１〜２４の幅Ｗ３よりも狭くし、第２のスクライブ領域１２にＴＥＧ１８を配置することにより、第２のスクライブ領域１２を有効活用することが可能となる。
これにより、１枚の半導体基板１０から取得可能な半導体チップの数を増加させた上で、第１のスクラブ領域１１に、より多くのＴＥＧ用パッド３２，３３を配置することができる。 According to the semiconductor device of the second embodiment, the width W 1 of the first scribe region 11 is made wider than the widths W 3 and W 4 of the TEG pads 21 to 24, 32 and 33, with placing TEG31 and TEG pad 21～24,32,33 in the scribe region 11, the width W 2 of the second scribe region 12 is narrower than the width W 3 of the TEG pad 21 to 24, the second By disposing the TEG 18 in the scribe area 12, the second scribe area 12 can be effectively used.
As a result, it is possible to arrange more TEG pads 32 and 33 in the first scrub region 11 while increasing the number of semiconductor chips that can be obtained from one semiconductor substrate 10.

なお、第２の実施の形態の半導体装置３０では、ＴＥＧ３１を第１のスクライブ領域１１に配置した場合を例に挙げて説明したが、ＴＥＧ３１を第２のスクライブ領域１２に配置してもよい。また、第２の実施の形態の半導体装置３０において、第１のスクライブ領域１１にＴＥＧ１８を配置すると共に、第２のスクライブ領域１２にＴＥＧ３１を配置してもよい。   In the semiconductor device 30 according to the second embodiment, the case where the TEG 31 is disposed in the first scribe region 11 has been described as an example. However, the TEG 31 may be disposed in the second scribe region 12. In the semiconductor device 30 of the second embodiment, the TEG 18 may be disposed in the first scribe region 11 and the TEG 31 may be disposed in the second scribe region 12.

以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。   The preferred embodiments of the present invention have been described in detail above, but the present invention is not limited to such specific embodiments, and within the scope of the present invention described in the claims, Various modifications and changes are possible.

本発明は、半導体装置に適用可能である。   The present invention is applicable to semiconductor devices.

１０…半導体基板、１１…第１のスクライブ領域、１２…第２のスクライブ領域、１３…半導体チップ形成領域、１５，３０…半導体装置、１６…半導体集積回路、１８，３１…ＴＥＧ、２１〜２４，３２，３３…ＴＥＧ用パッド、Ａ…領域、Ｗ１，Ｗ２，Ｗ３，Ｗ４…幅 DESCRIPTION OF SYMBOLS 10 ... Semiconductor substrate, 11 ... 1st scribe area | region, 12 ... 2nd scribe area | region, 13 ... Semiconductor chip formation area, 15, 30 ... Semiconductor device, 16 ... Semiconductor integrated circuit, 18, 31 ... TEG, 21-24 , 32, 33... TEG pad, A... Region, W 1 , W 2 , W 3 , W 4 .

Claims (6)

第１の方向に延在する第１のスクライブ領域、該第１のスクライブ領域と交差する第２の方向に延在する第２のスクライブ領域、及び前記第１及び第２のスクライブ領域で囲まれた複数の半導体チップ形成領域を有する半導体基板と、
ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）と、
前記ＴＥＧと電気的に接続されたＴＥＧ用パッドと、を有し、
前記第１のスクライブ領域の幅を前記ＴＥＧ用パッドの幅よりも広くして、前記第１のスクライブ領域に前記ＴＥＧ用パッドを配置すると共に、前記第２のスクライブ領域の幅を前記ＴＥＧ用パッドの幅よりも狭くしたことを特徴とする半導体装置。 Surrounded by a first scribe region extending in a first direction, a second scribe region extending in a second direction intersecting the first scribe region, and the first and second scribe regions. A semiconductor substrate having a plurality of semiconductor chip formation regions;
TEG (Test Element Group),
A TEG pad electrically connected to the TEG;
The width of the first scribe region is made wider than the width of the TEG pad, the TEG pad is disposed in the first scribe region, and the width of the second scribe region is set to the TEG pad. A semiconductor device characterized by being narrower than the width of. 前記第２のスクライブ領域の幅は、前記半導体基板をダイシング可能な最小の幅であることを特徴とする請求項１記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the width of the second scribe region is a minimum width capable of dicing the semiconductor substrate. 前記ＴＥＧを、前記第１のスクライブ領域に配置したことを特徴とする請求項１または２記載の半導体装置。   The semiconductor device according to claim 1, wherein the TEG is disposed in the first scribe region. 前記ＴＥＧを、前記第２のスクライブ領域に配置したことを特徴とする請求項１または２記載の半導体装置。   The semiconductor device according to claim 1, wherein the TEG is disposed in the second scribe region. 前記第１のスクライブ領域に、他のＴＥＧ用パッドを配置したことを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置。   5. The semiconductor device according to claim 1, wherein another TEG pad is disposed in the first scribe region. 前記第１のスクライブ領域または前記第２のスクライブ領域に、前記他のＴＥＧ用パッドと電気的に接続された他のＴＥＧを設けたことを特徴とする請求項５記載の半導体装置。   6. The semiconductor device according to claim 5, wherein another TEG electrically connected to the other TEG pad is provided in the first scribe region or the second scribe region.
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