JPS6298633A - Semiconductor device - Google Patents

Semiconductor device

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JPS6298633A
JPS6298633A JP60237346A JP23734685A JPS6298633A JP S6298633 A JPS6298633 A JP S6298633A JP 60237346 A JP60237346 A JP 60237346A JP 23734685 A JP23734685 A JP 23734685A JP S6298633 A JPS6298633 A JP S6298633A
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JP
Japan
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insulating film
probe
pad
bonding pad
pads
Prior art date
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Application number
JP60237346A
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Japanese (ja)
Inventor
Yuji Hara
原 雄次
Ken Uchida
憲 内田
Hisao Katsuto
甲藤 久郎
Koichi Nagasawa
幸一 長沢
Keiji Miyamoto
宮本 圭二
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

PURPOSE:To provide the electric connection between a semiconductor chip and outer lead with high reliability by a method wherein outer electrodes (terminals) of semiconductor chip are provided separately from probe inspecting electrodes. CONSTITUTION:Each chip is provided with six each of bonding pads 15 separately from probe inspecting pads 10P. Respective six each of bonding pads 15 are connected to specific six each of probe inspecting pads 10P out of 40 each of the probe inspecting pads 10P through conductive layers 10 or the other conductive layers 16. The conductive layers 16 are extended above a topmost insulating layer 13 mainly in active region; one ends of the conductive layers 16 are formed into one body of the bonding pads 15; and the other ends are connected to selected probe inspecting pads 10P through connecting holes 14. In such a constitution, the connecting holes 14 are made only on the upper parts of selected probe inspecting pads 10P since the probe inspecting pads 10P not selected are not connected to the bonding pads 15.

Description

【発明の詳細な説明】[Detailed description of the invention]

[技術分野] 本発明は、半導体装置に関するものであり、特に、半導
体装置の電極に適用して有効な技術に関するものである
。 [背景技術] マイクロコンピュータ又はメモリ等のチップをプリント
基板等に直接マウントし、モジュールを形成することが
考えられている。チップと基板りの配線とは、リード又
はボンディングワイヤ等の外部リードによって、電気的
に接続する必要がある。このために、チップ上には外部
端子としての(ボンディング)パッドが設けられる。 本発明者は、チップ上のパッドと基板上の配線との接続
について検討した結果1次の問題点を見出した。すなわ
ち、チップに対して、そのウェーハ製造工程の最終段階
において、?!!気的な動特性及び静特性を潤定するプ
ローブ検査がなされる。 プローブ検査は、通常、チップの周囲に配置されるボン
デイングパツドを用いてなされる。このため、ボンデイ
ングパツドを構成する導電層が著しく損傷し、上記リー
ド又はボンディングワイヤとの接続に不良が生ずる場合
がある。 また1本発明者の検討によれば、高集積化のためあるい
はパッドとリード又はボンディングワイヤの接着面積を
増すため等には、パッドをMOSFET等の半導体素子
の形成された領域(アクティブエリア)上に形成するの
が有効である。しがし、」二連したプローブ検査の際、
その下の半導体素子に損傷を与えてしまうという問題が
ある。 なお、プリント基板上に直接、チップをマウン1−シた
例は1例えば1日経マグロウヒル社発行、11経エレク
トロニクス、1981年3月2日号、p +、 38〜
140に示されている。 [発明の目的コ 本発明の目的は、半導体チップと外部リードとの電気的
接続を高い信頼度で行うことにある。 本発明の他の目的は、半導体チップの外部端子を半導体
チップ内の半導体素子上に形成することにある。 本発明の他の目的は、半4体チップの外部ffi%を半
導体チップ上の任意の位置に配置することが可能な技術
を提供することにある。 本発明の他の目的は、半導体チップの外部ffi極を検
査の後に形成することが可能な技術を提供することにあ
る。 本発明の他の目的は、半導体装置の電気的信頼性の向−
ヒを図る技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。 [発明の概要] 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。 すなわち、半導体チップの外部電極(端子)をプローブ
検査用電極とは別に設けるものである6以下1本発明の
構成について、実施例とともに説明する。 [実施例Iコ 第1図はチップのボンデイングパツド近辺の断面図であ
り、第2図は主にプローブ検査用パッドとボンデイング
パツドとを示したチップの平面図である。 第1図に示すように、本実施例のチップはP−型単結晶
シリコンからなる半導体基板1からなる。 基板lの表面に形成された素子分離領域としての酸化シ
リコン膜からなるフィールド絶縁膜2と、このフィール
ド絶縁膜2の下のP型チャネルストッパ領域3とによっ
て、M I S FET等の半導体素子を設けるための
素子領域が規定される。MISFETは、多結晶シリコ
ン1摸からなるゲート電極4、酸化シリコン膜からなる
ゲート絶縁膜5、ソース、ドレイン領域であるrl”型
半導体領域6からなる。なお、ゲート電極5は、多結晶
シリコン膜に限定されろものではなく、例えば多結晶シ
リコン膜のトにMo、W、Ta、T i等の高融点金属
膜又はそのシリサイド膜を設けた2層膜としてもよい。 また、前記高融点金属膜又はそのシリサイド膜のみでゲ
ート電極5を構成してもよい。チップの周辺部にn3型
半導体領域6Aを設けている。 n゛型半導体領域6Aの外側にチップの辺に沿って。 ウェハを個々のチップに分割するためのダイシング領域
(スクライブ領域)7がある。ダイシング領域7にはn
°型半導体領域6Bが設けられている。 MISFETを覆うように基板1上にリンシリケートガ
ラス(PSG)膜からなる絶縁膜8を設けている。M 
I S FETのソース、ドレイン領域、すなわちn°
型半導体領域6の上の部分のゲート絶縁膜5及び絶縁膜
8を選択的に除去して接続孔9を形成している。絶1#
膜8上には、1層目のアルミニウム層からなる導電層1
0が形成される。ソース、ドレイン領域であるn゛型半
導体領域6には前記接続孔9を通して導電層lOが接続
される。 この導電層10は、n°型半導体領域6に電源電位Vc
c(例えば5[V])又は回路の接地電位■ss(例え
ばO[V] )を印加し、あるいはMIS F E T
間を電気的に接続している。また、導電層10はプロー
ブ検査用パッドIOPを構成する。 本実施例では、1層目のアルミニウム層からなるプロー
ブ検査用パッド10Pをチップ、すなわち基板1の外周
部のフィールド絶縁膜2の上に配置している。このプロ
ーブ検査用パッド10Pは、製造工程の最終段階で行な
われるプローブ検査、すなわちチップの電気的特性を試
験するための電極として用いる。プローブ検査用パッド
IOPの膜厚は、1[μml程度である。また、プロー
ブ検査用パッドtopは、例えば、MISFETのドレ
イン領域であるn゛型半導体領域6に接続孔9Aを通し
て接続している。 この実施例ではプローブ検査用パッド10 Pを第1層
目のアルミニウム層lOとして図示しているが、プロー
ブ検査用パラ+: t o pはメモリ、人出カバソフ
ァ、論理グー1−1入出力アンプ等の内部回路のM I
 S FET間を接続しているアルミニ ;ラム配線の
うち、最」二層のアルミニウム配線と同層のアルミニウ
ム層からなる。 プローブ検査用パット10 P及び導電層1()をプラ
ズマCVDによる窒化シリコン膜からなる絶縁膜11が
覆っている。絶縁膜11の膜1グは、I[μml程度で
ある。 絶縁膜11のプローブ検査用パッド10F)のヒの部分
を選択的に除去して開口12を形成している。この間口
12を通してテスタのプローブをプローブ検査用パッド
10Pに当てる。 絶縁膜11の上に例えばプラズマCVDによる窒化シリ
コン膜からなる絶縁膜13を設けている。 絶縁膜13の膜厚は1 [μml程度である。絶縁膜1
3は、開口12において絶縁膜11から露出しているプ
ローブ検査用パッドIOPの上面を覆っている。 本実施例では絶縁膜13を基板1のダイシングエリア7
の上にも設けている。したがって、ダイシングエリア7
は絶縁膜13で覆れている。すなわち、基板lの少なく
とも上面には露出した部分がない。このため、後述する
ボンデングパッド15に接続される導電性ワイヤ18(
第3図参照)が基板1とショートすることがなくなる。 絶縁膜11及び前記絶縁膜13のプローブ検査用パッド
IOPの端部の上の部分を選択的に除去することによっ
て接続孔14を形成している。この接続孔14を通して
、第2層目のアルミニウム層からなるボンデイングパツ
ド15がプローブ検査用パッドIOPに接続している。 すなわち、ボンデイングパツド15は、プローブ検査用
パッドLOPより上層のアルミニウム層つまり基板1上
の最上層のアルミニウム層からなる。ボンデイングパッ
ド15の膜厚は、1[μm]程度である。 ボンデイングパツド15は、基板1のMISFET等の
半導体素子が設けられる領域、すなわち素子形成領域(
アクティブ領域)の玉に設けである。 ボンデイングパツド15は、プローブ検査用パッドIO
Pあるいはこれに連続して延在する導電層10を通って
M I S FETのドレイン6に接続している。すな
わち、プローブ検査用パッド10 P 。 又はこれとM I S FETを接続するための配線は
ボンデイングパツド15をMISFETのドレイン6に
接続するための導電層として使用される。 なお、ボンデイングパツド15はM r S F E 
Tのゲート電極4に接続されてもよい。 一方、ボンデイングパツド15はその全面が露出してい
る。すなわち、ボンデイングパツド15の上に保護膜を
設けていない。導電性リード18(第3図参照)とボン
デイングパツド15との接続を容易にするためである。 第2図に示すように、本実施例では、プローブ検査用パ
ッドLOPをチップ、すなわち基板1の周辺に沿って複
数個設けている。プローブ検査用パッドIOPの一辺の
長さは100[μm]程度である。一方、ボンデイング
パツド15の一辺の長さは1 [mm1程度である。す
なわち、ボンデイングパツド15をプローブ検査用パッ
ドLOPより大きくしている。したがって、導電性リー
ド18(第3図参照)とボンデイングパツド15との合
せ余裕が大きくなるので、その導電性リード18とボン
デイングパツド15との接続を容易に行うことができる
。また、導電性リード1Bとボンデイングパツド15と
の接着面積が増大するので、それらの接着の信頼性が向
上する。また、ボンディングに高精度の技術や装置を必
要としない。 なお、第2図において二点鎖線で囲み符号Aを付した部
分はROM (リードオンリーメモリ)領域である。同
様に二点鎖線で囲み符Bを付した部分はRAM (ラン
ダムアクセスメモリ)領域、符号Cを付した部分はCP
U(中央処理装置)及びタイマ等ロジック領域である。 本実施例では、プローブ検査用パッド10Pと別に、ボ
ンデイングパツド15を一つのチップについて6個設け
ている。これらの6個のボンデイングパツド15のそれ
ぞれは、40個のプローブ検査用パッドlOPのなかの
ある特定の6個のプローブ検査用パッドLOPに導電層
10あるいは導電WJ16を通して接続している。導電
層16はボンデイングパツド15と同層(2層目)のア
ルミニウム層、すなわち最上層のアルミニ911層が4
なる。導電層16は、主にアクティブ領域の上の最上層
の絶縁膜13上を延在し、また一端はボンデイングパツ
ド15と一体に形成してあり、他端は前記選択したプロ
ーブ検査用パッド10 P ニ接続孔14を通して接続
している。なお、第1図には導電層16を図示していな
い。 選定したプローブ検査用パッドIOP以外のプローブ検
査用パッドIOPには、ボンデイングパツド15を接続
していない。このため接続孔14もその選定されたプロ
ーブ検査用パッドIOPの上部にのみ設けである。 なお、ボンデングパッド15の数は6個に限定されるも
のではない。また、前記6個のボンデイングパツド15
の基板1上における配には前記の配置に限定されない。 すなわち、6個のボンデイングパツド15はチップl上
の任意の位置に配置することができる。これは、プロー
ブ検査用パッド10Pとは別に、ボンデイングパツド1
5を設けたことによる。導電層16のレイアウトは、ボ
ンデイングパツド15と選択したプローブ検査用パッド
lOPとを接続し易いように配置すればよい、ボンデイ
ングパツド15が接続されるプローブ検査用パッドIO
Pをチップl上のどこに配置するかは任意である。 チップ1を内蔵したモジュールの断面を第3図に示す。 第3図において、17は例えばガラス繊維入りエポキシ
樹脂からなるプリント基板であり、チップ(基板l)を
内蔵している。18は例えば銅合金からなる導電性ワイ
ヤ(外部リード)であり。 この導電性ワイヤ18によってチップ(基板1)のボン
デイングパツド15とプリント基Fi17の電極19と
を接続している。導電性ワイヤ18はチップ1のボンデ
イングパツド15に接着している。 第2図において説明したように、ボンデイングパツド1
5の位置を任意に変更できるようにしたことにより、導
電性ワイヤ18の平面的なレイアウトを容易に変更する
ことができる。 20は樹脂からなる表面材であり、この表面材20によ
ってチップlを封止している。 次に、本実施例の主にプローブ検査用パッド10Pとボ
ンデイングパツド15の製造方法を説明する。 第4図乃至第11図は本実施例の製造工程におけるチッ
プlのプローブ検査用パッドLOP及びボンデイングパ
ツド15周辺の断面図である。 第4図に示すように、i型半導体基板1に周知の技術に
よってフィールド絶縁膜2、p型チャネルストッパ領域
3を形成する。さらに、周知の技術によってゲート絶縁
膜5.ゲート電極4.ソース、ドレイン領域であるn9
型半導体領域6.6A及びダイシングエリアのn゛型半
導体領域6Bが形成される。 次に、例えばCVDによって基板1上全面にPSG膜か
らなる絶縁膜8を形成する。ソース、ドレイン領域であ
るn°型半導体領域6上の絶縁膜8及び絶縁膜5をエツ
チングによって選択的に除去して、第5図に示すように
、接続孔9,9Aを形成する。このとき同時に、本実施
例では、ダイシングを容易にするため、ダイシングエリ
ア7における絶縁膜8及び絶縁膜5をレジスト膜を用い
たエツチングによって選択的に除去している。しかし、
ダイシングエリア領域7の絶縁膜8及び絶縁膜5を必ず
しも除去する必要はない。次に、例えばスパッタによっ
て基板1上の全面に1層目のアルミニウム層を形成し、
このアルミニウム層をエツチングによって選択的に除去
して導電層lO及びプローブ検査用パッドLOPを形成
する。アルミニュウム層の膜厚は、■ [μm]程度に
する。 プローブ検査用パッド10Pは、既に述べたようにチッ
プlの周辺部のフィールド絶縁膜2の上部に形成する。 次に、例えばプラズマCVDによって基板1上全面に窒
化シリコン膜からなる絶縁膜11を形成する。膜厚はl
 [μm]程度にする。次に1例えばプラズマエツチン
グによって、プローブ検査用パッドLOPの上の絶縁膜
11を選択的に除去して開口12を形成する。このとき
、特に制限されないが、絶縁膜8と同様に、ダイシング
エリア7上の絶縁膜11を除去する。開口12の平面パ
ターンは、第2図に示したプローブ検査用パッド10P
と同様に正方形状あるいは長方形状をしている。 次に、第7図に示すように、プローブ検査用パッド10
Pの開口12から露出している表面し;テスター(図示
していない)のプローブPを押し当ててプローブ検査を
実施する。プローブ検査用パッドIOPは、本実施例で
は第2図に示したように、基板1の4辺部に10個づつ
、計40個設けている。この40個全方のプローブ検査
用パッド10PにプローブPが当てられる。プローブ検
査用パッド10Pがチップ1周辺のM I S FET
等の半導体素子を設けていない領域、すなわちフィール
ド絶縁膜2の上に設けであるので、プローブPによって
MISFET等の半導体素子が損傷することがない。す
なわち、半導体装置の信頼性の向上を図ることができる
。 次に、第8図に示すように1例えばプラズマCVDよっ
て基板1上の全面に窒化シリコン膜からなる絶縁膜13
を形成する。プローブ検査用パッドIOPは絶縁膜13
によって覆われる。絶縁膜13の膜厚は1 [μmコ程
度にする。絶縁膜13はダイシングエリア7上にも形成
される。これにより、シリコン表面が露出することはな
い。 次に、第9図に示すように、例えばプラズマエツチング
によってプローブ検査用パッドIOPの端部、あるいは
これに接続された配線10の一部の絶縁膜11及び13
を選択的に除去して接続孔14を形成する。接続孔14
は、第2図に示したように全てのプローブ検査用パッド
lOPに対応して設けられるものではなく、選択された
6個のプローブ検査用パッドIOPに対してのみ形成さ
れる。 次に、第10図に示すように、例えばスパッタによって
基板l上の全面に2層目のアルミニウム層15Aを形成
する。アルミニウム層15Aの膜厚はl [μm]程度
にする。 次に、第11図に示すように、アルミニウム層15Aの
不要な部分をエツチングによって選択的に除去してボン
デイングパツド15及び第2図に示した導電層16を形
成する。このボンデイングパツド15は接続孔14を通
してその接続孔14に対応
[Technical Field] The present invention relates to a semiconductor device, and particularly to a technique that is effective when applied to an electrode of a semiconductor device. [Background Art] It has been considered to directly mount a chip such as a microcomputer or memory on a printed circuit board or the like to form a module. The chip and the wiring on the substrate must be electrically connected by external leads such as leads or bonding wires. For this purpose, (bonding) pads are provided on the chip as external terminals. The inventor of the present invention discovered the first problem as a result of studying the connection between pads on a chip and wiring on a substrate. That is, for a chip, at the final stage of its wafer manufacturing process? ! ! Probe tests are performed to determine the dynamic and static properties of the gas. Probe testing is typically done using bonding pads placed around the chip. As a result, the conductive layer constituting the bonding pad may be significantly damaged, resulting in a defective connection with the lead or bonding wire. Furthermore, according to the inventor's study, in order to achieve high integration or increase the adhesion area between pads and leads or bonding wires, it is necessary to place pads on areas (active areas) where semiconductor elements such as MOSFETs are formed. It is effective to form the However, during the double probe test,
There is a problem in that it damages the semiconductor element underneath. An example of mounting a chip directly on a printed circuit board is 1, for example, published by Nikkei McGraw-Hill, 11 Kei Electronics, March 2, 1981 issue, p+, 38~
140. [Object of the Invention] An object of the present invention is to establish electrical connections between a semiconductor chip and external leads with high reliability. Another object of the present invention is to form external terminals of a semiconductor chip on a semiconductor element within the semiconductor chip. Another object of the present invention is to provide a technique that allows the external ffi% of a half-quad chip to be placed at any position on a semiconductor chip. Another object of the present invention is to provide a technique that allows the external ffi pole of a semiconductor chip to be formed after inspection. Another object of the present invention is to improve the electrical reliability of semiconductor devices.
The goal is to provide technology that will help achieve this goal. The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings. [Summary of the Invention] A brief overview of typical inventions disclosed in this application is as follows. That is, the structure of the present invention, in which the external electrode (terminal) of the semiconductor chip is provided separately from the electrode for probe testing, will be explained together with examples. [Embodiment I] FIG. 1 is a cross-sectional view of the vicinity of the bonding pad of the chip, and FIG. 2 is a plan view of the chip mainly showing the probe testing pad and the bonding pad. As shown in FIG. 1, the chip of this embodiment consists of a semiconductor substrate 1 made of P-type single crystal silicon. A field insulating film 2 made of a silicon oxide film as an element isolation region formed on the surface of a substrate l and a P-type channel stopper region 3 under this field insulating film 2 allow semiconductor devices such as MI S FETs to be An element region to be provided is defined. The MISFET consists of a gate electrode 4 made of a polycrystalline silicon film, a gate insulating film 5 made of a silicon oxide film, and an rl" type semiconductor region 6 that is a source and drain region. Note that the gate electrode 5 is made of a polycrystalline silicon film. For example, it may be a two-layer film in which a high melting point metal film such as Mo, W, Ta, Ti, etc. or a silicide film thereof is provided on top of a polycrystalline silicon film. The gate electrode 5 may be composed only of the film or its silicide film.The n3 type semiconductor region 6A is provided at the periphery of the chip.The wafer is provided outside the n3 type semiconductor region 6A along the side of the chip. There is a dicing area (scribe area) 7 for dividing into individual chips.
A °-type semiconductor region 6B is provided. An insulating film 8 made of a phosphosilicate glass (PSG) film is provided on the substrate 1 so as to cover the MISFET. M
I S FET source and drain regions, i.e. n°
The gate insulating film 5 and the insulating film 8 above the semiconductor region 6 are selectively removed to form a contact hole 9. Absolute 1#
On the film 8 is a conductive layer 1 made of a first aluminum layer.
0 is formed. A conductive layer IO is connected to the n-type semiconductor region 6, which is the source and drain region, through the connection hole 9. This conductive layer 10 connects the n° type semiconductor region 6 to a power supply potential Vc.
c (e.g. 5 [V]) or circuit ground potential ■ss (e.g. O [V]), or MIS FET
electrically connected between them. Further, the conductive layer 10 constitutes a probe testing pad IOP. In this embodiment, a probe testing pad 10P made of a first aluminum layer is arranged on the field insulating film 2 at the outer periphery of the chip, that is, the substrate 1. This probe test pad 10P is used as an electrode for a probe test performed at the final stage of the manufacturing process, that is, for testing the electrical characteristics of the chip. The film thickness of the probe testing pad IOP is approximately 1 [μml]. Further, the probe testing pad top is connected to, for example, the n' type semiconductor region 6, which is the drain region of the MISFET, through the connection hole 9A. In this embodiment, the probe test pad 10P is shown as the first aluminum layer 1O, but the probe test pad 10P is the memory, the output cover sofa, and the logic group 1-1 input/output amplifier. MI of the internal circuit such as
The aluminum connecting between S FETs is made of the same aluminum layer as the two-most layer of aluminum wiring among the RAM wiring. An insulating film 11 made of a silicon nitride film formed by plasma CVD covers the probe testing pad 10P and the conductive layer 1(). One film of the insulating film 11 is approximately I[μml]. The opening 12 is formed by selectively removing the hole portion of the probe testing pad 10F) of the insulating film 11. The probe of the tester is applied to the probe testing pad 10P through this opening 12. An insulating film 13 made of, for example, a silicon nitride film formed by plasma CVD is provided on the insulating film 11. The thickness of the insulating film 13 is approximately 1 [μml]. Insulating film 1
3 covers the upper surface of the probe testing pad IOP exposed from the insulating film 11 in the opening 12 . In this embodiment, the insulating film 13 is placed in the dicing area 7 of the substrate 1.
It is also installed above. Therefore, dicing area 7
is covered with an insulating film 13. That is, there is no exposed portion on at least the upper surface of the substrate l. Therefore, a conductive wire 18 (
(see FIG. 3) will not be short-circuited with the substrate 1. The connection hole 14 is formed by selectively removing the portions of the insulating film 11 and the insulating film 13 above the ends of the probe test pads IOP. Through this connection hole 14, a bonding pad 15 made of a second aluminum layer is connected to the probe testing pad IOP. That is, the bonding pad 15 consists of an aluminum layer above the probe testing pad LOP, that is, the uppermost aluminum layer on the substrate 1. The film thickness of the bonding pad 15 is approximately 1 [μm]. The bonding pad 15 is located in a region of the substrate 1 where a semiconductor element such as a MISFET is provided, that is, an element formation region (
It is provided on the ball in the active area). The bonding pad 15 is a probe testing pad IO.
It is connected to the drain 6 of the MI S FET through P or a conductive layer 10 extending continuously therefrom. That is, the probe testing pad 10P. Alternatively, the wiring for connecting this and the MISFET is used as a conductive layer for connecting the bonding pad 15 to the drain 6 of the MISFET. In addition, the bonding pad 15 is M r S F E
It may be connected to the gate electrode 4 of T. On the other hand, the entire surface of the bonding pad 15 is exposed. That is, no protective film is provided on the bonding pad 15. This is to facilitate the connection between the conductive lead 18 (see FIG. 3) and the bonding pad 15. As shown in FIG. 2, in this embodiment, a plurality of probe testing pads LOP are provided along the periphery of the chip, that is, the substrate 1. As shown in FIG. The length of one side of the probe testing pad IOP is approximately 100 [μm]. On the other hand, the length of one side of the bonding pad 15 is approximately 1 mm1. That is, the bonding pad 15 is made larger than the probe testing pad LOP. Therefore, since there is a large margin for fitting the conductive lead 18 (see FIG. 3) and the bonding pad 15, the connection between the conductive lead 18 and the bonding pad 15 can be easily made. Furthermore, since the bonding area between the conductive lead 1B and the bonding pad 15 is increased, the reliability of bonding between them is improved. Furthermore, bonding does not require high-precision technology or equipment. In FIG. 2, the area surrounded by a two-dot chain line and marked with the symbol A is a ROM (read only memory) area. Similarly, the part marked with a dashed double-dotted line and a mark B is the RAM (random access memory) area, and the part marked with a mark C is a CP area.
This is a logic area such as U (central processing unit) and timer. In this embodiment, six bonding pads 15 are provided for one chip in addition to the probe testing pads 10P. Each of these six bonding pads 15 is connected to a specific six probe testing pads LOP among the 40 probe testing pads LOP through the conductive layer 10 or the conductive WJ 16. The conductive layer 16 is an aluminum layer that is the same layer (second layer) as the bonding pad 15, that is, the uppermost aluminum 911 layer is
Become. The conductive layer 16 mainly extends on the uppermost insulating film 13 above the active region, and one end is formed integrally with the bonding pad 15, and the other end is formed integrally with the selected probe testing pad 10. P is connected through the connection hole 14. Note that the conductive layer 16 is not illustrated in FIG. No bonding pad 15 is connected to any probe testing pad IOP other than the selected probe testing pad IOP. Therefore, the connection hole 14 is also provided only above the selected probe testing pad IOP. Note that the number of bonding pads 15 is not limited to six. In addition, the six bonding pads 15
The arrangement on the substrate 1 is not limited to the above arrangement. That is, the six bonding pads 15 can be placed at arbitrary positions on the chip l. This is the bonding pad 1 in addition to the probe testing pad 10P.
This is due to the provision of 5. The layout of the conductive layer 16 should be such that it is easy to connect the bonding pad 15 and the selected probe testing pad IO.
Where to place P on chip l is arbitrary. FIG. 3 shows a cross section of a module incorporating the chip 1. In FIG. 3, numeral 17 is a printed circuit board made of, for example, epoxy resin containing glass fibers, and has a built-in chip (substrate 1). 18 is a conductive wire (external lead) made of, for example, a copper alloy. This conductive wire 18 connects the bonding pad 15 of the chip (substrate 1) to the electrode 19 of the printed circuit board Fi17. Conductive wires 18 are bonded to bonding pads 15 of chip 1. As explained in FIG.
By making it possible to arbitrarily change the position of the conductive wire 18, the planar layout of the conductive wire 18 can be easily changed. 20 is a surface material made of resin, and this surface material 20 seals the chip l. Next, the method of manufacturing the probe testing pad 10P and bonding pad 15 of this embodiment will be mainly explained. 4 to 11 are cross-sectional views of the vicinity of the probe testing pad LOP and bonding pad 15 of the chip 1 in the manufacturing process of this embodiment. As shown in FIG. 4, a field insulating film 2 and a p-type channel stopper region 3 are formed on an i-type semiconductor substrate 1 by a well-known technique. Furthermore, the gate insulating film 5. Gate electrode 4. n9 which is the source and drain region
A type semiconductor region 6.6A and a dicing area n' type semiconductor region 6B are formed. Next, an insulating film 8 made of a PSG film is formed over the entire surface of the substrate 1 by, for example, CVD. Insulating film 8 and insulating film 5 on n° type semiconductor region 6, which is the source and drain region, are selectively removed by etching to form connection holes 9 and 9A, as shown in FIG. At the same time, in this embodiment, in order to facilitate dicing, the insulating film 8 and the insulating film 5 in the dicing area 7 are selectively removed by etching using a resist film. but,
It is not necessarily necessary to remove the insulating film 8 and the insulating film 5 in the dicing area region 7. Next, a first aluminum layer is formed on the entire surface of the substrate 1 by sputtering, for example,
This aluminum layer is selectively removed by etching to form a conductive layer IO and a probe testing pad LOP. The thickness of the aluminum layer is approximately 1 [μm]. The probe testing pad 10P is formed on the field insulating film 2 at the periphery of the chip 1, as described above. Next, an insulating film 11 made of a silicon nitride film is formed over the entire surface of the substrate 1 by, for example, plasma CVD. The film thickness is l
It should be about [μm]. Next, the insulating film 11 on the probe testing pad LOP is selectively removed by, for example, plasma etching to form an opening 12. At this time, although not particularly limited, the insulating film 11 on the dicing area 7 is removed in the same way as the insulating film 8. The planar pattern of the opening 12 corresponds to the probe testing pad 10P shown in FIG.
Similarly, it has a square or rectangular shape. Next, as shown in FIG. 7, the probe testing pad 10
A probe P of a tester (not shown) is pressed against the surface exposed through the opening 12 of P to carry out a probe test. In this embodiment, as shown in FIG. 2, a total of 40 probe testing pads IOP are provided, 10 on each of the four sides of the substrate 1. A probe P is applied to all of these 40 probe testing pads 10P. The probe testing pad 10P is connected to the M I S FET around the chip 1.
Since the probe P is provided in a region where no semiconductor element such as the probe P is provided, that is, on the field insulating film 2, the semiconductor element such as the MISFET is not damaged by the probe P. That is, it is possible to improve the reliability of the semiconductor device. Next, as shown in FIG. 8, an insulating film 13 made of a silicon nitride film is formed over the entire surface of the substrate 1 by, for example, plasma CVD.
form. The probe testing pad IOP is an insulating film 13
covered by. The thickness of the insulating film 13 is approximately 1 μm. The insulating film 13 is also formed on the dicing area 7. This prevents the silicon surface from being exposed. Next, as shown in FIG. 9, the insulating films 11 and 13 of the ends of the probe testing pads IOP or part of the wiring 10 connected thereto are etched by, for example, plasma etching.
is selectively removed to form the connection hole 14. Connection hole 14
are not provided corresponding to all the probe test pads IOP as shown in FIG. 2, but are formed only for six selected probe test pads IOP. Next, as shown in FIG. 10, a second aluminum layer 15A is formed over the entire surface of the substrate l by, for example, sputtering. The thickness of the aluminum layer 15A is approximately 1 μm. Next, as shown in FIG. 11, unnecessary portions of the aluminum layer 15A are selectively removed by etching to form the bonding pad 15 and the conductive layer 16 shown in FIG. This bonding pad 15 corresponds to the connection hole 14 through the connection hole 14.

【7たプローブ検査用パッド
IOPにのみ接続している。すなわち、ICの外部端子
としてのボンデイングパツド15は、プローブ検査用パ
ット10P上の開口12を通してこれと接続されるので
はなく、開口12とは別しこ形成された開口14を通し
で接続される。なお、本実施例の以下の製造工程及び他
の実施例を説明するための断面図において、導電層16
は図示していない。 ボンデイングパツド15をMISFET等の半導体素子
が設けられている領域(アクティブエリア)の」二に形
成していることにより、−辺が1[m m 1程度の大
きなボンデイングパツド15を形成することができる。 プローブ検査の後に、チップ1の最上層のアルミニウム
層15Aを使ってボンデイングパツド15を形成するこ
とにより、ボンデイングパツド15をチップlの任意の
位置に配置することができる。すなわち、ボンデイング
パツド15の配置の自由度が向上する。 また、プローブ検査まで終了したチップ1を多数蓄えて
おき、ユーザの希望に合せて(マスタスライス的に)接
続孔14.ボンデイングパツド15及び導電層16の位
置、形状を決定し形成することがrきる。 [実施例■コ 第12図乃至第16図は実施例Hの製造工程におけるチ
ップ(基板1)の断面図である。 実施例■はプローブ検査用パッドIOPとボンデイング
パツド15とを接続するための接続孔14の段差を緩和
するものである。 第12図に示すように、実施例■と同様にして窒化シリ
コン謀からなる絶縁膜11までを形成する。 次に、第13図に示すように、例えばプラズマエツチン
グによって絶縁膜11のプローブ検査用グツドLOPの
上の部分を選択的に除去して開口1/2を形成する。こ
れとともに、絶縁膜11の接続孔14となる部分を選択
的に除去して開口14Aを形成する。開口12は全ての
プローブ検査用パッドIOPに対して設けられるが、開
口14Aは接続孔14が設けられる選択されたプローブ
検査用パッド10P上にのみ形成する。すなわち、接続
孔14が設けられないプローブ検査用パラ1く10Pに
は開口14Aを形成しない。 次に、実施例Iと同様に、開口12を通してプローブを
検査用パッドLOPに当ててプローブ検査を行う。 次に、第14図に示すように、基板l上の全面に窒化シ
リコン膜からなる絶縁膜13を形成する。 次に、第15図に示すように、例えばプラズマエツチン
グによって、先に開口14Aを形成した部分の絶縁膜1
3を選択的に除去して接続孔14を形成する。すなわち
、このエツチングは接続孔14が開口14Aより小さく
なるように(又は大きくなるように)絶縁膜13を選択
的に除去する。 このように、接続孔14を形成するために2層の絶縁膜
に2度のエツチングを行っているので、接続孔14の段
差を緩和することができる。 次に、実施例Iと同様の方法によって、第16図に示す
ように、厚さ【 [μmコのアルミニウム層からなるボ
ンデイングパツド15及び導電層16(第2図参照)を
形成する。 接続孔14の段差を緩和しであるので、前記導電層16
とプローブ検査用パッド10Pとの接続を良好に行うこ
とができる。すなわち、接続孔14内の段差部における
前記導電MjJ16の被着性を向上することができる。 [実施例■コ 第17図乃至第21図は実施例■の製造工程におけるチ
ップ(基板1)の断面図である。 実施例■は一ヒ層の絶縁膜11及び13の平担性を向上
したものである。 第17図に示すように、実施例■と同様にして1層目ア
ルミニウム層からなる導電層10及びプローブ検査用パ
ッド10Pまでを形成する。 )次に、第17図に示すように、例えばポリイミド樹脂
等の有機物を基板1上の全面に塗布することにより絶縁
膜11を形成する。絶縁膜11の膜厚は、例えばフィー
ルド絶縁膜2のプローブ検査用パッド10Pが設けられ
ていない部分が2[μm]程度になるように形成する。 絶縁膜11はダイシングエリア7も覆っている。すなわ
ち、チップ(基板1)の少なくとも上面には露出した部
分がない6次に、絶縁膜11のプローブ検査用パッド1
0Pの上の部分をエツチングによって選択的に除去して
、全てのパッドLOPに対して開口12を形成する6 次に、第18図に示すように、実施例1と同様に、テス
ターのプローブPをプローブ検査用パッドLOPに当て
てプローブ検査を実施する。 次に、第19図に示すように、例えばプラズマCVDに
よって基板1」二の全面に窒化シリコン膜からなる絶縁
膜13を形成する。絶縁膜13の膜厚はl [μm]程
度にする。開口12から露出していたプローブ検査用パ
ッドLOPの表面が絶縁膜13によって覆われる。次に
、ボンディングパットド15をプローブ検査用パッドI
OPに接続するために、所定のプローブ検査用パッドI
OPの端部又はこれに接続した導電層lOの上の絶縁膜
11.13をエツチングによって選択的に除去して接続
孔14を形成する。 次に、実施例Iと同様の方法によって、第20図に示す
ように、厚さ1 [μm]のアルミニウム層からなるボ
ンデイングパツド15及び導電層16(第2図参照)を
形成する。 このように、ボンデイングパツド15の下に弾性のある
有機膜1例えばポリイミド樹脂からなる絶縁膜11を形
成することにより、絶縁膜11北の絶縁膜13の平担性
を向上することができる。 したか1.で、ボンディングパット15の上面を平担に
できる。このため、ボンデイングパツド15と導電性ワ
イヤ18(第3図参照)との接着面積が増大するので、
それらボンデイングパツド15と導電性リード18との
接続の信頼性の向上を図ることができる。 一方、前記ポリイミド膜からなる絶縁膜11は弾性を有
するので、ボンディング時にチップ(基[1)にかかる
機械的ス1〜レスを緩和することができる。すなわち、
チップ(基Fi1 )の信頼性を向1−することができ
る。一方、ち密な無機膜13によって透水性のボリミイ
ド樹脂膜11を覆っているので、耐温性を向上すること
ができる。 なお、下層の絶縁膜11としてプラズマCVDによって
形成した窒化シリコン膜を用い、」二層の絶縁膜13と
してポリイミド膜を用いてもよい。 この場合、下層の絶縁膜(窒化シリコン膜)11を1 
[μmコ程度の膜厚にし、上層の絶縁膜(ポリイミド膜
)13を2[μm]程度の膜厚にする。 一方、接続孔14を形成するためのエツチングを実施例
■と同様に2度に分けてもよい。これにより、接続孔1
4の段差を緩和することができる。 したがって、絶縁膜11を厚く形成した場合でも。 接続孔14内の段差部における導電層16(第2図参照
)の断線を防ぐことができる。 [実施例■] 第21図乃至第23図は実施例■の製造工程におけるチ
ップ(基板1)の断面図である。 、“実施例■はプローブ検査終了後にプローブ検査用パ
ッドLOPを除去し、この後にボンデイングパツド15
を形成するものである。 まず、実施例Iと同様にして1層目のアルミニウム層か
らなる導電層10及びプローブ検査用パッド10Pを形
成する。 次に、実施例■の第17図及び第18図に示す工程に従
って、絶縁膜11、開口12を形成した後、テスターの
プロープルlプローブ検査用パッドIOPの開口12か
ら露出している表面に当ててプローブ検査を実施する。 プローブPは、それとプローブ検査用パッド101〕と
の接触不良を防止するために所定の圧力で押当てられる
。このため、訓示していないが、プローブ検査用パッド
10PのプローブPが押当てられた部分が窪む反面、そ
の周辺は大きく盛すヒる。 プローブ検査終了後に、第21図に示すように、全ての
プローブ検査用パッド10Pの開D I 2から露出し
ている部分をエツチングによって除去す′る・ 次に、第22図に示すように、例えばプラズマCVDに
よって基板1の全面に窒化シリコン膜からなる絶縁膜1
3を形成する。絶縁膜13の膜厚は1 [μrn]程度
にする。プローブ検査用パッド10Pの露出していた開
口12は絶縁膜13によって覆われる。次に、絶縁膜1
1及び13をエツチングによって選択的に除去して接続
孔14を形成する。接続孔14は全てのプローブ検査用
パラ1’ 10 Pに対応してではなく、実施例■と同
様に、40個のプローブ検査用パッドLOPのうちの選
択された6個のプローブ検査用パッド10Pに対しての
み形成する。 次に、実施例iと同様にして、第23図に示すように、
厚さ1 [μm]のアルミニウム層からなるボンデイン
グパツド15及び導電層16(第2図参照)を形成する
。 本実施例によるチップ(基板l)の平面は、実施例■と
同様のボンデイングパツド15及び導電層1Gの形状及
びそのレイアウトを有し、一方チツブ1の周辺のプロー
ブ検査用パッドIOPはなくなっている。すなわち、第
2図においてパッド10Pを削除した例と同様の平面と
なる。 ボンデイングパツド15形成後に、第3図に示している
導電性ワイヤ18をボンデイングパツド15に接続する
。この接続時に、導電性ワイヤ1Bは柔軟なためボンデ
イングパツド15に載っている部分以外の部分が垂下る
恐れがある。一方、既に述べたように、プローブ検査用
パッドLOPはプローブ検査時に当てられたプローブP
によって大きく変形し、大きな凹凸を呈するようになる
。 このため、プローブパッドIOPの突出た部分は、絶R
膜13をCVDによって形成する時に膜が被着+!:1
′に露出してしまう恐れがある。この絶縁膜13から露
出したプローブ検査用パッド10Pが、iB ’1”?
 l生ワイヤ18とショートすることによって接ト、゛
2さ才するへきでないボンデイングパツド15とショー
1−する可能性がある。しかし、本実施例では、プロー
ブ検査用パッド1. OPを除去しているため、プロー
ブ検査用パラtopが絶縁膜13がら露出することがな
い。したがって、導電性ワイヤ18が垂■ろようなこと
があっても、接続されるべきでないプローブ検査用パラ
l〜1oPとボンディングパノI・15とが導電性ワイ
ヤ18によってショー)〜することがない。 な、ム1本例では絶縁膜11をマスクとしてプローブ検
芹用パッド10F】を選択的に除去したが、レジストを
マスクとしてプローブ検査用バンド10Pを除去した後
、レジスIへを除去してもよい。 [効果] 本願によって開示された新規な技術によれば。 次の効果を得ろことができる。 (1)、プローブ検査用バンドと別にボンデイングパツ
ドを設けたことにより、ボンデイングパツドをJk板」
二の任意の位置に配置することができるので、そのボン
デイングパツドに接続する導電性ワイヤのレイアラ1−
の自由度を上げることができる。 (2)、プローブ検査用パッドをチップの周辺の八ツイ
ールド絶縁膜の上に設けたことにより、テスターのプロ
ーブによってMISFET等の半導体素j″−が破壊さ
れることがないので、半導体′4A置の<H頼性を向上
することができろ。 (3)、ボンデイングパツドをプローブ検査用パッドよ
り−[一層のアルミニウム層で形成したことにより、ボ
ンデイングパツドの配置が限定されないので、ボンデイ
ングパツドを基板上の任意の位置に配置することができ
る。 (4)、ボンデイングパツドをプローブ検査用パッドよ
り大きくしたことにより、ボンデイングパツドと導電性
ワイヤとの接着面積が増大するので、そILらの接続の
信頼性の向上を図ることができる。 (5)、ボンデイングパツドをプローブ検査用パッI−
より大きくしたことにより、ボンデイングパツドと導電
性ワイヤとの合せが容易になるので、アセンブリのコス
トの低減を図ることができる。 (6)、ボンディングバットをM r S F E 下
等の半導体素子が設けられているアクティブ領域の上に
設けたことにより、大きなボンデイングパツドを形成す
ることができる。 (7)、ボンディングバットの下層の絶縁膜を基板の全
域に形成して1(板に露出した上面がないようにしたこ
とにより、導電性ワイヤが基板とショー1−することが
ないので、半導体装置の電気的な信頼性の向」−を図る
ことができる。 (8)、ボンデイングパツドの下の絶縁膜をポリイミド
塗布膜と窒化シリコン膜とで構成したことにより、塗布
膜の平担性が良好であることから、ボンデイングパツド
上面の平担性の向上を図ることができる。 (9)、前記(8)により、ボンデイングパツドと導電
性ワイヤとの接着性の向上を図ることができる。 (10)、前記(8)により、ポリイミド膜が柔らかい
のでボンディングバットの下のMIS’FETへのダメ
ージを防止して半導体装置の信頼性を向上することがで
きる。 (11) 、ボンディングバットをプローブ検査終了後
に形成することにより、ユーザの希望に合せてボンディ
ングバットを基板上の任意の位置に設けろことができろ
。 (+ 2) 、プローブ検査終了後にプローブ検査用パ
ッドを除去することにより、テスターのプローブを押当
てることによってプローブ検査用パッドの盛上がった部
分が除去されるので、その盛上がった部分が絶縁膜から
露出することがなく、したがってボンデイングパツドと
このボンデイングパツドが接続されているプローブ検査
用パッド以外のプローブ検査用パッドとが導電性ワイヤ
によってショートすることがないので、半導体装置の電
気的信頼性の向上を図ることができる。 以上、本発明を実施例にもとずき具体的に説明したが本
発明は前記実施例に限定されるものではなく、その要旨
を逸脱しない範囲において種々変形可能であることはい
うまでもない。 例えば、導電性リード(フィンガー又はリボン)を用い
るもの以外に、ボンディングワイヤを用いる方法、バン
プ電極を用いる方法等が用いられる場合のボンデイング
パツドの形成にも本発明は適用できる。 導電層10 (LOP)、15.16として、アン ルミニウム以外の物からなる層を用いることもできる。 半導体領域6A、6Bは特に形成せずどもよい。 プローブ検査用パッドを利用しての検査は、金属プロー
ブによらずに他の方法(電子ビームプローバ等)によっ
て行うものであってもよい。 本発明はMIS型集積回路装置に限らず種々の半導体装
置に有効であり、特に、ボンデイングパツドと検査用パ
ッドを有しかつボンデイングパツドが複数の検査用パッ
ドのうちの選択されたいくつかのパッドに電気的に接続
されている構成を有する半導体装置に有効である。
[Connected only to the probe testing pad IOP shown in [7]. That is, the bonding pad 15 as an external terminal of the IC is not connected to the probe testing pad 10P through the opening 12, but through an opening 14 formed separately from the opening 12. Ru. In addition, in the following cross-sectional views for explaining the manufacturing process of this example and other examples, the conductive layer 16
is not shown. By forming the bonding pad 15 on the second side of the area (active area) where semiconductor elements such as MISFETs are provided, a large bonding pad 15 with a negative side of about 1 mm 1 can be formed. I can do it. By forming the bonding pad 15 using the uppermost aluminum layer 15A of the chip 1 after the probe test, the bonding pad 15 can be placed at any position on the chip 1. That is, the degree of freedom in arranging the bonding pad 15 is improved. In addition, a large number of chips 1 that have been tested up to the probe test can be stored, and the connection holes 14 and 14 can be adjusted according to the user's wishes (as a master slice). The position and shape of the bonding pad 15 and conductive layer 16 can be determined and formed. [Example 1] Figures 12 to 16 are cross-sectional views of the chip (substrate 1) in the manufacturing process of Example H. Embodiment (2) is intended to reduce the level difference in the connection hole 14 for connecting the probe testing pad IOP and the bonding pad 15. As shown in FIG. 12, the insulating film 11 made of silicon nitride is formed in the same manner as in Example 2. Next, as shown in FIG. 13, the portion of the insulating film 11 above the probe testing good LOP is selectively removed by, for example, plasma etching to form a 1/2 opening. At the same time, a portion of the insulating film 11 that will become the connection hole 14 is selectively removed to form an opening 14A. The opening 12 is provided for all the probe testing pads IOP, but the opening 14A is formed only on the selected probe testing pad 10P in which the connection hole 14 is provided. That is, the opening 14A is not formed in the probe testing parallel plate 10P where the connection hole 14 is not provided. Next, as in Example I, a probe is applied to the test pad LOP through the opening 12 to perform a probe test. Next, as shown in FIG. 14, an insulating film 13 made of a silicon nitride film is formed over the entire surface of the substrate l. Next, as shown in FIG. 15, the insulating film 1 is etched in the portion where the opening 14A was previously formed, for example, by plasma etching.
3 is selectively removed to form a connection hole 14. That is, this etching selectively removes the insulating film 13 so that the connection hole 14 becomes smaller (or larger) than the opening 14A. In this way, since the two-layer insulating film is etched twice to form the contact hole 14, the step difference in the contact hole 14 can be reduced. Next, by the same method as in Example I, as shown in FIG. 16, a bonding pad 15 and a conductive layer 16 (see FIG. 2) made of an aluminum layer with a thickness of [μm] are formed. In order to reduce the level difference of the contact hole 14, the conductive layer 16
A good connection can be made between the probe test pad 10P and the probe test pad 10P. That is, the adhesion of the conductive MjJ 16 at the stepped portion in the connection hole 14 can be improved. [Example 1] Figures 17 to 21 are cross-sectional views of the chip (substrate 1) in the manufacturing process of Example 2. In Example 2, the flatness of the single-layer insulating films 11 and 13 is improved. As shown in FIG. 17, the conductive layer 10 consisting of the first aluminum layer and the probe testing pad 10P are formed in the same manner as in Example 2. ) Next, as shown in FIG. 17, an insulating film 11 is formed by coating the entire surface of the substrate 1 with an organic material such as polyimide resin. The thickness of the insulating film 11 is, for example, so formed that the portion of the field insulating film 2 where the probe test pad 10P is not provided has a thickness of about 2 [μm]. The insulating film 11 also covers the dicing area 7. That is, at least the upper surface of the chip (substrate 1) has no exposed portion.
The portion above 0P is selectively removed by etching to form openings 12 for all pads LOP6.Next, as shown in FIG. is applied to the probe testing pad LOP to perform a probe test. Next, as shown in FIG. 19, an insulating film 13 made of a silicon nitride film is formed over the entire surface of the substrate 1'' by, for example, plasma CVD. The thickness of the insulating film 13 is set to about l [μm]. The surface of the probe testing pad LOP exposed through the opening 12 is covered with an insulating film 13. Next, the bonding pad 15 is attached to the probe testing pad I.
In order to connect to the OP, a predetermined probe test pad I
A contact hole 14 is formed by selectively removing the insulating film 11.13 on the end of the OP or the conductive layer IO connected thereto by etching. Next, as shown in FIG. 20, a bonding pad 15 made of an aluminum layer with a thickness of 1 μm and a conductive layer 16 (see FIG. 2) are formed by the same method as in Example I. In this way, by forming the elastic organic film 1, for example, the insulating film 11 made of polyimide resin, under the bonding pad 15, the flatness of the insulating film 13 on the north side of the insulating film 11 can be improved. Did you do it?1. Thus, the upper surface of the bonding pad 15 can be made flat. Therefore, the bonding area between the bonding pad 15 and the conductive wire 18 (see FIG. 3) increases.
The reliability of the connection between the bonding pads 15 and the conductive leads 18 can be improved. On the other hand, since the insulating film 11 made of the polyimide film has elasticity, it can alleviate the mechanical stress applied to the chip (base [1)] during bonding. That is,
The reliability of the chip (base Fi1) can be improved. On the other hand, since the water-permeable borimid resin film 11 is covered with the dense inorganic film 13, the temperature resistance can be improved. Note that a silicon nitride film formed by plasma CVD may be used as the lower insulating film 11, and a polyimide film may be used as the two-layer insulating film 13. In this case, the lower insulating film (silicon nitride film) 11 is
The thickness of the upper insulating film (polyimide film) 13 is about 2 [μm]. On the other hand, the etching for forming the connection hole 14 may be divided into two steps as in Example (2). As a result, connection hole 1
4 can be alleviated. Therefore, even if the insulating film 11 is formed thick. Disconnection of the conductive layer 16 (see FIG. 2) at the stepped portion within the connection hole 14 can be prevented. [Example 2] Figures 21 to 23 are cross-sectional views of the chip (substrate 1) in the manufacturing process of Example 2. , "Example 2 removes the probe test pad LOP after the probe test is completed, and then removes the bonding pad 15.
It forms the First, in the same manner as in Example I, a first conductive layer 10 made of an aluminum layer and a probe testing pad 10P are formed. Next, after forming the insulating film 11 and the opening 12 according to the steps shown in FIG. 17 and FIG. Perform probe inspection. The probe P is pressed with a predetermined pressure to prevent poor contact between the probe P and the probe testing pad 101]. For this reason, although not taught, the portion of the probe testing pad 10P against which the probe P is pressed is depressed, while the surrounding area is greatly raised. After the probe test is completed, as shown in FIG. 21, the portions of all probe test pads 10P exposed from the opening DI 2 are removed by etching.Next, as shown in FIG. 22, For example, an insulating film 1 made of a silicon nitride film is formed on the entire surface of the substrate 1 by plasma CVD.
form 3. The thickness of the insulating film 13 is set to about 1 [μrn]. The exposed opening 12 of the probe testing pad 10P is covered with an insulating film 13. Next, insulating film 1
1 and 13 are selectively removed by etching to form a connection hole 14. The connection holes 14 are not connected to all the probe testing pads 1' 10P, but to six probe testing pads 10P selected from among the 40 probe testing pads LOP, as in Example 2. Form only for. Next, in the same manner as in Example i, as shown in FIG.
A bonding pad 15 made of an aluminum layer and a conductive layer 16 (see FIG. 2) having a thickness of 1 μm are formed. The plane of the chip (substrate 1) according to this embodiment has the same shape and layout of the bonding pad 15 and conductive layer 1G as in embodiment 2, while the probe testing pad IOP around the chip 1 has disappeared. There is. That is, the plane becomes the same as the example in which the pad 10P is removed in FIG. 2. After bonding pad 15 is formed, a conductive wire 18, shown in FIG. 3, is connected to bonding pad 15. At the time of this connection, since the conductive wire 1B is flexible, there is a possibility that a portion other than the portion resting on the bonding pad 15 may droop. On the other hand, as already mentioned, the probe testing pad LOP is the probe P that is applied during probe testing.
It is greatly deformed due to this, and it comes to have large irregularities. Therefore, the protruding portion of the probe pad IOP is
When forming the film 13 by CVD, the film adheres +! :1
'There is a risk of being exposed. Is the probe testing pad 10P exposed from this insulating film 13 iB '1''?
A short circuit with the raw wire 18 may cause contact with the bonding pad 15 which is not suitable for use. However, in this embodiment, the probe testing pad 1. Since the OP is removed, the probe testing para top is not exposed through the insulating film 13. Therefore, even if the conductive wire 18 hangs down, the conductive wire 18 will not cause the probe testing parallel I~1oP and the bonding pano I/15, which should not be connected, to be exposed by the conductive wire 18. . Note that in this example, the probe inspection pad 10F was selectively removed using the insulating film 11 as a mask, but even if the resist I is removed after the probe inspection band 10P is removed using the resist as a mask. good. [Effect] According to the new technology disclosed by the present application. You can obtain the following effects. (1) By providing a bonding pad separately from the probe test band, the bonding pad can be used as a JK board.
The layerer 1- of the conductive wire connected to the bonding pad can be placed in any position on the 2-
The degree of freedom can be increased. (2) By providing the probe testing pad on the 8-tweald insulating film around the chip, the tester's probe will not destroy the semiconductor element j''- such as MISFET. (3) Since the bonding pad is formed from a single layer of aluminum, the placement of the bonding pad is not limited, so the bonding pad (4) By making the bonding pad larger than the probe testing pad, the bonding area between the bonding pad and the conductive wire increases. It is possible to improve the reliability of the connection between the IL and the like. (5) Connect the bonding pad to the probe test pad I-
The larger size makes it easier to fit the bonding pad and conductive wire together, thereby reducing assembly costs. (6) A large bonding pad can be formed by providing the bonding butt above the active region where the semiconductor element, such as under M r S F E , is provided. (7) By forming an insulating film under the bonding bat over the entire area of the board (1) so that there is no exposed top surface of the board, the conductive wires will not be exposed to the board, so the semiconductor The electrical reliability of the device can be improved. (8) The insulating film under the bonding pad is composed of a polyimide coating film and a silicon nitride film, which improves the flatness of the coating film. (9) The above (8) makes it possible to improve the adhesion between the bonding pad and the conductive wire. (10) According to (8) above, since the polyimide film is soft, damage to the MIS'FET under the bonding bat can be prevented and the reliability of the semiconductor device can be improved. (11), Bonding bat By forming the bonding pad after the probe test is completed, the bonding pad can be placed at any position on the board according to the user's wishes.(+2) By removing the probe test pad after the probe test is completed By pressing the probe of the tester, the raised part of the probe testing pad is removed, so the raised part is not exposed from the insulating film, and therefore the bonding pad and this bonding pad are connected. Since the probe test pads other than the probe test pads that are connected to the probe test pads are not short-circuited by the conductive wire, it is possible to improve the electrical reliability of the semiconductor device. Although the present invention has been specifically described, it goes without saying that the present invention is not limited to the above embodiments, and can be modified in various ways without departing from the gist of the invention.For example, conductive leads (fingers or The present invention can also be applied to the formation of a bonding pad when a method using a bonding wire, a method using a bump electrode, etc. are used in addition to the method using a bonding pad (ribbon).As the conductive layer 10 (LOP), 15.16, It is also possible to use a layer made of a material other than aluminum. The semiconductor regions 6A and 6B do not need to be formed in particular. Inspection using the probe test pad can be performed using other methods (electronic probes) rather than metal probes. The present invention is effective not only for MIS type integrated circuit devices but also for various semiconductor devices, and is particularly effective for devices that have a bonding pad and an inspection pad, and in which the bonding pad is This is effective for a semiconductor device having a configuration in which it is electrically connected to some selected pads among a plurality of test pads.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は実施例■のチップの断面図、 第2図は実施例Iのチップの平面図。 第3図はICモジュールの断面図、 第4図乃至第11図は実施例Iの製造工程におけるチッ
プの断面図、 納12図乃至第16図は実施例Hの製造工程におけるチ
ップの断面図、 第17図乃至第20図は実施例■の製造工程におけるチ
ップの断面図、 第21図乃至第23図は実施例■の製造工程におけるチ
ップの断面図又は平面図である。 1・・・基板、2・・・フィールド絶縁膜、3・・・チ
ャネルストッパ領域、4・・・ゲート′+1!極、5・
・ゲート絶縁膜、6.6A、6B・・半導体領域、7・
・ダイシングエリア、8.11.13・・絶縁膜、9.
9A、14・・・接続孔、10.16・・導電層、LO
P・・プローブ検査用パッド、12.14A・・開口、
15・・ボンディングバット、15A・・アルミニウム
層、17・・プリント基板、18・・・導電性ワイヤ、
19・・プリント基板の電極、20・・・表面材、A、
B、C・・・アクティブ領域、P・・・プローブ。 !3図 第会図 第を図 第1図 第7図 戸 第と図 第2図 第1θ図 第71図 第12図 第73図 第74図 第1♂図 第76図 第20図 第22図 第23図 t。
FIG. 1 is a cross-sectional view of the chip of Example 2, and FIG. 2 is a plan view of the chip of Example I. 3 is a sectional view of the IC module; FIGS. 4 to 11 are sectional views of the chip in the manufacturing process of Example I; FIGS. 12 to 16 are sectional views of the chip in the manufacturing process of Example H; 17 to 20 are cross-sectional views of the chip in the manufacturing process of Example (2), and FIGS. 21 to 23 are cross-sectional views or plan views of the chip in the manufacturing process of Example (2). DESCRIPTION OF SYMBOLS 1...Substrate, 2...Field insulating film, 3...Channel stopper region, 4...Gate'+1! Extreme, 5・
・Gate insulating film, 6.6A, 6B...Semiconductor region, 7.
- Dicing area, 8.11.13... Insulating film, 9.
9A, 14... Connection hole, 10.16... Conductive layer, LO
P...Probe testing pad, 12.14A...Opening,
15... Bonding bat, 15A... Aluminum layer, 17... Printed circuit board, 18... Conductive wire,
19... Electrode of printed circuit board, 20... Surface material, A,
B, C...active area, P...probe. ! Figure 3 Figure 7 Figure 7 Figure 2 Figure 1θ Figure 71 Figure 12 Figure 73 Figure 74 Figure 1 ♂ Figure 76 Figure 20 Figure 22 Figure 23 t.

Claims (1)

【特許請求の範囲】 1、測定用電極を半導体基板上の周辺に複数設け、これ
らの測定用電極と異る外部電極を半導体基板上に設けた
ことを特徴とする半導体装置。 2、前記測定用電極はプローブ検査用電極であり、前記
外部電極はボンデイングパツドであることを特徴とする
特許請求の範囲第1項記載の半導体装置。 3、前記複数の測定用電極のうちの数個の測定用電極に
前記外部電極が接続しており、その他の測定用電極には
外部電極が接続していないことを特徴とする特許請求の
範囲第1項記載の半導体装置。 4、半導体基板に複数の測定用電極を設け、該測定用電
極より上層に外部電極を設けたことを特徴とする半導体
装置。 5、前記測定用電極はプローブ検査用電極であり、前記
外部電極はボンデイングパッドであることを特徴とする
特許請求の範囲第4項記載の半導体装置。 6、前記複数の測定用電極のうちの数個の測定用電極に
前記外部電極を接続し、その他の測定用電極には外部電
極が接続していないことを特徴とする特許請求、の範囲
第4項記載の半導体装置。 7、前記外部電極は半導体基板のMISFET等の半導
体素子が設けられる領域の上にあることを特徴とする特
許請求の範囲第4項記載の半導体装置。 8、前記測定用電極と外部電極との間の層間絶縁膜は、
有機膜等のような柔い膜を有していることを特徴とする
特許請求の範囲第4項又は第7項記載の半導体装置。 9、前記外部電極は前記測定用電極より大きな面積を有
していることを特徴とする特許請求の範囲第4項記載の
半導体装置。 10、外部電極を測定用電極とは別に半導体基板の半導
体素子を設けている領域の上部に設けた半導体装置であ
って、半導体基板上の絶縁膜が半導体基板表面を覆って
いることを特徴とする半導体装置。 11、前記外部電極はボンデイングパツドであり、前記
測定用電極はプローブ検査用電極であることを特徴とす
る特許請求の範囲第10項記載の半導体装置。 12、前記半導体基板上の絶縁膜は前記測定用電極と外
部電極との間の層間絶縁膜であることを特徴とする特許
請求の範囲第10項記載の半導体装置。 13、前記複数の測定用電極のうちの数個の測定用電極
に前記外部電極を接続し、その他の測定用電極には外部
電極を接続していないことを特徴とする特許請求の範囲
第10項記載の半導体装置。
[Scope of Claims] 1. A semiconductor device characterized in that a plurality of measurement electrodes are provided around a semiconductor substrate, and an external electrode different from these measurement electrodes is provided on the semiconductor substrate. 2. The semiconductor device according to claim 1, wherein the measurement electrode is a probe testing electrode, and the external electrode is a bonding pad. 3. Claims characterized in that the external electrode is connected to some of the plurality of measurement electrodes, and no external electrode is connected to the other measurement electrodes. The semiconductor device according to item 1. 4. A semiconductor device, characterized in that a plurality of measurement electrodes are provided on a semiconductor substrate, and an external electrode is provided in a layer above the measurement electrodes. 5. The semiconductor device according to claim 4, wherein the measurement electrode is a probe testing electrode, and the external electrode is a bonding pad. 6. The scope of claim 1, characterized in that the external electrode is connected to some of the plurality of measurement electrodes, and no external electrode is connected to the other measurement electrodes. 4. The semiconductor device according to item 4. 7. The semiconductor device according to claim 4, wherein the external electrode is located on a region of the semiconductor substrate where a semiconductor element such as a MISFET is provided. 8. The interlayer insulating film between the measurement electrode and the external electrode is
The semiconductor device according to claim 4 or 7, characterized in that it has a soft film such as an organic film. 9. The semiconductor device according to claim 4, wherein the external electrode has a larger area than the measurement electrode. 10. A semiconductor device in which an external electrode is provided separately from a measurement electrode on a region of a semiconductor substrate in which a semiconductor element is provided, and the semiconductor device is characterized in that an insulating film on the semiconductor substrate covers the surface of the semiconductor substrate. semiconductor devices. 11. The semiconductor device according to claim 10, wherein the external electrode is a bonding pad, and the measurement electrode is a probe testing electrode. 12. The semiconductor device according to claim 10, wherein the insulating film on the semiconductor substrate is an interlayer insulating film between the measurement electrode and the external electrode. 13. Claim 10, characterized in that the external electrode is connected to some of the plurality of measurement electrodes, and no external electrode is connected to the other measurement electrodes. 1. Semiconductor device described in Section 1.
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Cited By (3)

* Cited by examiner, † Cited by third party
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JPH03179746A (en) * 1989-05-11 1991-08-05 Nec Corp Semiconductor device
JP2011003911A (en) * 2010-07-22 2011-01-06 Renesas Electronics Corp Semiconductor device
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