JP2014116501A - Multilayer capacitor - Google Patents
Multilayer capacitor Download PDFInfo
- Publication number
- JP2014116501A JP2014116501A JP2012270440A JP2012270440A JP2014116501A JP 2014116501 A JP2014116501 A JP 2014116501A JP 2012270440 A JP2012270440 A JP 2012270440A JP 2012270440 A JP2012270440 A JP 2012270440A JP 2014116501 A JP2014116501 A JP 2014116501A
- Authority
- JP
- Japan
- Prior art keywords
- electrode layer
- electrode
- main
- element body
- multilayer capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
Description
本発明は、積層コンデンサに関する。 The present invention relates to a multilayer capacitor.
従来の積層コンデンサとしては、例えば特許文献1に記載されたものが知られている。特許文献1に記載の積層コンデンサは、素体と、素体内に配置された内部電極と、素体の両端部に配置され且つ内部電極が接続される端子電極と、を備えている。この積層コンデンサでは、端子電極は、導電性ペーストを焼き付けて形成されている。
As a conventional multilayer capacitor, for example, the one described in
上記の積層コンデンサのように、導電性ペーストを焼き付けて端子電極を形成する構成では、端子電極と素体との密着性を確保するために、端子電極にガラス成分を多く含ませることがある。また、積層コンデンサには、基板に実装された際にビア導体との接続強度を確保するアンカー効果を得るために粗化処理が実施されたり、めっき処理が実施されたりする。このとき、ガラス成分を多く含む端子電極では、粗化処理液やめっき液などの酸性液によりガラス成分が溶解し、端子電極に孔が多数形成されることがある。これにより、その孔から酸性液が浸入して素体内に酸性液が浸入し、積層コンデンサの特性が劣化してしまうおそれがある。 In the configuration in which the terminal electrode is formed by baking the conductive paste as in the above-described multilayer capacitor, the terminal electrode may contain a large amount of glass component in order to ensure the adhesion between the terminal electrode and the element body. In addition, the multilayer capacitor is subjected to a roughening process or a plating process in order to obtain an anchor effect that ensures the connection strength with the via conductor when mounted on the substrate. At this time, in a terminal electrode containing a large amount of glass component, the glass component may be dissolved by an acidic solution such as a roughening treatment solution or a plating solution, and many holes may be formed in the terminal electrode. As a result, the acidic liquid may enter from the hole and the acidic liquid may enter the element body, which may deteriorate the characteristics of the multilayer capacitor.
本発明は、上記課題を解決するためになされたものであり、端子電極と素体との密着性を維持しつつ、酸性液の浸入を低減できる積層コンデンサを提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a multilayer capacitor that can reduce the intrusion of acidic liquid while maintaining the adhesion between the terminal electrode and the element body.
本発明に係る積層コンデンサは、互いに対向する一対の端面と、一対の端面間を連結するように伸び且つ互いに対向する一対の主面と、一対の主面間を連結するように伸び且つ互いに対向する一対の側面とを有し、一対の主面の間の寸法が一対の端面の間の寸法、及び一対の側面の間の寸法よりも小さい素体と、素体の両端部に位置し、主面と端面及び側面の少なくとも一方とにわたって連続して配置される第1及び第2の端子電極と、第1及び第2の端子電極のうち対応する端子電極に接続され、一対の主面が対向する方向で互いに対向するように素体内に配置される第1及び第2の内部電極と、を備え、第1及び第2の内部電極は、互いに対向する主電極部と、主電極部から素体の端面又は側面に引き出されて対応する端子電極に接続される引き出し部と、をそれぞれ有し、第1及び第2の端子電極は、少なくとも引き出し部を覆って配置され且つガラス成分を含む導電性ペーストを焼付けて形成された第1焼付電極層と、少なくとも第1焼付電極層上に配置され且つ導電性ペーストを焼付けて形成された第2焼付電極層と、をそれぞれ有することを特徴とする。 The multilayer capacitor according to the present invention extends so as to connect a pair of end faces, a pair of main faces facing each other, and a pair of main faces, and extends so as to connect between the pair of main faces. A pair of side surfaces, the dimension between the pair of main surfaces is smaller than the dimension between the pair of end surfaces, and the dimension between the pair of side surfaces, and located at both ends of the element body, The first and second terminal electrodes arranged continuously over at least one of the main surface, the end surface, and the side surface, and the corresponding terminal electrode among the first and second terminal electrodes are connected, and the pair of main surfaces are First and second internal electrodes disposed in the element body so as to face each other in opposite directions, and the first and second internal electrodes include a main electrode portion facing each other, and a main electrode portion It is pulled out to the end face or side face of the element body and connected to the corresponding terminal electrode. Each of the first and second terminal electrodes is disposed so as to cover at least the lead portion and is formed by baking a conductive paste containing a glass component, and at least And a second baked electrode layer formed on the first baked electrode layer and formed by baking an electrically conductive paste.
この積層コンデンサでは、第1焼付電極層がガラス成分を含んでいるため、第1焼付電極層により素体との密着性が確保される。その結果、第1及び第2端子電極と素体との密着性を維持できる。また、積層コンデンサでは、第1焼付電極層により素体との密着性を確保できるため、第2焼付電極層は、ガラス成分を含まない、あるいはガラス成分の含有量が少なくてもよい。したがって、積層コンデンサでは、粗化処理やめっき処理の際に酸性液に浸された場合であっても、ガラス成分の溶解による孔の形成が抑制される。これにより、積層コンデンサでは、酸性液の浸入を低減できる。その結果、積層コンデンサでは、特性の劣化を防止でき、信頼性を維持できる。 In this multilayer capacitor, since the first baking electrode layer contains a glass component, the first baking electrode layer ensures adhesion with the element body. As a result, the adhesion between the first and second terminal electrodes and the element body can be maintained. Further, in the multilayer capacitor, the first baking electrode layer can ensure adhesion with the element body, and therefore the second baking electrode layer does not contain a glass component or may contain a small amount of glass component. Therefore, in the multilayer capacitor, even when it is immersed in an acidic solution during the roughening treatment or the plating treatment, the formation of holes due to the dissolution of the glass component is suppressed. Thereby, in the multilayer capacitor, infiltration of the acidic liquid can be reduced. As a result, the multilayer capacitor can prevent deterioration of characteristics and maintain reliability.
第2焼付電極層は、ガラス成分を含む導電性ペーストを焼付けて形成されており、第1焼付電極層のガラス成分の含有比率は、第2焼付電極層のガラス成分の含有比率よりも高いことが好ましい。このように、積層コンデンサでは、第2焼付電極層がガラス成分を多少含むことにより、第1焼付電極層と第2焼付電極層との密着性の向上が図れる。 The second baking electrode layer is formed by baking a conductive paste containing a glass component, and the content ratio of the glass component of the first baking electrode layer is higher than the content ratio of the glass component of the second baking electrode layer. Is preferred. As described above, in the multilayer capacitor, the second baked electrode layer contains a glass component to improve the adhesion between the first baked electrode layer and the second baked electrode layer.
また、積層コンデンサでは、素体は、一対の主面の間の寸法が一対の端面の間の寸法、及び一対の側面の間の寸法よりも小さい。このように、いわゆる低背型の積層コンデンサとして構成し、第1及び第2の端子電極を少なくとも主面に配置することにより、回路基板への内蔵やLSI(Large Scale Integration)への埋め込み実装が可能となる。また、積層コンデンサを埋め込む構造では、主面の端子電極とビア導体が接続される。このような実装構造では、端子電極の電流ループ距離が短くなるため、等価直列インダクタンス(ESL)を低くできる。 In the multilayer capacitor, the dimension of the element body is smaller than the dimension between the pair of end surfaces and the dimension between the pair of side surfaces. In this way, it is configured as a so-called low-profile multilayer capacitor, and the first and second terminal electrodes are arranged on at least the main surface, so that they can be embedded in a circuit board or embedded in an LSI (Large Scale Integration). It becomes possible. In the structure in which the multilayer capacitor is embedded, the terminal electrode on the main surface and the via conductor are connected. In such a mounting structure, since the current loop distance of the terminal electrode is shortened, the equivalent series inductance (ESL) can be lowered.
第1焼付電極層は、素体の主面と引き出し部が引き出された素体の端面又は側面とにわたって連続して配置され、第2焼付電極層は、第1焼付電極層が配置された素体の端面側又は側面側に配置されていてもよい。このような構成により、積層コンデンサでは、第1焼付電極層と素体との接触面積が確保されるため、素体と第1及び第2の端子電極との密着性を良好に確保できる。また、積層コンデンサでは、引き出し部が引き出された端面側又は側面側に第2焼付電極層が配置されるため、端面又は側面に露出する引き出し部に酸性液が浸入することを防止できると共に、第1及び第2の端子電極の主面側の厚みを小さくできる。 The first baked electrode layer is continuously arranged over the main surface of the element body and the end surface or side surface of the element body from which the lead portion is drawn, and the second baked electrode layer is an element on which the first baked electrode layer is arranged. You may arrange | position at the end surface side or side surface side of a body. With such a configuration, in the multilayer capacitor, the contact area between the first baked electrode layer and the element body is ensured, so that the adhesion between the element body and the first and second terminal electrodes can be ensured satisfactorily. In the multilayer capacitor, since the second baking electrode layer is disposed on the end face side or side face side from which the lead portion is drawn out, the acid solution can be prevented from entering the lead portion exposed on the end face or side face. The thickness of the main surface side of the first and second terminal electrodes can be reduced.
第1焼付電極層は、引き出し部が引き出された素体の端面又は側面に配置され、第2焼付電極層は、素体の主面と第1焼付電極層が配置された素体の端面側又は側面側とにわたって連続して配置されていてもよい。このような構成により、積層コンデンサでは、引き出し部が引き出された端面又は側面に第1焼付電極層が配置されるため、第1及び第2の端子電極の主面側の厚みを小さくできる。また、積層コンデンサでは、第1焼付電極層を覆うように第2焼付電極層が主面に配置されるため、第1及び第2の端子電極の主面側の平滑性を確保できる。 The first baked electrode layer is disposed on the end surface or the side surface of the element body from which the lead portion is drawn, and the second baked electrode layer is the end surface side of the element body on which the main surface of the element body and the first baked electrode layer are disposed. Or you may arrange | position continuously over the side surface side. With such a configuration, in the multilayer capacitor, since the first baked electrode layer is disposed on the end face or the side face from which the lead portion is drawn, the thickness on the main surface side of the first and second terminal electrodes can be reduced. In the multilayer capacitor, since the second baked electrode layer is disposed on the main surface so as to cover the first baked electrode layer, smoothness on the main surface side of the first and second terminal electrodes can be ensured.
引き出し部は、側面に引き出されていることが好ましい。このような構成により、積層コンデンサでは、第1及び第2の端子電極の引き出し部の間の距離を小さくすることができるので、低ESLとすることができる。 It is preferable that the drawer part is pulled out to the side surface. With such a configuration, in the multilayer capacitor, the distance between the lead portions of the first and second terminal electrodes can be reduced, so that the ESL can be reduced.
主面に配置される第1及び第2端子電極の一対の側面の対向方向での幅は、第1端子電極と第2端子電極との離間距離よりも大きいことが好ましい。このような構成により、積層コンデンサでは、端子電極の主面側の面積が大きくなるため、回路基板に内蔵実装する際に、ビア導体との接続をより確実に行うことができる。 The width of the pair of side surfaces of the first and second terminal electrodes arranged on the main surface in the facing direction is preferably larger than the distance between the first terminal electrode and the second terminal electrode. With such a configuration, in the multilayer capacitor, the area on the main surface side of the terminal electrode is increased, and therefore, the connection with the via conductor can be more reliably performed when the multilayer capacitor is mounted in the circuit board.
主面に配置される第1及び第2端子電極の一対の端面の対向方向での幅は、第1端子電極と第2端子電極との離間距離よりも大きいことが好ましい。このような構成により、積層コンデンサでは、端子電極の主面側の面積が大きくなるため、回路基板に内蔵実装する際に、ビア導体との接続をより確実に行うことができる。 The width in the opposing direction of the pair of end faces of the first and second terminal electrodes arranged on the main surface is preferably larger than the separation distance between the first terminal electrode and the second terminal electrode. With such a configuration, in the multilayer capacitor, the area on the main surface side of the terminal electrode is increased, and therefore, the connection with the via conductor can be more reliably performed when the multilayer capacitor is mounted in the circuit board.
第1及び第2の内部電極のうち一方の主面に最も近い内部電極と一方の主面との間の寸法、及び、第1及び第2の内部電極のうち他方の主面に最も近い内部電極と他方の主面との間の寸法は、一方の主面に最も近い内部電極と他方の主面に最も近い内部電極との間の寸法と略同等であることが好ましい。このような構成により、積層コンデンサでは、外層厚みと内層厚みの両方を厚くできるので、応力緩和しつつ静電容量を大きくできる。 Of the first and second internal electrodes, the dimension between the internal electrode closest to one main surface and one main surface, and the internal closest to the other main surface of the first and second internal electrodes The dimension between the electrode and the other main surface is preferably substantially the same as the dimension between the inner electrode closest to one main surface and the inner electrode closest to the other main surface. With such a configuration, in the multilayer capacitor, both the outer layer thickness and the inner layer thickness can be increased, so that the capacitance can be increased while relaxing the stress.
第1及び第2焼付電極層上にめっき層が配置されていることが好ましい。このような構成により、積層コンデンサでは、回路基板に実装する際、ビア導体とめっき層とが接続されるため、ビア導体と端子電極との接続強度を確保できる。 It is preferable that the plating layer is arrange | positioned on the 1st and 2nd baking electrode layer. With such a configuration, when the multilayer capacitor is mounted on a circuit board, the via conductor and the plating layer are connected, so that the connection strength between the via conductor and the terminal electrode can be ensured.
第1及び第2焼付電極層の少なくとも一方と回路基板のビア導体とが直接接続される構成とすることができる。このような構成によれば、めっき層の形成が不要となる。 At least one of the first and second baked electrode layers and the via conductor of the circuit board can be directly connected. According to such a configuration, it is not necessary to form a plating layer.
本発明に係る積層コンデンサは、互いに対向する一対の端面と、一対の端面間を連結するように伸び且つ互いに対向する一対の主面と、一対の主面間を連結するように伸び且つ互いに対向する一対の側面とを有し、一対の主面の間の寸法が一対の端面の間の寸法、及び一対の側面の間の寸法よりも小さい素体と、素体の両端部に位置し、主面と端面及び側面の少なくとも一方とにわたって連続して配置される第1及び第2の端子電極と、第1及び第2の端子電極のうち対応する端子電極に接続され、一対の主面が対向する方向で互いに対向するように素体内に配置される第1及び第2の内部電極と、を備え、第1及び第2の内部電極は、互いに対向する主電極部と、主電極部から素体の端面又は側面に引き出され対応する端子電極に接続される引き出し部と、をそれぞれ有し、第1及び第2の端子電極は、ガラス成分を含み且つ引き出し部との接合領域に配置される第1の領域と、当該第1及び第2の端子電極の外表面側に配置される第2の領域と、をそれぞれ有することを特徴とする。 The multilayer capacitor according to the present invention extends so as to connect a pair of end faces, a pair of main faces facing each other, and a pair of main faces, and extends so as to connect between the pair of main faces. A pair of side surfaces, the dimension between the pair of main surfaces is smaller than the dimension between the pair of end surfaces, and the dimension between the pair of side surfaces, and located at both ends of the element body, The first and second terminal electrodes arranged continuously over at least one of the main surface, the end surface, and the side surface, and the corresponding terminal electrode among the first and second terminal electrodes are connected, and the pair of main surfaces are First and second internal electrodes disposed in the element body so as to face each other in opposite directions, and the first and second internal electrodes include a main electrode portion facing each other, and a main electrode portion It is drawn out to the end face or side face of the element body and connected to the corresponding terminal electrode. Each of the first and second terminal electrodes includes a glass component and is disposed in a bonding region with the lead portion; and the first and second terminal electrodes And a second region disposed on the outer surface side.
この積層コンデンサでは、ガラス成分を含む第1領域が引き出し部との接合領域に配置されているため、第1領域により素体との密着性が確保される。その結果、第1及び第2端子電極と素体との密着性を維持できる。また、積層コンデンサでは、第1及び第2の端子電極の外表面側に、第2領域が配置されている。積層コンデンサでは、第1領域により素体との密着性を確保できるため、第2領域は、ガラス成分を含まない、あるいはガラス成分の含有量が少なくてもよい。したがって、積層コンデンサでは、粗化処理やめっき処理の際に酸性液に浸された場合であっても、ガラス成分の溶解による孔の形成が抑制される。これにより、積層コンデンサでは、酸性液の浸入を低減できる。その結果、積層コンデンサでは、特性の劣化を防止でき、信頼性を維持できる。 In this multilayer capacitor, since the first region containing the glass component is arranged in the junction region with the lead portion, the first region ensures adhesion with the element body. As a result, the adhesion between the first and second terminal electrodes and the element body can be maintained. In the multilayer capacitor, the second region is arranged on the outer surface side of the first and second terminal electrodes. In the multilayer capacitor, the first region can ensure adhesion with the element body, and therefore the second region may not contain a glass component or may contain a small amount of glass component. Therefore, in the multilayer capacitor, even when it is immersed in an acidic solution during the roughening treatment or the plating treatment, the formation of holes due to the dissolution of the glass component is suppressed. Thereby, in the multilayer capacitor, infiltration of the acidic liquid can be reduced. As a result, the multilayer capacitor can prevent deterioration of characteristics and maintain reliability.
本発明によれば、端子電極と素体との密着性を維持しつつ、酸性液の浸入を低減できる。 According to the present invention, it is possible to reduce the penetration of the acidic liquid while maintaining the adhesion between the terminal electrode and the element body.
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、図面の説明において同一又は相当要素には同一符号を付し、重複する説明は省略する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the description of the drawings, the same or equivalent elements will be denoted by the same reference numerals, and redundant description will be omitted.
[第1実施形態]
図1は、第1実施形態に係る積層コンデンサを示す斜視図である。図2は、図1に示す積層コンデンサのII−II線での断面構成を示す図である。図3は、図1に示す積層コンデンサのIII−III線での断面構成を示す図である。図4は、図1に示す積層コンデンサの素体の分解斜視図である。
[First Embodiment]
FIG. 1 is a perspective view showing the multilayer capacitor in accordance with the first embodiment. FIG. 2 is a diagram showing a cross-sectional configuration of the multilayer capacitor shown in FIG. 1 taken along line II-II. 3 is a diagram showing a cross-sectional configuration of the multilayer capacitor shown in FIG. 1 taken along the line III-III. 4 is an exploded perspective view of an element body of the multilayer capacitor shown in FIG.
図1に示すように、積層コンデンサ1は、略直方体形状に構成された素体2と、素体2内に配置された第1及び第2内部電極3,4と、素体2の両端部側に配置された第1及び第2端子電極5,6と、を備えている。積層コンデンサ1は、例えば、長さLが0.4mm〜1.6mm程度に設定され、幅Wが0.2mm〜0.8mm程度に設定され、高さHが0.10mm〜0.35mm程度に設定されている。積層コンデンサ1は、いわゆる低背型コンデンサとして構成されている。
As shown in FIG. 1, the
素体2は、素体2の長手方向に向かい合って互いに平行をなす一対の第1及び第2端面2a,2bと、第1及び第2端面2a,2b間を連結するように伸び且つ互いに対向する一対の第1及び第2主面2c,2dと、第1及び第2主面2c,2dを連結するように伸び且つ互いに対向する一対の第1及び第2側面2e,2fと、を有する。素体2は、第1及び第2主面2c,2dの間の寸法が、第1及び第2端面2a,2bの間の寸法、及び、第1及び第2側面2e,2fの間の寸法よりも小さい。
The
素体2は、図4に示すように、複数の長方形板状の誘電体層7と、複数(ここではそれぞれ3つ)の第1内部電極3及び第2内部電極4とが積層された積層体として構成されている。第1内部電極3と第2内部電極4とは、素体2内において誘電体層7の積層方向、すなわち素体2の第1主面2cと第2主面2dとが対向する方向に沿ってそれぞれ一層ずつ配置されている。第1内部電極3と第2内部電極4とは、少なくとも一層の誘電体層7を挟むように対向配置されている。実際の積層コンデンサ1では、複数の誘電体層7は、互いの間の境界が視認できない程度に一体化されている。
As shown in FIG. 4, the
第1内部電極3は、主電極部3aと、引き出し部3bと、を有している。主電極部3aは、第2内部電極4(主電極部4a)と対向配置されている。主電極部3aは、略矩形形状を呈している。引き出し部3bは、主電極部3aから第1端子電極5の配置された素体2の第1端面2aに伸び、第1端面2aに露出して第1端子電極5(第1焼付電極層5a)と直接的に接続されている。これにより、第1内部電極3と第1端子電極5とは、電気的に接続されることとなる。引き出し部3bは、主電極部3aと同等の幅を有している。これにより、第1内部電極3は、全体として略矩形形状を呈している。
The first
第2内部電極4は、主電極部4aと、引き出し部4bと、を有している。主電極部4aは、第1内部電極3(主電極部3a)と対向配置されている。主電極部4aは、略矩形形状を呈している。引き出し部4bは、主電極部4aから第2端子電極6の配置された素体2の第2端面2bに伸び、第2端面2bに露出して第2端子電極6(第1焼付電極層6a)と直接的に接続されている。これにより、第2内部電極4と第2端子電極6とは、電気的に接続されることとなる。引き出し部4bは、主電極部4aと同等の幅を有している。これにより、第2内部電極4は、全体として略矩形形状を呈している。
The second
図2に示すように、積層コンデンサ1の素体2において、最上部(第1主面2cに最も近い位置)に配置された第1内部電極3と、最下部(第2主面2dに最も近い位置)に配置された第1内部電極3との間の内層寸法を「D1」とする。また、素体2において、素体2の第1主面2cを構成する誘電体層7の最上層(保護層)と、最上部に配置された第1内部電極3との間の外層寸法を「D2」とする。素体2における外層寸法D2の部分は、複数の誘電体層7が積層されて構成されている。素体2の主面2dを構成する誘電体層7の最下層と、最下部に配置された第1内部電極3との間の外層寸法を「D3」とする。素体2における外層寸法D3の部分は、複数の誘電体層7が積層されて構成されている。
As shown in FIG. 2, in the
積層コンデンサ1の素体2では、内層寸法D1と外層寸法D2及び外層寸法D3とが以下の関係を満たしている。
D1≒D2,D3
すなわち、内層寸法D1と外層寸法D2,D3とは略同等であり、内層の厚みと、それを挟む一対の外層の厚みとは略同等である。なお、ここで言う略同等とは、例えば5μm程度の誤差を含む。
In the
D1 ≒ D2, D3
That is, the inner layer dimension D1 is substantially equal to the outer layer dimensions D2 and D3, and the thickness of the inner layer is approximately equal to the thickness of the pair of outer layers sandwiching the inner layer dimension. Note that “substantially equivalent” here includes an error of about 5 μm, for example.
図1〜図3に示すように、第1端子電極5は、第1端面2a、第2主面2c,2d、及び、第1及び第2側面2e,2fを覆うように配置されている。第1端子電極5は、第1端面2a、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fにわたって連続して配置されている。第1端子電極5は、第1焼付電極層5aと、第2焼付電極層5bと、めっき層5cと、を有している。
As shown in FIGS. 1-3, the 1st
第1焼付電極層5aは、内部電極3の引き出し部3bが引き出される素体2の第1端面2aと、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fとに配置されている。第2主面2c,2d、及び、第1及び第2側面2e,2fに配置された第1焼付電極層5aは、第2端面2b側に延在している。第1焼付電極層5aは、金属(例えば、Cu,Ni,Ag、Pd、Au、又はPtなど)とガラス成分(例えば、ホウケイ酸ガラスなど)とを含有する導電性ペーストを例えばディップ工法により素体2に付与し、その導電性ペーストを所定の温度で焼き付けて形成されている。第1焼付電極層5aのガラス成分の含有比率は、例えば5〜10%である。
The first
第2焼付電極層5bは、第1焼付電極層5a上に配置されている。第2焼付電極層5bは、第1焼付電極層5a上において、素体2の第1端面2aに対応する位置と、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fに対応する位置の縁部とに配置されている。第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fに配置された第2焼付電極層5bの長さ寸法は、第1焼付電極層5aの長さ寸法よりも小さい。
The second
第2焼付電極層5bは、金属を含有する導電性ペースト、あるいは金属とガラス成分とを含有する導電性ペーストを例えばディップ工法により第1焼付電極層5a上に付与し、その導電性ペーストを所定の温度で焼き付けて形成されている。第2焼付電極層5bのガラス成分の含有比率は、例えば0〜5%である。すなわち、第1焼付電極層5aのガラス成分の含有比率は、第2焼付電極層5bのガラス成分の含有比率よりも高い。
For the second
めっき層5cは、第1焼付電極層5a及び第2焼付電極層5bの全体を覆って配置されている。めっき層5cは、例えば、Cuめっき、Niめっき、Snめっきなどの単層構造又はこれらを組み合わせた多層構造である。また、最外層は、Snめっき、もしくは、Cuめっきであることが好ましい。
The
第2端子電極6は、第2端面2b、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fを覆うように配置されている。第2端子電極6は、第2端面2b、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fにわたって連続して配置されている。図2に示す第1端子電極5と第2端子電極6との離間距離Gは、図2に示す第1及び第2端子電極5,6の第1及び第2端面2a,2bの対向方向の長さ(幅)H1、及び、図3に示す第1及び第2端子電極5,6の第1及び第2側面2e,2fの対向方向の長さ(幅)H2よりも小さい。
The second
第2端子電極6は、第1焼付電極層6aと、第2焼付電極層6bと、めっき層6cと、を有している。第1焼付電極層6aは、内部電極4の引き出し部4bが引き出される素体2の第1端面2bと、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fとに配置されている。第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fに配置された第1焼付電極層6aは、第2端面2a側に延在している。第1焼付電極層6aは、第1焼付電極層5aと同様に形成されている。
The second
第2焼付電極層6bは、第1焼付電極層6a上に配置されている。第2焼付電極層6bは、第1焼付電極層6a上において、素体2の第1端面2bに対応する位置と、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fに対応する位置の縁部とに配置されている。第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fに配置された第2焼付電極層6bの長さ寸法は、第1焼付電極層6aの長さ寸法よりも小さい。第2焼付電極層6bは、第1焼付電極層6bと同様に形成されている。第1焼付電極層6aのガラス成分の含有比率は、第2焼付電極層6bのガラス成分の含有比率よりも高い。
The second
めっき層6cは、第1焼付電極層6a及び第2焼付電極層6bの全体を覆って配置されている。めっき層6cは、例えば、Cuめっき、Niめっき、Snめっきなどの単層構造又はこれらを組み合わせた多層構造である。
The
図5は、図1に示す積層コンデンサの実装構造の断面構成を示す図である。図5に示すように、積層コンデンサ1は、基板(回路基板)10に埋め込まれて実装される。基板10は、絶縁性の複数の樹脂シート11が積層されて構成されている。積層コンデンサ1は、基板10の表面に形成された電極13,14とビア導体15,16により電気的に接続されている。
FIG. 5 is a diagram showing a cross-sectional configuration of the multilayer capacitor mounting structure shown in FIG. As shown in FIG. 5, the
積層コンデンサ1の実装構造では、基板10に積層コンデンサ1を埋め込んだ後、レーザでビアホールHを形成し、そのビアホールHに無電解めっきでビア導体15,16が形成される。積層コンデンサ1の実装構造では、ビア導体15,16が形成された後、ビア導体15,16と物理的且つ電気的に接続されるように基板10上に電極13,14が形成される。
In the mounting structure of the
第1端子電極5には、ビア導体15が物理的且つ電気的に接続されている。このとき、第1端子電極5が素体2の主面2cに配置されているため、第1端子電極5とビア導体15との接続を確実に行うことができる。これにより、第1端子電極5と電極13とが電気的に接続されている。第2端子電極6には、ビア導体16が物理的且つ電気的に接続されている。このとき、第2端子電極6が素体2の主面2cに配置されているため、第2端子電極6とビア導体16との接続を確実に行うことができる。これにより、第2端子電極6と電極14とが電気的に接続されている。
A via
以上説明したように、本実施形態の積層コンデンサ1では、第1及び第2端子電極5,6の第1焼付電極層5a,6aのガラス成分の含有比率は、第1焼付電極層5a,6a上に配置される第2焼付電極層5b,6bのガラス成分の含有比率よりも高い。これにより、積層コンデンサ1では、第1焼付電極層5a,6aのガラス成分の含有比率が比較的高いため、素体2と第1焼付電極層5a,6aとの密着性を確保できる。また、積層コンデンサ1では、第2焼付電極層5b,6bのガラス成分の含有比率が比較的低いため、めっき層5c,6cを形成する際、めっき液によりガラス成分が溶解して孔が多数形成されることが抑制され、めっき液の浸入を抑制できる。したがって、積層コンデンサ1では、第1及び第2端子電極5,6と素体2との密着性を維持しつつ、第1及び第2端子電極5,6へのめっき液(酸性液)の浸入を低減できる。これにより、積層コンデンサ1の信頼性を維持できる。
As described above, in the
本実施形態の積層コンデンサ1では、第1焼付電極層5a,6aは、素体2の第1、第2端面2a,2b、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fに配置されており、第2焼付電極層5b,6bは、素体2の第1、第2端面2a,2b側の縁部に配置されている。このように、積層コンデンサ1では、第1焼付電極層5a,6aが素体2の第1、第2端面2a,2b、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fに配置されて接触面積を確保されているため、素体2と第1及び第2端子電極5,6の密着性を良好に確保できる。また、積層コンデンサ1では、第2焼付電極層5b,6bが素体2の第1及び第2主面2c,2dにほとんど形成されないため、第1及び第2端子電極5,6の実装面の厚みを小さくできる。
In the
本実施形態の積層コンデンサ1では、第1及び第2主面2c,2dに配置される第1及び第2端子電極5,6の幅H1,H2は、第1端子電極5と第2端子電極6との離間距離Gよりも大きい。これにより、積層コンデンサ1では、第1及び第2端子電極5,6の面積が確保されている。そのため、積層コンデンサ1では、基板10に実装する際に、ビア導体15,16との接触領域を大きくできるため、ビア導体15,16との接続をより確実に行うことができる。
In the
本実施形態の積層コンデンサ1では、D1≒D2,D3の関係を満たしている。これにより、積層コンデンサ1では、第1内部電極3と第1及び第2主面2c,2dとの間の厚みを比較的大きくしているため、この厚み部分が保護層として機能し、積層コンデンサ1において構造欠陥を抑制できる。また、この構成の積層コンデンサ1では、静電容量を確保できる。
In the
上記実施形態では、第1端子電極5及び第2端子電極6がめっき層5c,6cをそれぞれ有している構成を一例に説明したが、めっき層5c,6cは設けられなくてもよい。図6は、積層コンデンサの変形例の断面構成を示す図である。図6に示すように、積層コンデンサ1Aは、素体2と、第1及び第2内部電極3,4と、第1及び第2端子電極5A,6Aと、を備えている。
In the above embodiment, the configuration in which the first
第1端子電極5Aは、第1焼付電極層5Aaと、第2焼付電極層5Abと、を有している。第2焼付電極層5Abは、第2端面2b側に伸びている。第2端子電極6Aは、第1焼付電極層6Aaと、第2焼付電極層6Abと、を有している。第2焼付電極層6Abは、第1端面2a側に伸びている。
The first
図7は、積層コンデンサの実装構造の断面構成を示す図である。図7に示すように、第1端子電極5Aの第2焼付電極層5Abには、ビア導体15が物理的且つ電気的に直接接続されている。このとき、第2焼付電極層5Abは、ガラス成分の含有比率が比較的低い(金属の含有量が多い)ため、ビア導体15と確実にめっき等で接続される。第2端子電極6Aの第2焼付電極層6Abには、ビア導体16が物理的且つ電気的に直接接続されている。このとき、第2焼付電極層6Abは、ガラス成分の含有比率が比較的低いため、ビア導体16と確実にめっき等で接続される。これにより、第2端子電極6Aと電極14とが電気的に接続されている。
FIG. 7 is a diagram showing a cross-sectional configuration of the multilayer capacitor mounting structure. As shown in FIG. 7, the via
以上説明したように、積層コンデンサ1Aでは、めっき層を有していないため、第1及び第2主面2c,2d側の第1及び第2端子電極5A,6Aの厚みを小さくすることができる。また、ガラス成分の含有比率が低い第2焼付電極層5Ab,6Abとビア導体15,16とを接続、すなわち金属成分が比較的多い第2焼付電極層5Ab,6Abとビア導体15,16とを接続するため、第1及び第2端子電極5A,6Aとビア導体15,16との接続強度を確保できる。
As described above, since the
積層コンデンサ1Aは、基板10に実装される前に、粗化処理のために粗化処理液(酸性液)に浸される。粗化処理液はガラス成分を溶解するため、その部分に孔が形成されることがある。これにより、その孔から粗化処理液が浸入し、素体2内に浸入することで特性が劣化するおそれがある。
The
これに対して、積層コンデンサ1Aでは、ガラス成分の含有比率が比較的低い第2焼付電極層5Ab,6Abが第1焼付電極層5Aa,6Aaを覆っているため、粗化処理液によるガラス成分溶解での孔の形成が低減され、粗化処理液が素体2内に浸入することを抑制できる。したがって、積層コンデンサ1Aでは、信頼性が維持できる。
On the other hand, in the
[第2実施形態]
続いて、第2実施形態について説明する。図8は、第2実施形態に係る積層コンデンサの断面構成を示す図である。図8に示すように、積層コンデンサ20は、略直方体形状に構成された素体2と、素体2内に配置された第1及び第2内部電極3,4と、素体2の両端部側に配置された第1及び第2端子電極21,22と、を備えている。
[Second Embodiment]
Next, the second embodiment will be described. FIG. 8 is a diagram illustrating a cross-sectional configuration of the multilayer capacitor in accordance with the second embodiment. As shown in FIG. 8, the
第1端子電極21は、第1焼付電極層21aと、第2焼付電極層21bと、めっき層21cと、を有している。第1焼付電極層21aは、第1内部電極3の引き出し部3bが引き出される第1端面2aと、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fの縁部とを覆うように配置されている。第1焼付電極層21aは、第1端面2a、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fにわたって連続して配置されている。
The first
第1焼付電極層21aは、金属とガラス成分とを含有する導電性ペーストを例えばディップ工法により素体2に付与し、その導電性ペーストを所定の温度で焼き付けて形成されている。第1焼付電極層21aのガラス成分の含有比率は、例えば5〜10%である。
The first
第2焼付電極層21bは、第1焼付電極層21a上に配置されていると共に、素体2の第1及び第2主面2c,2d、及び、第1及び第2側面2e,2f上に配置されている。第2焼付電極層21bは、第1焼付電極層21aを覆うと共に、第2主面2c,2d、及び、第1及び第2側面2e,2fにおいて、第2端面2b側に延在している。第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fに配置された第2焼付電極層21bの長さ寸法は、第1焼付電極層21aの長さ寸法よりも大きい。
The second
第2焼付電極層21bは、金属を含有する導電性ペースト、あるいは金属とガラス成分とを含有する導電性ペーストを例えばディップ工法により第1焼付電極層21a上及び素体2の第1及び第2主面2c,2d、及び、第1及び第2側面2e,2f上に付与し、その導電性ペーストを所定の温度で焼き付けて形成されている。第2焼付電極層21bのガラス成分の含有比率は、例えば0〜5%である。すなわち、第1焼付電極層21aのガラス成分の含有比率は、第2焼付電極層21bのガラス成分の含有比率よりも高い。
The second
めっき層21cは、第2焼付電極層21bの全体を覆って配置されている。めっき層21cは、例えば、Cuめっき、Niめっき、Snめっきなどの単層構造又はこれらを組み合わせた多層構造である。
The
第2端子電極22は、第1焼付電極層22aと、第2焼付電極層22bと、めっき層22cと、を有している。第1焼付電極層22aは、第2内部電極4の引き出し部4bが引き出される第1端面2bと、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fの縁部とを覆うように配置されている。第1焼付電極層22aは、第1焼付電極層22bと同様に形成されている。
The second
第2焼付電極層22bは、第1焼付電極層21a上に配置されていると共に、素体2の第1及び第2主面2c,2d、及び、第1及び第2側面2e,2f上に配置されている。第2焼付電極層22bは、第1焼付電極層22aを覆うと共に、第2主面2c,2d、及び、第1及び第2側面2e,2fにおいて、第1端面2a側に延在している。第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fに配置された第2焼付電極層22bの長さ寸法は、第1焼付電極層22aの長さ寸法よりも大きい。第2焼付電極層22bは、第2焼付電極層21bと同様に形成されている。第1焼付電極層22aのガラス成分の含有比率は、第2焼付電極層22bのガラス成分の含有比率よりも高い。
The second
めっき層22cは、第2焼付電極層22bの全体を覆って配置されている。めっき層21cは、例えば、Cuめっき、Niめっき、Snめっきなどの単層構造又はこれらを組み合わせた多層構造である。
The
図9は、図8に示す積層コンデンサの実装構造の断面構成を示す図である。図9に示すように、積層コンデンサ20は、基板10に埋め込まれて実装される。第1端子電極21には、ビア導体15が物理的且つ電気的に接続されている。このとき、第1端子電極21が素体2の主面2cに配置されているため、第1端子電極21とビア導体15との接続を確実に行うことができる。これにより、第1端子電極21と電極13とが電気的に接続されている。第2端子電極22には、ビア導体16が物理的且つ電気的に接続されている。このとき、第2端子電極22が素体2の主面2cに配置されているため、第2端子電極22とビア導体16との接続を確実に行うことができる。これにより、第2端子電極22と電極14とが電気的に接続されている。
FIG. 9 is a diagram showing a cross-sectional configuration of the multilayer capacitor mounting structure shown in FIG. As shown in FIG. 9, the
本実施形態の積層コンデンサ20では、第1焼付電極層21a,22aは、素体2の第1、第2端面2a,2b側の縁部に配置されており、第2焼付電極層21b,22bは、第1焼付電極層21a,22a上と、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fとに配置されている。このように、積層コンデンサ20では、第1焼付電極層21a,22aが素体2の第1及び第2主面2c,2dにほとんど形成されないため、第1及び第2端子電極21,22の実装面の厚みを小さくできる。また、積層コンデンサ1では、第2焼付電極層21b,22bが第1焼付電極層21a,22aを覆って第1及び第2主面2c,2dに配置されているため、第1及び第2端子電極21,22の第1及び第2主面2c,2d側の平滑性を確保できる。
In the
上記実施形態では、第1端子電極21及び第2端子電極22がめっき層21c,22cをそれぞれ有している構成を一例に説明したが、めっき層21c,22cは設けられなくてもよい。図10は、積層コンデンサの変形例の断面構成を示す図である。図10に示すように、積層コンデンサ20Aは、素体2と、第1及び第2内部電極3,4と、第1及び第2端子電極21A,22Aと、を備えている。
In the above embodiment, the configuration in which the first
第1端子電極21Aは、第1焼付電極層21Aaと、第2焼付電極層21Abと、を有している。第2端子電極22Aは、第1焼付電極層21Aaと、第2焼付電極層22Abと、を有している。
The first
図11は、図10に示す積層コンデンサの実装構造の断面構成を示す図である。図11に示すように、第1端子電極21Aの第2焼付電極層21Abには、ビア導体15が物理的且つ電気的に直接接続されている。このとき、第2焼付電極層21Abは、ガラス含有比率が比較的低い(金属の含有量が多い)ため、ビア導体15と確実にめっき等で接続される。第2端子電極22Aの第2焼付電極層22Abには、ビア導体16が物理的且つ電気的に直接接続されている。このとき、第2焼付電極層22Abは、ガラス含有比率が比較的低いため、ビア導体16と確実にめっき等で接続される。これにより、第2端子電極22Aと電極14とが電気的に接続されている。
FIG. 11 is a diagram showing a cross-sectional configuration of the multilayer capacitor mounting structure shown in FIG. As shown in FIG. 11, the via
[第3実施形態]
続いて、第3実施形態について説明する。図12は、第3実施形態に係る積層コンデンサの断面構成を示す図である。図13(a)は、図12に示す積層コンデンサのa−a線での断面構成を示す図であり、図13(b)は、図12に示す積層コンデンサのb−b線での断面構成を示す図である。図14は、図12に示す積層コンデンサの素体の分解斜視図である。
[Third Embodiment]
Subsequently, the third embodiment will be described. FIG. 12 is a diagram illustrating a cross-sectional configuration of the multilayer capacitor in accordance with the third embodiment. 13A is a diagram showing a cross-sectional configuration of the multilayer capacitor shown in FIG. 12 taken along line aa, and FIG. 13B is a cross-sectional configuration of the multilayer capacitor shown in FIG. 12 taken along line bb. FIG. FIG. 14 is an exploded perspective view of the multilayer capacitor body shown in FIG.
図12に示すように、積層コンデンサ30は、略直方体形状に構成された素体2と、素体2内に配置された第1及び第2内部電極33,34と、素体2の両端部側に配置された第1及び第2端子電極31,32と、を備えている。
As shown in FIG. 12, the
図14に示すように、第1内部電極33は、主電極部33aと、引き出し部33bと、を有している。主電極部33aは、第2内部電極34(主電極部34a)と対向配置されている。主電極部33aは、略矩形形状を呈している。引き出し部33bは、主電極部33aから第1端子電極31の配置された素体2の第1及び第2側面2e,2fのそれぞれに伸び、第1及び第2側面2e,2fに露出して第1端子電極31(第1焼付電極層31a)と直接的に接続されている。これにより、第1内部電極33と第1端子電極31とは、電気的に接続されることとなる。
As shown in FIG. 14, the first
第2内部電極34は、主電極部34aと、引き出し部34bと、を有している。主電極部34aは、第1内部電極33(主電極部33a)と対向配置されている。主電極部34aは、略矩形形状を呈している。引き出し部34bは、主電極部34aから第2端子電極32の配置された素体2の第1及び第2側面2e,2fのそれぞれに伸び、第1及び第2側面2e,2fに露出して第2端子電極32(第1焼付電極層32a)と直接的に接続されている。これにより、第2内部電極34と第2端子電極32とは、電気的に接続されることとなる。
The second
図12及び図13に示すように、第1端子電極31は、第1端面2a、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fを覆うように配置されている。第1端子電極31は、第1端面2a、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fにわたって連続して配置されている。第1端子電極31は、第1焼付電極層31aと、第2焼付電極層31bと、めっき層31cと、を有している。
As shown in FIGS. 12 and 13, the first
第1焼付電極層31aは、素体2の第1端面2aと、第1及び第2主面2c,2d、及び、第1内部電極33の引き出し部33bが引き出される第1及び第2側面2e,2fとに配置されている。第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fに配置された第1焼付電極層31aは、第2端面2b側に延在している。第1焼付電極層31aは、金属とガラス成分とを含有する導電性ペーストを例えばディップ工法により素体2に付与し、その導電性ペーストを所定の温度で焼き付けて形成されている。第1焼付電極層31aのガラス成分の含有比率は、例えば5〜10%である。
The first
第2焼付電極層31bは、第1焼付電極層31a上に配置されている。第2焼付電極層31bは、第1焼付電極層31a上において、素体2の第1及び第2側面2e,2fに対応する位置に配置されている。なお、第2焼付電極層31bは、素体2の第1主面2cの縁部と第2主面2dの縁部に跨っていてもよい。
The second
第2焼付電極層31bは、金属を含有する導電性ペースト、あるいは金属とガラス成分とを含有する導電性ペーストを例えば転写により第1焼付電極層31a上に付与し、その導電性ペーストを所定の温度で焼き付けて形成されている。第2焼付電極層31bのガラス成分の含有比率は、例えば0〜5%である。すなわち、第1焼付電極層31aのガラス成分の含有比率は、第2焼付電極層31bのガラス成分の含有比率よりも高い。
For the second
めっき層31cは、第1焼付電極層31a及び第2焼付電極層31bの全体を覆って配置されている。めっき層31cは、例えば、Cuめっき、Niめっき、Snめっきなどの単層構造又はこれらを組み合わせた多層構造である。
The
第2端子電極32は、第2端面2b、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fを覆うように配置されている。第2端子電極32は、第2端面2b、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fにわたって連続して配置されている。第2端子電極32は、第1焼付電極層32aと、第2焼付電極層32bと、めっき層32cと、を有している。
The second
第1焼付電極層32aは、素体2の第2端面2bと、第1及び第2主面2c,2d、及び、第2内部電極34の引き出し部34bが引き出される第1及び第2側面2e,2fとに配置されている。第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fに配置された第1焼付電極層32aは、第1端面2a側に延在している。第1焼付電極層32aは、第1焼付電極層31aと同様に形成されている。
The first
第2焼付電極層32bは、第1焼付電極層32a上に配置されている。第2焼付電極層32bは、第1焼付電極層32a上において、素体2の第1及び第2側面2e,2fに対応する位置に配置されている。なお、第2焼付電極層31bは、素体2の第1主面2cの縁部と第2主面2dの縁部に跨っていてもよい。第2焼付電極層32bは、第2焼付電極層31bと同様に形成されている。第1焼付電極層32aのガラス成分の含有比率は、第2焼付電極層32bのガラス成分の含有比率よりも高い。
The second
めっき層32cは、第1焼付電極層32a及び第2焼付電極層32bの全体を覆って配置されている。めっき層32cは、例えば、Cuめっき、Niめっき、Snめっきなどの単層構造又はこれらを組み合わせた多層構造である。
The
以上説明したように、本実施形態に係る積層コンデンサ30では、第1及び第2内部電極33,34の引き出し部33b,34bが素体2の第1及び第2側面2e,2fに引き出されている。これにより、積層コンデンサ30では、引き出し部33bと引き出し部34bとの間の距離を小さくすることができるので、低ESLとすることができる。
As described above, in the
なお、積層コンデンサ30では、第1及び第2端子電極31,32が素体2の第1、第2端面2a,2b、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fを覆うように配置されているが、端子電極は、第1、第2端面2a,2bには形成されなくてもよいし、第1及び第2主面2c,2dのいずれか一方の主面だけに形成されてもよい。この場合、例えば印刷工法などで端子電極を形成すればよい。
In the
[第4実施形態]
続いて、第4実施形態について説明する。図15は、第4実施形態に係る積層コンデンサの断面構成を示す図である。図16(a)は、図15に示す積層コンデンサのa−a線での断面構成を示す図であり、図16(b)は、図15に示す積層コンデンサのb−b線での断面構成を示す図である。図17は、図15に示す積層コンデンサの素体の分解斜視図である。
[Fourth Embodiment]
Subsequently, a fourth embodiment will be described. FIG. 15 is a diagram illustrating a cross-sectional configuration of the multilayer capacitor in accordance with the fourth embodiment. 16A is a diagram showing a cross-sectional configuration of the multilayer capacitor shown in FIG. 15 taken along line aa, and FIG. 16B is a cross-sectional configuration of the multilayer capacitor shown in FIG. 15 taken along line bb. FIG. 17 is an exploded perspective view of the multilayer capacitor body shown in FIG.
図15に示すように、積層コンデンサ40は、略直方体形状に構成された素体2と、素体2内に配置された第1及び第2内部電極43,44と、素体2の両端部側に配置された第1及び第2端子電極41,42と、を備えている。
As shown in FIG. 15, the
図17に示すように、第1内部電極43は、主電極部43aと、引き出し部43bと、を有している。主電極部43aは、第2内部電極44(主電極部44a)と対向配置されている。主電極部43aは、略矩形形状を呈している。引き出し部43bは、主電極部43aから第1端子電極41の配置された素体2の第2側面2fに伸び、第2側面2fに露出して第1端子電極41(第1焼付電極層41a)と直接的に接続されている。これにより、第1内部電極43と第1端子電極41とは、電気的に接続されることとなる。
As shown in FIG. 17, the first
第2内部電極44は、主電極部44aと、引き出し部44bと、を有している。主電極部44aは、第1内部電極43(主電極部43a)と対向配置されている。主電極部44aは、略矩形形状を呈している。引き出し部44bは、主電極部44aから第2端子電極42の配置された素体2の第2側面2fに伸び、第2側面2fに露出して第2端子電極42(第1焼付電極層42a)と直接的に接続されている。これにより、第2内部電極44と第2端子電極42とは、電気的に接続されることとなる。
The second
図15及び図16に示すように、第1端子電極41は、第1端面2a、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fを覆うように配置されている。第1端子電極41は、第1端面2a、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fにわたって連続して配置されている。第1端子電極41は、第1焼付電極層41aと、第2焼付電極層41bと、めっき層41cと、を有している。
As shown in FIGS. 15 and 16, the first
第1焼付電極層41aは、素体2の第1端面2aと、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fとに配置されている。第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fに配置された第1焼付電極層41aは、第2端面2b側に延在している。第1焼付電極層41aは、金属とガラス成分とを含有する導電性ペーストを例えばディップ工法により素体2に付与し、その導電性ペーストを所定の温度で焼き付けて形成されている。第1焼付電極層41aのガラス成分の含有比率は、例えば5〜10%である。
The first
第2焼付電極層41bは、第1焼付電極層41a上に配置されている。第2焼付電極層41bは、第1焼付電極層41a上において、素体2の第2側面2fに対応する位置に配置されている。
The second
第2焼付電極層41bは、金属を含有する導電性ペースト、あるいは金属とガラス成分とを含有する導電性ペーストを例えば転写により第1焼付電極層41a上に付与し、その導電性ペーストを所定の温度で焼き付けて形成されている。第2焼付電極層41bのガラス含有比率は、例えば0〜5%である。すなわち、第1焼付電極層41aのガラス成分の含有比率は、第2焼付電極層41bのガラス成分の含有比率よりも高い。
For the second
めっき層41cは、第1焼付電極層41a及び第2焼付電極層41bの全体を覆って配置されている。めっき層41cは、例えば、Cuめっき、Niめっき、Snめっきなどの単層構造又はこれらを組み合わせた多層構造である。
The
第2端子電極42は、第2端面2b、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fを覆うように配置されている。第2端子電極42は、第2端面2b、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fにわたって連続して配置されている。第2端子電極42は、第1焼付電極層42aと、第2焼付電極層42bと、めっき層42cと、を有している。
The second
第1焼付電極層42aは、素体2の第2端面2bと、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fとに配置されている。第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fに配置された第1焼付電極層42aは、第1端面2a側に延在している。第1焼付電極層42aは、第1焼付電極層41aと同様に形成されている。
The first
第2焼付電極層42bは、第1焼付電極層42a上に配置されている。第2焼付電極層42bは、第1焼付電極層41a上において、素体2の第2側面2fに対応する位置に配置されている。第2焼付電極層42bは、第2焼付電極層41bと同様に形成されている。第1焼付電極層42aのガラス成分の含有比率は、第2焼付電極層42bのガラス成分の含有比率よりも高い。
The second
めっき層42cは、第1焼付電極層42a及び第2焼付電極層42bの全体を覆って配置されている。めっき層42cは、例えば、Cuめっき、Niめっき、Snめっきなどの単層構造又はこれらを組み合わせた多層構造である。
The
以上説明したように、本実施形態に係る積層コンデンサ40では、第1及び第2内部電極43,44の引き出し部43b,44bが素体2の第2側面2fに引き出されている。これにより、積層コンデンサ30では、引き出し部43bと引き出し部44bとの間の距離を小さくすることができるので、低ESLとすることができる。
As described above, in the
なお、積層コンデンサ40では、第1及び第2端子電極41,42が素体2の第1、第2端面2a,2b、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fを覆うように配置されているが、端子電極は、第1、第2端面2a,2bには形成されなくてもよいし、第1及び第2主面2c,2dのいずれか一方の主面だけに形成されてもよい。この場合、例えば印刷工法などで端子電極を形成すればよい。
In the
[第5実施形態]
続いて、第5実施形態について説明する。図18は、第5実施形態に係る積層コンデンサの断面構成を示す図である。図19(a)は、図18に示す積層コンデンサのa−a線での断面構成を示す図であり、図19(b)は、図18に示す積層コンデンサのb−b線での断面構成を示す図である。
[Fifth Embodiment]
Subsequently, a fifth embodiment will be described. FIG. 18 is a diagram illustrating a cross-sectional configuration of the multilayer capacitor in accordance with the fifth embodiment. 19A is a diagram showing a cross-sectional configuration of the multilayer capacitor shown in FIG. 18 taken along line aa, and FIG. 19B is a cross-sectional configuration of the multilayer capacitor shown in FIG. 18 taken along line bb. FIG.
図18に示すように、積層コンデンサ50は、略直方体形状に構成された素体2と、素体2内に配置された第1及び第2内部電極33,34と、素体2の両端部側に配置された第1及び第2端子電極51,52と、を備えている。
As illustrated in FIG. 18, the
図18及び図19に示すように、第1端子電極51は、第1端面2a、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fを覆うように配置されている。第1端子電極51は、第1端面2a、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fにわたって連続して配置されている。第1端子電極51は、第1焼付電極層51aと、第2焼付電極層51bと、めっき層51cと、を有している。
As shown in FIGS. 18 and 19, the first
第1焼付電極層51aは、第1内部電極33の引き出し部33bが引き出される素体2の第1及び第2側面2e,2fに配置されている。なお、第1焼付電極層51aは、素体2の第1主面2cの縁部と第2主面2dの縁部に跨っていてもよい。第1焼付電極層51aは、金属とガラス成分とを含有する導電性ペーストを例えば転写により第1及び第2側面2e,2fに付与し、その導電性ペーストを所定の温度で焼き付けて形成されている。第1焼付電極層51aのガラス成分の含有比率は、例えば5〜10%である。
The first
第2焼付電極層51bは、素体2の第1端面2a、及び、第1及び第2主面2c,2dと、第1焼付電極層51a上(第1及び第2側面2e,2fに対応する位置)に配置されている。第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fに配置された第2焼付電極層51bは、第2端面2b側に延在している。第2焼付電極層51bは、金属を含有する導電性ペースト、あるいは金属とガラス成分とを含有する導電性ペーストを例えばディップ工法により素体2及び第1焼付電極層51a上に付与し、その導電性ペーストを所定の温度で焼き付けて形成されている。第2焼付電極層51bのガラス成分の含有比率は、例えば0〜5%である。すなわち、第1焼付電極層51aのガラス成分の含有比率は、第2焼付電極層51bのガラス成分の含有比率よりも高い。
The second
めっき層51cは、第2焼付電極層51bの全体を覆って配置されている。めっき層51cは、例えば、Cuめっき、Niめっき、Snめっきなどの単層構造又はこれらを組み合わせた多層構造である。
The
第2端子電極52は、第2端面2b、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fを覆うように配置されている。第2端子電極52は、第2端面2b、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fにわたって連続して配置されている。第2端子電極52は、第1焼付電極層52aと、第2焼付電極層52bと、めっき層52cと、を有している。
The second
第1焼付電極層52aは、第1内部電極34の引き出し部34bが引き出される素体2の第1及び第2側面2e,2fに配置されている。なお、第1焼付電極層52aは、素体2の第1主面2cの縁部と第2主面2dの縁部に跨っていてもよい。第1焼付電極層52aは、第1焼付電極層51aと同様に形成されている。
The first
第2焼付電極層52bは、素体2の第1端面2b、及び、第1及び第2主面2c,2dと、第1焼付電極層52a上(第1及び第2側面2e,2fに対応する位置)に配置されている。第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fに配置された第2焼付電極層52bは、第2端面2a側に延在している。第2焼付電極層52bは、第2焼付電極層51bと同様に形成されている。第1焼付電極層52aのガラス成分の含有比率は、第2焼付電極層52bのガラス成分の含有比率よりも高い。
The second
めっき層52cは、第2焼付電極層52bの全体を覆って配置されている。めっき層52cは、例えば、Cuめっき、Niめっき、Snめっきなどの単層構造又はこれらを組み合わせた多層構造である。
The
以上説明したように、本実施形態に係る積層コンデンサ50では、第1及び第2内部電極33,34の引き出し部33b,34bが素体2の第1及び第2側面2e,2fに引き出されている。これにより、積層コンデンサ50では、引き出し部33bと引き出し部34bとの間の距離を小さくすることができるので、低ESLとすることができる。
As described above, in the
なお、積層コンデンサ50では、第1及び第2端子電極51,52が素体2の第1、第2端面2a,2b、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fを覆うように配置されているが、端子電極は、第2、第2端面2a,2bには形成されなくてもよいし、第1及び第2主面2c,2dのいずれか一方の主面だけに形成されてもよい。この場合、例えば印刷工法などで端子電極を形成すればよい。
In the
[第6実施形態]
続いて、第6実施形態について説明する。図20は、第6実施形態に係る積層コンデンサの断面構成を示す図である。図21(a)は、図20に示す積層コンデンサのa−a線での断面構成を示す図であり、図21(b)は、図20に示す積層コンデンサのb−b線での断面構成を示す図である。
[Sixth Embodiment]
Subsequently, a sixth embodiment will be described. FIG. 20 is a diagram illustrating a cross-sectional configuration of the multilayer capacitor in accordance with the sixth embodiment. 21A is a diagram showing a cross-sectional configuration of the multilayer capacitor shown in FIG. 20 taken along line aa, and FIG. 21B is a cross-sectional configuration of the multilayer capacitor shown in FIG. 20 taken along line bb. FIG.
図20に示すように、積層コンデンサ60は、略直方体形状に構成された素体2と、素体2内に配置された第1及び第2内部電極43,44と、素体2の両端部側に配置された第1及び第2端子電極61,62と、を備えている。
As illustrated in FIG. 20, the
図20及び図21に示すように、第1端子電極61は、第1端面2a、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fを覆うように配置されている。第1端子電極61は、第1端面2a、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fにわたって連続して配置されている。第1端子電極61は、第1焼付電極層61aと、第2焼付電極層61bと、めっき層61cと、を有している。
As shown in FIGS. 20 and 21, the first
第1焼付電極層61aは、第1内部電極43の引き出し部43bが引き出される素体2の第2側面2fに配置されている。なお、第1焼付電極層61aは、素体2の第1主面2cの縁部と第2主面2dの縁部に跨っていてもよい。第1焼付電極層61aは、金属とガラス成分とを含有する導電性ペーストを例えば転写により第2側面2fに付与し、その導電性ペーストを所定の温度で焼き付けて形成されている。第1焼付電極層61aのガラス成分の含有比率は、例えば5〜10%である。
The first
第2焼付電極層61bは、素体2の第1端面2a、第1及び第2主面2c,2d、及び第1側面2eと、第1焼付電極層61a上(第2側面2fに対応する位置)に配置されている。第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fに配置された第2焼付電極層61bは、第2端面2b側に延在している。第2焼付電極層61bは、金属を含有する導電性ペースト、あるいは金属とガラス成分とを含有する導電性ペーストを例えばディップ工法により素体2及び第1焼付電極層61a上に付与し、その導電性ペーストを所定の温度で焼き付けて形成されている。第2焼付電極層61bのガラス成分の含有比率は、例えば0〜5%である。すなわち、第1焼付電極層61aのガラス成分の含有比率は、第2焼付電極層61bのガラス成分の含有比率よりも高い。
The second
めっき層61cは、第2焼付電極層61bの全体を覆って配置されている。めっき層61cは、例えば、Cuめっき、Niめっき、Snめっきなどの単層構造又はこれらを組み合わせた多層構造である。
The
第2端子電極62は、第2端面2b、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fを覆うように配置されている。第2端子電極62は、第2端面2b、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fにわたって連続して配置されている。第2端子電極62は、第1焼付電極層62aと、第2焼付電極層62bと、めっき層62cと、を有している。
The second
第1焼付電極層62aは、第1内部電極44の引き出し部44bが引き出される素体2の第2側面2fに配置されている。なお、第1焼付電極層62aは、素体2の第1主面2cの縁部と第2主面2dの縁部に跨っていてもよい。第1焼付電極層62aは、第1焼付電極層61aと同様に形成されている。
The first
第2焼付電極層62bは、素体2の第1端面2b、第1及び第2主面2c,2d、及び第2側面2eと、第1焼付電極層62a上(第2側面2fに対応する位置)に配置されている。第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fに配置された第2焼付電極層62bは、第2端面2a側に延在している。第2焼付電極層62bは、第2焼付電極層61bと同様に形成されている。第1焼付電極層62aのガラス成分の含有比率は、第2焼付電極層62bのガラス成分の含有比率よりも高い。
The second
めっき層62cは、第2焼付電極層62bの全体を覆って配置されている。めっき層62cは、例えば、Cuめっき、Niめっき、Snめっきなどの単層構造又はこれらを組み合わせた多層構造である。
The
以上説明したように、本実施形態に係る積層コンデンサ60では、第1及び第2内部電極43,44の引き出し部43b,44bが素体2の第2側面2fに引き出されている。これにより、積層コンデンサ60では、引き出し部43bと引き出し部44bとの間の距離を小さくすることができるので、低ESLとすることができる。
As described above, in the
なお、積層コンデンサ60では、第1及び第2端子電極61,62が素体2の第1、第2端面2a,2b、第1及び第2主面2c,2d、及び、第1及び第2側面2e,2fを覆うように配置されているが、端子電極は、第1、第2端面2a,2bには形成されなくてもよいし、第1及び第2主面2c,2dのいずれか一方の主面だけに形成されてもよい。この場合、例えば印刷工法などで端子電極を形成すればよい。
In the
本発明は、上記実施形態に限定されるものではない。例えば、第1実施形態では、第1及び第2端子電極5,6が第1焼付電極層5a,6aと第2焼付電極層5b,6bとをそれぞれ有し、第1焼付電極層5a,6aのガラス含有比率が第2焼付電極層5b,6bのガラス含有比率よりも高い構成を一例に説明したが、第1及び第2端子電極5,6が、ガラス成分の含有量の多い第1の領域と、ガラス成分の含有量の少ない第2の領域とを有する構成であってもよい。この構成の場合、第1の領域は、引き出し部との接合領域(接合部分)に配置されており、第2の領域は、第1及び第2の端子電極の外表面側に配置される。第2,3,4,5,6実施形態についても同様である。
The present invention is not limited to the above embodiment. For example, in the first embodiment, the first and second
1,1A,20,20A,30,40,50,60…積層コンデンサ、2…素体、2a,2b…第1、第2端面、2c,2d…第1、第2主面、2e,2f…第1、第2側面、3,4,33,34,43,44…内部電極、3a,4a,33a,34a,43a,44a…主電極部、3b,4b,33b,34b,43b,43b…引き出し部、5,6,21,22,31,32,41,42,51,52,61,62…第1、第2端子電極、5a,6a,5Aa,6Aa,21a,22a,21Aa,22Aa,31a,32a,41a,42a,51a,52a,61a,62a…第1焼付電極層、5b,6b,5Ab,6Ab,21b,22b,21Ab,22Ab,31b,32b,41b,42b,51b,52b,61b,62b…第2焼付電極層、5c,6c,21c,22c,31c,32c,41c,42c,51c,52c,61c,62c…めっき層、10…基板(回路基板)、15,16…ビア導体。 1, 1A, 20, 20A, 30, 40, 50, 60 ... multilayer capacitor, 2 ... element body, 2a, 2b ... first, second end face, 2c, 2d ... first, second main face, 2e, 2f ... 1st, 2nd side surface, 3, 4, 33, 34, 43, 44 ... Internal electrode, 3a, 4a, 33a, 34a, 43a, 44a ... Main electrode part, 3b, 4b, 33b, 34b, 43b, 43b ... Lead-out part, 5, 6, 21, 22, 31, 32, 41, 42, 51, 52, 61, 62 ... first and second terminal electrodes, 5a, 6a, 5Aa, 6Aa, 21a, 22a, 21Aa, 22Aa, 31a, 32a, 41a, 42a, 51a, 52a, 61a, 62a ... first baking electrode layer, 5b, 6b, 5Ab, 6Ab, 21b, 22b, 21Ab, 22Ab, 31b, 32b, 41b, 42b, 51b, 52b, 61b, 62 ... second sintered electrode layers, 5c, 6c, 21c, 22c, 31c, 32c, 41c, 42c, 51c, 52c, 61c, 62c ... plating layer, 10 ... substrate (circuit board), 15, 16 ... via conductors.
Claims (11)
前記素体の両端部に位置し、前記主面と前記端面及び前記側面の少なくとも一方とにわたって連続して配置される第1及び第2の端子電極と、
前記第1及び第2の端子電極のうち対応する端子電極に接続され、前記一対の主面が対向する方向で互いに対向するように前記素体内に配置される第1及び第2の内部電極と、を備え、
前記第1及び第2の内部電極は、互いに対向する主電極部と、前記主電極部から前記素体の前記端面又は前記側面に引き出されて前記対応する端子電極に接続される引き出し部と、をそれぞれ有し、
前記第1及び第2の端子電極は、少なくとも前記引き出し部を覆って配置され且つガラス成分を含む導電性ペーストを焼付けて形成された第1焼付電極層と、少なくとも前記第1焼付電極層上に配置され且つ導電性ペーストを焼付けて形成された第2焼付電極層と、をそれぞれ有することを特徴とする積層コンデンサ。 A pair of end faces facing each other, a pair of main faces extending so as to connect between the pair of end faces, and a pair of side faces extending so as to connect between the pair of main faces and facing each other. An element body in which a dimension between the pair of main surfaces is smaller than a dimension between the pair of end surfaces and a dimension between the pair of side surfaces;
First and second terminal electrodes located at both ends of the element body and continuously arranged over the main surface and at least one of the end surface and the side surface;
First and second internal electrodes connected to a corresponding one of the first and second terminal electrodes and disposed in the element body so as to face each other in a direction in which the pair of main surfaces face each other; With
The first and second internal electrodes include a main electrode portion facing each other, a lead portion that is drawn from the main electrode portion to the end face or the side surface of the element body and connected to the corresponding terminal electrode, Each with
The first and second terminal electrodes are disposed over at least the lead portion and formed by baking a conductive paste containing a glass component, and at least on the first baking electrode layer. And a second baking electrode layer that is disposed and formed by baking a conductive paste.
前記第1焼付電極層の前記ガラス成分の含有比率は、前記第2焼付電極層の前記ガラス成分の含有比率よりも高いことを特徴とする請求項1記載の積層コンデンサ。 The second baking electrode layer is formed by baking the conductive paste containing a glass component,
2. The multilayer capacitor according to claim 1, wherein a content ratio of the glass component in the first baking electrode layer is higher than a content ratio of the glass component in the second baking electrode layer.
前記第2焼付電極層は、前記第1焼付電極層が配置された前記素体の前記端面側又は前記側面側に配置されていることを特徴とする請求項1又は2記載の積層コンデンサ。 The first baked electrode layer is continuously disposed over the main surface of the element body and the end surface or the side surface of the element body from which the lead portion is drawn,
3. The multilayer capacitor according to claim 1, wherein the second baked electrode layer is disposed on the end surface side or the side surface side of the element body on which the first baked electrode layer is disposed.
前記第2焼付電極層は、前記素体の前記主面と前記第1焼付電極層が配置された前記素体の前記端面側又は前記側面側とにわたって連続して配置されることを特徴とする請求項1又は2記載の積層コンデンサ。 The first baked electrode layer is disposed on the end face or the side face of the element body from which the lead portion is drawn,
The second baked electrode layer is continuously disposed over the main surface of the element body and the end surface side or the side surface side of the element body on which the first baked electrode layer is disposed. The multilayer capacitor according to claim 1 or 2.
前記素体の両端部に位置し、前記主面と前記端面及び前記側面の少なくとも一方とにわたって連続して配置される第1及び第2の端子電極と、
前記第1及び第2の端子電極のうち対応する端子電極に接続され、前記一対の主面が対向する方向で互いに対向するように前記素体内に配置される第1及び第2の内部電極と、を備え、
前記第1及び第2の内部電極は、互いに対向する主電極部と、前記主電極部から前記素体の前記端面又は前記側面に引き出され前記対応する端子電極に接続される引き出し部と、をそれぞれ有し、
前記第1及び第2の端子電極は、ガラス成分を含み且つ前記引き出し部との接合領域に配置される第1の領域と、当該第1及び第2の端子電極の外表面側に配置される第2の領域と、をそれぞれ有することを特徴とする積層コンデンサ。 A pair of end faces facing each other, a pair of main faces extending so as to connect between the pair of end faces, and a pair of side faces extending so as to connect between the pair of main faces and facing each other. An element body in which a dimension between the pair of main surfaces is smaller than a dimension between the pair of end surfaces and a dimension between the pair of side surfaces;
First and second terminal electrodes located at both ends of the element body and continuously arranged over the main surface and at least one of the end surface and the side surface;
First and second internal electrodes connected to a corresponding one of the first and second terminal electrodes and disposed in the element body so as to face each other in a direction in which the pair of main surfaces face each other; With
The first and second internal electrodes include a main electrode portion facing each other, and a lead portion that is drawn from the main electrode portion to the end face or the side surface of the element body and connected to the corresponding terminal electrode. Each has
The first and second terminal electrodes include a glass component and are disposed on the outer surface side of the first and second terminal electrodes, the first region being disposed in a bonding region with the lead portion. And a second region, respectively.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012270440A JP6244621B2 (en) | 2012-12-11 | 2012-12-11 | Multilayer capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012270440A JP6244621B2 (en) | 2012-12-11 | 2012-12-11 | Multilayer capacitor |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014116501A true JP2014116501A (en) | 2014-06-26 |
JP6244621B2 JP6244621B2 (en) | 2017-12-13 |
Family
ID=51172192
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012270440A Active JP6244621B2 (en) | 2012-12-11 | 2012-12-11 | Multilayer capacitor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6244621B2 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016149484A (en) * | 2015-02-13 | 2016-08-18 | Tdk株式会社 | Multilayer capacitor |
KR20170093063A (en) | 2016-02-04 | 2017-08-14 | 가부시키가이샤 무라타 세이사쿠쇼 | Method of manufacturing electronic component |
JP2019102766A (en) * | 2017-12-08 | 2019-06-24 | 太陽誘電株式会社 | Ceramic electronic component and manufacturing method thereof |
JP2020096110A (en) * | 2018-12-14 | 2020-06-18 | 太陽誘電株式会社 | Multilayer ceramic electronic component and circuit board |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5969907A (en) * | 1982-10-15 | 1984-04-20 | 松下電器産業株式会社 | Temperature compensating laminated layer ceramic condenser |
JPH097877A (en) * | 1995-04-18 | 1997-01-10 | Rohm Co Ltd | Multilayered ceramic chip capacitor and manufacture thereof |
JP2002217054A (en) * | 2001-01-15 | 2002-08-02 | Tdk Corp | Electronic component and manufacturing method thereof |
JP2004128470A (en) * | 2002-07-29 | 2004-04-22 | Murata Mfg Co Ltd | Ceramic electronic parts |
JP2010129737A (en) * | 2008-11-27 | 2010-06-10 | Murata Mfg Co Ltd | Electronic component, and electronic component built-in substrate |
JP2011054642A (en) * | 2009-08-31 | 2011-03-17 | Tdk Corp | Ceramic electronic component, and method of manufacturing the same |
JP2011108874A (en) * | 2009-11-18 | 2011-06-02 | Tdk Corp | Method of manufacturing electronic component, and the electronic component |
JP2011204778A (en) * | 2010-03-24 | 2011-10-13 | Murata Mfg Co Ltd | Method of manufacturing laminated ceramic electronic component |
-
2012
- 2012-12-11 JP JP2012270440A patent/JP6244621B2/en active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5969907A (en) * | 1982-10-15 | 1984-04-20 | 松下電器産業株式会社 | Temperature compensating laminated layer ceramic condenser |
JPH097877A (en) * | 1995-04-18 | 1997-01-10 | Rohm Co Ltd | Multilayered ceramic chip capacitor and manufacture thereof |
JP2002217054A (en) * | 2001-01-15 | 2002-08-02 | Tdk Corp | Electronic component and manufacturing method thereof |
JP2004128470A (en) * | 2002-07-29 | 2004-04-22 | Murata Mfg Co Ltd | Ceramic electronic parts |
JP2010129737A (en) * | 2008-11-27 | 2010-06-10 | Murata Mfg Co Ltd | Electronic component, and electronic component built-in substrate |
JP2011054642A (en) * | 2009-08-31 | 2011-03-17 | Tdk Corp | Ceramic electronic component, and method of manufacturing the same |
JP2011108874A (en) * | 2009-11-18 | 2011-06-02 | Tdk Corp | Method of manufacturing electronic component, and the electronic component |
JP2011204778A (en) * | 2010-03-24 | 2011-10-13 | Murata Mfg Co Ltd | Method of manufacturing laminated ceramic electronic component |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016149484A (en) * | 2015-02-13 | 2016-08-18 | Tdk株式会社 | Multilayer capacitor |
KR20170093063A (en) | 2016-02-04 | 2017-08-14 | 가부시키가이샤 무라타 세이사쿠쇼 | Method of manufacturing electronic component |
JP2019102766A (en) * | 2017-12-08 | 2019-06-24 | 太陽誘電株式会社 | Ceramic electronic component and manufacturing method thereof |
US11164701B2 (en) | 2017-12-08 | 2021-11-02 | Taiyo Yuden Co., Ltd. | Ceramic electronic device and manufacturing method of ceramic electronic device |
JP7148239B2 (en) | 2017-12-08 | 2022-10-05 | 太陽誘電株式会社 | Ceramic electronic component and manufacturing method thereof |
JP2020096110A (en) * | 2018-12-14 | 2020-06-18 | 太陽誘電株式会社 | Multilayer ceramic electronic component and circuit board |
JP7269723B2 (en) | 2018-12-14 | 2023-05-09 | 太陽誘電株式会社 | Laminated ceramic electronic components and circuit boards |
Also Published As
Publication number | Publication date |
---|---|
JP6244621B2 (en) | 2017-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN108109807B (en) | Electronic component | |
US8988180B2 (en) | Multilayer coil component | |
JP5931044B2 (en) | Multilayer ceramic electronic component for built-in substrate and printed circuit board with built-in multilayer ceramic electronic component | |
JP5239731B2 (en) | Multilayer ceramic electronic component and manufacturing method thereof | |
CN112863873B (en) | Electronic component and electronic component device | |
US9431174B2 (en) | Multilayer capacitor | |
JP6244621B2 (en) | Multilayer capacitor | |
JP2019083254A (en) | Electronic component | |
US10600570B2 (en) | Electronic component | |
JP2016149484A (en) | Multilayer capacitor | |
JP2017045977A (en) | Multilayer ceramic capacitor and board having the same | |
JP2016149487A (en) | Multilayer capacitor | |
JP4924698B2 (en) | Electronic component mounting structure | |
JP6263834B2 (en) | Multilayer capacitor | |
JP2016076582A (en) | Ceramic electronic component | |
JP2013089876A (en) | Magnetic element and method for manufacturing the same | |
JP6740874B2 (en) | Electronic parts | |
JP5131263B2 (en) | Multilayer capacitor | |
JP6201477B2 (en) | Multilayer capacitor | |
JP2018049999A (en) | Electronic component and electronic component device | |
JP2016136561A (en) | Multilayer capacitor | |
JP6115276B2 (en) | Multilayer capacitor | |
JP6357640B2 (en) | Laminated parts | |
JP5131264B2 (en) | Multilayer capacitor | |
JP6142651B2 (en) | Multilayer capacitor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150717 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160428 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160510 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160708 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161115 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170113 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170530 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170727 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20171017 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20171030 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6244621 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |