JP2014090385A - 通信システム、通信用ｌｓｉ及び遊技機 - Google Patents

Abstract

【課題】各基板の制御部の負担を増大させることなく不正行為の防止を図り、データ転送を迅速に行うことができる。
【解決手段】通信システムは、処理データを受信するＵＡＲＴ部Ｔ１１やＳＰＩ１部Ｔ１２等の受信部Ｔ２と、受信部で受信された処理データを暗号化する暗号部Ｔ３及び暗号化された処理データを復号化する復号部Ｔ５（ＡＥＳ部Ｔ２１）と、ＡＥＳ部Ｔ２１で暗号化または復号化された処理データを一括転送する一括転送部Ｔ８（ＤＭＡＣ部Ｔ１７）と、ＤＭＡＣ部Ｔ１７で転送された処理データを送信するＵＡＲＴ部Ｔ１１やＳＰＩ１部Ｔ１２、Ｉ２Ｃ部Ｔ１６等の送信部Ｔ４と、からなる通信用ＬＳＩＴ１をそれぞれ有するホスト制御基板Ｔ３０とサブホスト制御基板Ｔ３７との間において処理データを通信する。
【選択図】図４

Description

本発明は、データを送受信する通信システム、通信用ＬＳＩ及び遊技機に関する。

例えば、特許文献１には、通信データを演算処理するために設けられた算術論理演算器および積和演算器と、算術論理演算器および積和演算器の動作を制御するための制御コードを供給するプロセッサと、プロセッサによって供給された制御コードに基づいて算術論理演算器および積和演算器を制御する演算制御器とを具備した通信用ＬＳＩが開示されている。従来、このように構成された通信用ＬＳＩは、送信側基板及び受信側基板のそれぞれに設けられており、基板の各々に設けられた制御部によりデータの送信及び受信が制御されている。

特開２００４−２２７２６４号

ところで、各基板間をデータが送受信される際に、データの傍受や改竄等の不正行為が行われる場合がある。例えば、パチスロ装置やパチンコ装置等の遊技機においては、遊技結果に関する制御を行う主制御部からサブ制御部へ遊技結果データが送信される途中で、この遊技結果データが外部からの操作により異なるデータに置き換えられるという不正行為が行われる場合がある。従って、このような不正行為を防ぐための措置を採る必要性が高まっている。

そこで、従来においては、上記の不正行為を防ぐために、所定の通信経路における制御コマンドデータの通信状態を監視するための状態監視コマンドを送信し、サブ制御部が状態監視コマンドを用いて制御コマンドデータの正当性を検証し、誤りがあると判断した場合には制御対象の制御を停止するように、制御部に処理させることが提案されている。しかしながら、この場合には、各基板における制御部は、通信用ＬＳＩの制御に加えて各種の処理及び制御を行っているため、大きな負担により制御速度が遅くなる等の不具合が生じる場合がある。また、各基板の制御部は、各種の処理データのデータ転送を行う際に、制御部の一時記憶部に一旦書き込み、その後に順次読み出して送信するための監視処理や待機処理が必要となるため、データ転送されている間は、制御部の処理負担が増大し、制御部のその他の処理が不可能になったり、データ転送が迅速に行えなくなったりする等の不具合が生じる場合がある。特に、近年においては、通信技術の発達に伴って通信のデータ量が激増しているため、通信制御の遅延を招く可能性が大きい。従って、各基板の制御部の負担を増大させることなく不正行為の防止を向上でき、データ転送を迅速に行うことができる通信システム、通信用ＬＳＩ及び遊技機の提供が望まれている。

本発明は、各基板の制御部の負担を増大させることなく不正行為の防止を図ることができ、データ転送を迅速に行うことができる通信システム、通信用ＬＳＩ及び遊技機を提供することを目的とする。

本発明の通信システムは、データ送信機能を備えた第１制御基板と、データ受信機能を備えた第２制御基板との間において処理データを通信する通信システムであって、前記第１制御基板は、前記処理データを出力する第１制御部と、前記第１制御部からの処理データが入力される第１通信用ＬＳＩとを備え、前記第１通信用ＬＳＩは、前記第１制御部からの処理データを暗号化する暗号部と、前記暗号部で暗号化された処理データを一時記憶する一時記憶部と、前記一時記憶部における任意の記憶領域を指定可能であると共に、指定した記憶領域に記憶された１以上の処理データを一括して転送する一括転送部と、前記一括転送部で転送される処理データを送信する送信部とを有しており、前記第２制御基板は、前記第１通信用ＬＳＩにおける前記送信部からの処理データを受信する受信部と、前記受信部で受信された処理データを復号化する復号部とを有して、前記復号部で復号化された処理データを出力する第２通信用ＬＳＩと、前記第２通信用ＬＳＩから入力された処理データをデータ処理する第２制御部を備える。

上記の構成によれば、処理データを送信する第１制御基板が備える第１通信用ＬＳＩにおいて、受信した処理データを暗号化して送信するため、第１通信用ＬＳＩに処理データを出力する第１制御部側での暗号化処理が不要になる。また、処理データを受信する第２制御基板が備える第２通信用ＬＳＩが受信した処理データを復号化するため、第２通信用ＬＳＩからの処理データをデータ処理する第２制御部側での復号化処理が不要になる。これにより、第１制御部及び第２制御部において暗号化及び復号化に伴う処理負担を増大させることはない。さらに、処理データが暗号化された状態で送信されることによって、送信途中における秘匿が確保されるため、送信途中の処理データを盗み取って内容を読み取ることによる不正行為を防止することができる。この結果、通信システムは、第１通信用ＬＳＩ及び第２通信用ＬＳＩを備えることによって、第１制御部及び第２制御部の負担を増大させることなく不正行為の防止を図ることができる。
また、第１制御基板から第２制御基板に１以上の処理データを送信する場合には、第１通信用ＬＳＩにおいて、第１制御部から出力された全処理データの内の全部や一部が一時記憶部に一時記憶された後に、一括転送部が一時記憶部にアクセスすることによって、一時記憶された処理データが送信部を介して第２制御基板に一括して転送される。これにより、第１通信用ＬＳＩにおける一時記憶部及び一括転送部が、１以上の処理データを第２制御基板に送信するまでの監視処理や、この送信が完了するまで次の１以上の処理データの送信を待機する待機処理を行うことによって、第１制御部における監視処理や待機処理を不要にしている。この結果、通信システムは、第１制御部における処理データの出力に要する処理負担を軽減し、データ転送されている間でも、その他の処理が可能となるほか、データ転送を迅速に行うことが可能になっている。特に、この処理負担の軽減及びデータ転送の迅速化は、第１制御部から出力される処理データのデータ数が多いほど顕著なものとなる。

本発明の通信システムは、さらに、前記第２通信用ＬＳＩは、更に、前記復号部で復号化された処理データを一時記憶する一時記憶部と、前記一時記憶部における任意の記憶領域を指定可能であると共に、指定した記憶領域に記憶された１以上の処理データを一括して転送する一括転送部と、前記一括転送部で転送される処理データを送信する送信部とを有してもよい。

上記の構成によれば、第２通信用ＬＳＩから第２制御部に１以上の処理データを送信する場合には、第２通信用ＬＳＩにおいて、第１通信用ＬＳＩから送信された全処理データの内の全部や一部が一時記憶部に一時記憶された後に、一括転送部が一時記憶部にアクセスすることによって、一時記憶された処理データが送信部を介して第２制御部に一括して転送される。これにより、第２通信用ＬＳＩも上述の第１通信用ＬＳＩと同様に、第２制御部における監視処理や待機処理を不要にしている。この結果、通信システムは、第２制御部における処理データの入力に要する処理負担を軽減し、データ転送されている間でも、その他の処理が可能となるほか、データ転送を迅速に行うことが可能になっている。特に、この処理負担の軽減及びデータ転送の迅速化は、第２制御部に入力される処理データのデータ数が多いほど顕著なものとなる。

また、本発明の通信システムは、データ送信機能を備えた第１制御基板と、データ受信機能を備えた第２制御基板との間において処理データを通信する通信システムであって、前記第１制御基板は、前記処理データを出力する第１制御部と、前記第１制御部からの処理データが入力される第１通信用ＬＳＩとを備え、前記第２制御基板は、前記第１通信用ＬＳＩからの処理データが入力される第２通信用ＬＳＩと、前記第２通信用ＬＳＩから入力された処理データをデータ処理する第２制御部とを備え、前記第１通信用ＬＳＩ及び前記第２通信用ＬＳＩは、前記処理データを受信する受信部と、前記受信部で受信した受信データが平文である場合、当該処理データを暗号化する暗号部と、前記受信部で受信した受信データが暗号文である場合、当該処理データを復号化する復号部と、前記暗号部で暗号化された処理データ及び前記復号部で復号化された処理データを一時記憶する一時記憶部と、前記一時記憶部における任意の記憶領域を指定可能であると共に、指定した記憶領域に記憶された１以上の処理データを一括して転送する一括転送部と、前記一括転送部で転送される処理データを送信する送信部とを有している。

上記の構成によれば、上述した本発明の通信システムと同様の作用及び効果が得られ、更に、第１通信用ＬＳＩ及び第２通信用ＬＳＩの両方共に同一構成であることから、一種類の通信用ＬＳＩにより処理データの暗号化と複合化とを行うことができるため、通信システムの部品コスト及び製造コストを低減することができる。

本発明の通信用ＬＳＩは、第１制御基板及び第２制御基板との間で処理データを通信する通信システムにおいて、前記第１制御基板と前記第２制御基板とに設けられる通信用ＬＳＩであって、前記処理データを受信する受信部と、前記受信部で受信した受信データが平文である場合、当該処理データを暗号化する暗号部と、前記受信部で受信した受信データが暗号文である場合、当該処理データを復号化する復号部と、前記暗号部で暗号化された処理データ及び前記復号部で復号化された処理データを一時記憶する一時記憶部と、前記一時記憶部における任意の記憶領域を指定可能であると共に、指定した記憶領域に記憶された１以上の処理データを一括して転送する一括転送部と、前記ＤＭＡＣ部で転送される処理データを送信する送信部とを有する。

上記の構成によれば、通信用ＬＳＩは、上述した本発明の通信システムと同様の作用及び効果が得られ、制御基板側の負担を増大させることなく不正行為の防止を図り、データ転送を迅速に行うことができる通信システムを構築することができる。

また、本発明は、遊技機であって、上記の本発明における通信用システムを備えている。

上記の構成によれば、遊技機の筐体側に配置された主制御基板を第１制御基板として第１通信用ＬＳＩを備え、前扉側に配置されたサブ制御基板を第２制御基板として第２通信用ＬＳＩを備えて、第１制御基板と第２制御基板との間で処理データを通信する通信システムを遊技機に構成することができる。また、遊技機のサブ制御基板を第１制御基板として第１通信用ＬＳＩを備え、デバイス制御基板を第２制御基板として第２通信用ＬＳＩを備えて、第１制御基板と第２制御基板との間で処理データを通信する通信システムを遊技機に構成することができる。これにより、遊技機は、上述した本発明の通信システムと同様に、制御基板側の負担を増大させることなく不正行為の防止を図り、データ転送を迅速に行うことができる通信システムを構築することができる。

本発明は、各基板の制御部の負担を増大させることなく不正行為の防止を向上でき、データ転送を迅速に行うことができる。

構成１及び構成２の通信システムのブロック図である。 構成１の通信システムのブロック図である。 構成１の通信システムにおける処理データの状態を示す説明図である。 構成２の通信システムのブロック図である。 構成２の通信システムにおける処理データの状態を示す説明図である。 構成３の通信システムのブロック図である。 構成３の通信システムのブロック図である。 構成３の通信システムにおける処理データの状態を示す説明図である。 通信用ＬＳＩのブロック図である。 遊技機の斜視図である。 開放状態の遊技機の斜視図である。 遊技機の電気ブロック図である。 遊技機の電気ブロック図である。 図柄配置テーブルの説明図である。 無線通信によるデータ転送の構成を示す説明図である。 メインＣＰＵの制御によるフローチャートである。 メインＣＰＵの制御による割込処理ルーチンのフローチャートである。 サブＣＰＵにより行われる主基板通信タスクのフローチャートである。 サブＣＰＵにより行われる演出登録タスクのフローチャートである。 ホスト側データ送信処理ルーチンのフローチャートである。 ＵＡＲＴ処理ルーチンのフローチャートである。 ＵＡＲＴマスタ動作処理ルーチンのフローチャートである。 ＵＡＲＴマスタ動作処理ルーチンのフローチャートである。 ＳＰＩ処理ルーチンのフローチャートである。 ＳＰＩマスタ動作処理ルーチンのフローチャートである。 暗号・復号処理ルーチンのフローチャートである。 ＤＭＡＣ処理ルーチンのフローチャートである。 Ｉ２Ｃ処理ルーチンのフローチャートである。

以下、本発明の実施形態について説明する。

（通信用ＬＳＩ：概要）
本発明の実施形態に係る通信用ＬＳＩは、第１制御基板及び第２制御基板との間で処理データを通信する通信システムにおいて、第１制御基板と第２制御基板とに設けられ、第１制御基板及び第２制御基板の制御部（ＣＰＵなど）に成り代わって、第１制御基板及び第２制御基板との間で処理データを通信する機能を有している。即ち、通信用ＬＳＩは、図９に示すように、処理データを受信する受信部Ｔ２と、受信部Ｔ２で受信された処理データを暗号化する暗号部Ｔ３と、暗号部Ｔ３で暗号化された処理データを復号化する復号部Ｔ５と、暗号部Ｔ３で暗号化された処理データ及び復号部Ｔ５で復号化された処理データを送信する送信部Ｔ４とを有している。

上記の受信部Ｔ２は、処理データをパラレルで受信してもよいし、シリアルで受信してもよい。受信部Ｔ２が処理データをパラレルで受信する場合は、ＣＰＵのデータバスに直結することができることから、送信の遅延を最小限に抑制することができる。また、受信部Ｔ２が処理データをシリアルで受信する場合は、通信用ＬＳＩＴ１を第１制御基板及び第２制御基板に搭載することに起因する信号線の増大を防止することができる。

受信部Ｔ２としては、ＵＡＲＴ通信機能を備えたＵＡＲＴ部Ｔ１１と、ＳＰＩ通信機能を備えたＳＰＩ１部Ｔ１２及びＳＰＩ２部Ｔ１３と、Ｉ２Ｃ通信機能を備えたＩ２Ｃ部Ｔ１６とが該当する。即ち、通信用ＬＳＩＴ１は、４個の受信部Ｔ２を備えており、これらの受信部Ｔ２により３種類の通信形態で処理データを受信可能にされている。これにより、通信用ＬＳＩＴ１は、複数の通信形態で処理データを受信することができるため、各種の制御装置や通信環境にとって最適な通信形態を選択できることから汎用性の高いものになっている。

尚、通信用ＬＳＩＴ１は、ＵＡＲＴ通信機能やＳＰＩ通信機能、Ｉ２Ｃ通信機能以外の通信規格による通信機能の有した受信部Ｔ２を備えていてもよい。即ち、通信用ＬＳＩＴ１は、１種類以上の通信機能の受信部Ｔ２を１以上備えていればよい。また、『処理データ』は、出力先の動作内容を指令する指令情報を含んでいてもよいし、出力先の表示等の情報処理に用いられる画像や文字の情報を含んでいてもよい。即ち、処理データは、どのようなデータであってもよい。

送信部Ｔ４は、処理データをパラレルで送信してもよいし、シリアルで送信してもよい。送信部Ｔ４が処理データをパラレルで送信する場合は、シリアルで送信する場合よりも送信時間を短縮することができる。また、送信部Ｔ４が処理データをシリアルで送信する場合は、通信用の信号線の数量をパラレルの場合よりも少なくすることができるため、信号ケーブルの外径の増大を抑制することができる。

送信部Ｔ４としては、ＵＡＲＴ部Ｔ１１とＳＰＩ１部Ｔ１２及びＳＰＩ２部Ｔ１３とＩ２Ｃ部Ｔ１６とが該当する。即ち、通信用ＬＳＩＴ１は、４個の送信部Ｔ４を備えており、これらの送信部Ｔ４により３種類の通信形態で処理データを送信可能にされている。これにより、通信用ＬＳＩＴ１は、複数の通信形態で処理データを送信することができるため、各種の制御装置や通信環境にとって最適な通信形態を選択できることから汎用性の高いものになっている。

尚、通信用ＬＳＩＴ１は、ＵＡＲＴ通信機能やＳＰＩ通信機能、Ｉ２Ｃ通信機能以外の通信規格による通信機能を有した送信部Ｔ４を備えていてもよい。即ち、通信用ＬＳＩＴ１は、１種類以上の通信機能の送信部Ｔ４を１以上備えていればよい。また、本実施形態における通信用ＬＳＩＴ１は、ＵＡＲＴ部Ｔ１１とＳＰＩ１部Ｔ１２及びＳＰＩ２部Ｔ１３とＩ２Ｃ部Ｔ１６とが送受信機能を有することによって、受信部Ｔ２及び送信部Ｔ４の両方を備えた構成にされているが、これに限定されるものでもない。即ち、通信用ＬＳＩＴ１は、受信専用の受信部Ｔ２や送信専用の送信部Ｔ４を備えていてもよい。

暗号部Ｔ３は、第１制御基板及び第２制御基板の制御部に成り代わって、第三者が特別な知識無しでは読めないように変換する変換アルゴリズムで処理データを情報処理する暗号化機能を備えている。暗号化機能は、ステガノグラフィ方式やコード方式、サイファ方式による暗号化を採用することができる。ステガノグラフィ方式は、画像データ等に処理データを埋め込む電子透かし等の通信文を人目に付かない場所に記録する方法である。コード方式は、通信文の単語やフレーズを、事前に決めておいた言葉・記号で置き換える方法である。サイファ方式は、通信文を意味とは関係なく、所定のアルゴリズムに従って、１以上の文字やビットごとに置換や転置を行うことで、読めない文に変換する方法である。尚、サイファ方式としては、暗号化・復号化で同じ鍵を使う共通鍵暗号方式や暗号化・復号化で異なる鍵を使う公開鍵暗号方式等がある。

上記の構成によれば、通信用ＬＳＩＴ１において、受信した処理データを暗号化して送信するため、通信用ＬＳＩＴ１に処理データを出力する制御部側での暗号化処理が不要になる。これにより、暗号化に伴う制御部の処理負担を増大させることはない。さらに、処理データが暗号化された状態で送信されることによって、送信途中における秘匿が確保されるため、送信途中の処理データを盗み取って内容を読み取ることによる不正行為を防止することができる。この結果、制御部側の負担を増大させることなく不正行為の防止を図ることができる。

さらに、本実施形態に係る通信用ＬＳＩＴ１は、復号部Ｔ５により、第１制御基板及び第２制御基板の制御部に成り代わって、受信した暗号部Ｔ３で暗号化された処理データを復号化する復号化機能を暗号機能に加えて有している。即ち、通信用ＬＳＩＴ１は、処理データを受信する受信部Ｔ２と、受信部Ｔ２で受信した処理データが平文である場合、この処理データを暗号化する暗号部Ｔ３と、受信部Ｔ２で受信した処理データが暗号文である場合、この処理データを復号化する復号部Ｔ５と、暗号部Ｔ３で暗号化された処理データ及び復号部Ｔ５で復号化された処理データを一時記憶する一時記憶部Ｔ７と、暗号部Ｔ３で暗号化された処理データ及び復号部Ｔ５で復号化された処理データを送信する送信部Ｔ４とを有している。ここで、復号部Ｔ５は、暗号化・復号化で同じ鍵を使う共通鍵暗号方式による共通鍵により復号化してもよいし、公開鍵暗号方式による秘密鍵により復号化してもよい。

本実施形態における通信用ＬＳＩＴ１は、ＡＥＳ（Ａｄｖａｎｃｅｄ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ）機能を備えたＡＥＳ部Ｔ２１が暗号部Ｔ３及び復号部Ｔ５に該当する。これにより、通信用ＬＳＩＴ１は、一つのＡＥＳ部Ｔ２１により暗号化及び復号化することが可能にされている。尚、通信用ＬＳＩＴ１は、暗号部Ｔ３と復号部Ｔ５とをそれぞれ独立して備えていてもよい。また、通信用ＬＳＩＴ１は、複数種類の暗号方式により暗号化及び復号化するように構成されていてもよい。

上記の構成によれば、通信用ＬＳＩＴ１において、受信した処理データを暗号化及び復号化して送信するため、通信用ＬＳＩＴ１に処理データを出力する第１制御基板の制御部側での暗号化処理が不要になると共に、第２制御基板の制御部側での復号化処理が不要になる。これにより、暗号化及び復号化に伴う第１制御基板及び第２制御基板の制御部の処理負担を増大させることはない。さらに、処理データが暗号化された状態で送信されることによって、送信途中における秘匿が確保されるため、送信途中の処理データを盗み取って内容を読み取ることによる不正行為を防止することができる。この結果、第１制御基板及び第２制御基板の制御部側の負担を増大させることなく不正行為の防止を図ることができる。

尚、暗号部Ｔ３は、共通鍵ブロック暗号方式により暗号化することが好ましい。この場合は、暗号化において論理圧縮が可能であるため、実装が容易であると共に、データパスを容易に所定のビット単位で分割可能であるため、小型実装から高速処理まで柔軟に対応した通信用ＬＳＩＴ１とすることができる。また、暗号部Ｔ３は、共通鍵ブロック暗号方式としてＡＥＳの暗号アルゴリズムを有することが好ましい。尚、通信用ＬＳＩＴ１は、ＡＥＳ部Ｔ２１が共通鍵ブロック暗号方式のＡＥＳ機能を有している。これにより、通信用ＬＳＩＴ１は、暗号の強度が高いと共に、全ての内部処理をバイト単位で実行するため、暗号化処理時における演算効率が高いことから暗号化及び復号化の処理に要する時間を短時間化することができる。

さらに、通信用ＬＳＩＴ１は、暗号化及び復号化に用いられる共通鍵を書き換え可能に記憶する記憶部Ｔ６と、記憶部Ｔ６に対して共通鍵を書き込む図示しない共通鍵書込み装置に接続される専用端子Ｔ２２１とを有している。これにより、共通鍵の書込みや書き換えの際に、共通鍵書込み装置の専用端子Ｔ２２１への接続が必要になるため、共通鍵の変更による不正行為を防止することができる。また、製品毎、機種毎に、共通鍵を変更することができる。よって、１製品で共通鍵が知られてしまったとしても、当該製品以外で不正行為が行われることを防止することができる。

また、本実施形態においては、通信用ＬＳＩＴ１の不揮発性メモリ部Ｔ２２が記憶部Ｔ６に該当するが、これに限定されるものではない。例えば、共通鍵はＡＥＳ部Ｔ２１等に記憶されていてもよい。

更に、通信用ＬＳＩＴ１は、第１制御基板及び第２制御基板の制御部に成り代わって、暗号化された処理データ及び復号化された処理データを一括して転送する一括転送機能を有している。即ち、通信用ＬＳＩＴ１は、暗号部Ｔ３で暗号化されて一時記憶部Ｔ７に一時記憶された処理データ及び復号部Ｔ５で復号化されて一時記憶部Ｔ７に一時記憶された処理データを一括して転送する一括転送部Ｔ８を有している。

本実施形態における通信用ＬＳＩＴ１は、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送機能を備えたＤＭＡＣ部Ｔ１７が一括転送部Ｔ８に該当する。また、本実施形態における通信用ＬＳＩＴ１のＳＲＡＭＴ１８、ＳＲＡＭＴ２０が一時記憶部Ｔ７に該当する。そして、本実施形態における通信用ＬＳＩＴ１は、ＤＭＡＣ部Ｔ１７が一時記憶部Ｔ７にアクセスすることによって、一時記憶部Ｔ７に一時記憶された暗号部Ｔ３で暗号化された処理データ及び復号部Ｔ５で復号化された処理データを、送信部Ｔ４に一括転送により送信する。そして、通信用ＬＳＩＴ１における一時記憶部Ｔ７及びＤＭＡＣ部Ｔ１７が、１以上の処理データを送信するまでの監視処理や、この送信が完了するまで次の１以上の処理データの送信を待機する待機処理を行う。

上記の構成によれば、通信用ＬＳＩＴ１において、第１制御基板からの全処理データの内の全部や一部が一時記憶部に一時記憶された後に、ＤＭＡＣ部Ｔ１７が一時記憶部Ｔ７にアクセスすることによって、一時記憶された処理データが送信部Ｔ４を介して第２制御基板に一括して転送され、通信用ＬＳＩＴ１における一時記憶部Ｔ７及びＤＭＡＣ部Ｔ１７が、１以上の処理データを送信するまでの監視処理や、この送信が完了するまで次の１以上の処理データの送信を待機する待機処理を行う。これにより、第１制御基板の制御部における処理データの出力に関する監視処理や待機処理を不要にしている。この結果、制御部における処理データの出力に要する処理負担を軽減し、データ転送されている間でも、その他の処理が可能となるほか、データ転送を迅速に行うことが可能になっている。特に、この処理負担の軽減及びデータ転送の迅速化は、処理データのデータ数が多いほど顕著なものとなる。

また、第１制御基板及び第２制御基板とで同一の通信用ＬＳＩＴ１を設けることができるため、通信用ＬＳＩＴ１に要する部品コストを低減することができる。

（通信用ＬＳＩ：構成：受信部・送信部：ＵＡＲＴ部Ｔ１１）
上記の通信用ＬＳＩについての構成を具体的に説明する。
通信用ＬＳＩＴ１は、バスＴ１９を有している。また、通信用ＬＳＩＴ１は、送信部及び受信部としてのＵＡＲＴ部Ｔ１１を有している。ＵＡＲＴ部Ｔ１１は、バスＴ１９にパラレルでデータを送受信可能に接続されている。ＵＡＲＴ部Ｔ１１は、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ）からなるシリアル通信装置をハードウエア構成として有している。また、ＵＡＲＴ部Ｔ１１は、図２１のＵＡＲＴ処理ルーチンと、図２２または図２３のＵＡＲＴマスタ動作処理ルーチンを実行するハードウエア構成を有している。

ここで、ＵＡＲＴ部Ｔ１１に接続された『ＨＯＳＴ』とは、処理データを送受信する制御装置である。また、『ＬＳＩ』とは、本通信用ＬＳＩＴ１に信号ケーブルを介して接続された通信用ＬＳＩである。尚、『ＬＳＩ』は、同一構成の通信用ＬＳＩＴ１であることがコストダウンの点で好ましいが、異なる構成であってもよい。

ＵＡＲＴ部Ｔ１１は、１バイト（８ビット）のデータを１本の信号ケーブルで送るように、時系列にデータを分解して１ビットずつ出力（送信）又は入力（受信）する機能を有している。ＵＡＲＴ部Ｔ１１は、送信用と受信用とＧＮＤ用との３線式の構成にされている。ＵＡＲＴ部Ｔ１１は、送信用のＴＸ端子と受信用のＲＸ端子とを有しており、相手側となる他のＵＡＲＴへの接続は、送信用のＴＸ端子が相手側の受信用のＲＸ端子に接続されることで行われる。

通信フォーマットは、調歩同期式と称される方式であり、タイミングをとるための同期クロック線を不要にしたフォーマットである。通常の通信フォーマットは、スタートビットからストップビットまでが１バイト分の転送となるフォーマットである。処理データの転送がない時は、Ｈレベルとなっている。そして、処理データを転送する時に、送信用のＴＸ端子からスタートビットとして一定期間Ｌレベルのパルスが出力される。これにより、相手側のＵＡＲＴにおける受信用のＲＸ端子は、スタートビットによりＨレベルからＬレベル（０Ｖなど）に変化したことで、転送が開始されることを認識する。スタートビットが終了すると、処理データの１バイト分がビット０側（ＬＳＢともいう）から順に送信され、１バイト分（８ビット）の送信が完了すると、必要に応じてパリティビットがエラーチェック用のビットとして送信される。この後、必要に応じてパリティビットが送信された後、ストップビット（Ｈレベルのパルス）が送信される。

尚、本実施形態の通信用ＬＳＩを用いた通信システムにおいては、処理データが暗号化前の平文である場合はパリティビットが送信されない一方、処理データが復号化後の平文である場合はパリティビットが送信される。これにより、暗号化前と復号化後とで処理データに付加される情報量や情報内容を変化させることによって秘匿性が向上されている。また、パリティビットは、暗号化前に付加される一方、復号化後に付加されないようにされていてもよい。また、暗号化前に付加されるパリティビットと復号化後に付加されるパリティビットとのビット数を相違するものであってもよい。さらには、パリティビットの付加や付加禁止は、処理データの通信積算量が所定量以上となったときに変更されてもよいし、日時や使用開始（電源投入）からの処理時間の経過毎に変更されてもよい。これにより、一層、処理データの秘匿性を向上させることができる。

また、ＵＡＲＴ部Ｔ１１は、通信速度（ボーレート）が切替え可能にされている。具体的には、１１０ｂｐｓ、１５０ｂｐｓ、３００ｂｐｓ、６００ｂｐｓ、１２００ｂｐｓ、２４００ｂｐｓ、４８００ｂｐｓ、９６００ｂｐｓ、１９２００ｂｐｓ、３８４００ｂｐｓ、１１５ｋｂｐｓ等の複数の設定速度中から特定の設定速度を選択可能にされている。ｂｐｓはビット／秒である。

尚、本実施形態の通信用ＬＳＩＴ１を用いた通信システムにおいては、処理データが暗号化前の平文である場合の送信速度と、処理データが復号化後の平文である場合の送信速度とが異なった速度に設定されている。これにより、通信速度の相違により処理データの秘匿性が向上されている。ここで、通信速度は、処理データの通信積算量が所定量以上となったときに変更されてもよいし、日時や使用開始（電源投入）からの処理時間の経過毎に変更されてもよい。これにより、一層、処理データの秘匿性を向上させることができる。

（通信用ＬＳＩ：構成：受信部・送信部：ＳＰＩ１部Ｔ１２、ＳＰＩ２部Ｔ１３）
通信用ＬＳＩＴ１は、送信部及び受信部としてのＳＰＩ１部Ｔ１２及びＳＰＩ２部Ｔ１３を有している。これらのＳＰＩ１部Ｔ１２及びＳＰＩ２部Ｔ１３は、バスＴ１９に接続されている。また、ＳＰＩ１部Ｔ１２及びＳＰＩ２部Ｔ１３は、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）のハードウエア構成を有している。さらに、ＳＰＩ１部Ｔ１２及びＳＰＩ２部Ｔ１３は、図２４のＳＰＩ処理ルーチン及び図２５のＵＳＰＩマスタ動作処理ルーチンを実行するハードウエア構成を有している。

ＳＰＩは、同期式のシリアル通信の規格であり、非同期式シリアル通信に比べて高速で通信可能であると共に、複数のスレーブを接続することが可能にされている。具体的には、ＳＰＩは、同期式のシリアルバスの一種であり、クロック信号用のＳＣＫ（Ｓｅｒｉａｌ Ｃｌｏｃｋ）、送信用のＭＩＳＯ（Ｍａｓｔｅｒ Ｉｎ Ｓｌａｖｅ Ｏｕｔ）、受信用のＭＯＳＩ（Ｍａｓｔｅｒ Ｏｕｔ Ｓｌａｖｅ Ｉｎ）、及びスレーブ選択用のＳＳ（Ｓｌａｖｅ Ｓｅｌｅｃｔ）からなる４本の信号線を有している。

ＳＰＩ１部Ｔ１２及びＳＰＩ２部Ｔ１３は、シフトレジスタ同等の機能を内蔵しており、クロック信号用のＳＣＫのクロックに合わせて送信側からシリアルデータが順次出されていき、受信側において、シリアルデータがパラレルデータとして内部バスへ出力する構成を有している。処理データの送信タイミングは、クロックを出す側のＳＰＩ１部Ｔ１２・Ｔ１３が決定する。クロック信号を送信する側がマスタと称される。一方、クロック信号を受信してそのタイミングに従って処理データを送受信する側がスレーブと称される。これにより、例えば、マスタ側の通信用ＬＳＩＴ１やスレーブ側の通信用ＬＳＩＴ１、スレーブ側の制御機器等と称することができる。尚、クロック信号は、リロードタイマ部Ｔ１４やクロック・リセット制御部Ｔ１５により生成されている。

例えば、１マスタ及び１スレーブ間で通信する場合は、送信用のＭＩＳＯ（Ｍａｓｔｅｒ Ｉｎ Ｓｌａｖｅ Ｏｕｔ）と、受信用のＭＯＳＩとを互い違いに接続して、クロック信号用のＳＣＫ（Ｓｅｒｉａｌ Ｃｌｏｃｋ）同士が接続される。また、１マスタ及び複数スレーブ間で通信する場合は、１つのマスタに対して複数のスレーブのＳＳ同士が接続される。そして、スレーブ選択用のＳＳを用いて、複数のスレーブ中からマスタと通信する相手となるＳＰＩを通信をするか否かが選択可能にされる。複数のスレーブ中からマスタと通信する相手を特定するため、スレーブ選択用のＳＳ端子がＬレベルに設定されることによって、そのスレーブが有効にされる。

尚、一方向の通信の場合は、スレーブからマスタへのデータ信号を省略可能である。これにより、ハードウエア的に一方向の通信を実現することができる。また、本実施形態の通信用ＬＳＩＴ１を用いた通信システムにおいて、通信用ＬＳＩＴ１同士を接続してＳＰＩ通信により行う場合は、ＳＰＩ１部Ｔ１２及びＳＰＩ２部Ｔ１３とを接続し、一方をマスタ、他方をスレーブとする。これら通信用ＬＳＩＴ１と通信用ＬＳＩＴ１との間の通信速度は、ＵＡＲＴ部Ｔ１１の通信速度とは異なる速度に設定されている。これにより、通信用ＬＳＩＴ１の受信側及び送信側における通信速度の相違により処理データの秘匿性が向上されている。ここで、ＳＰＩ１部Ｔ１２及びＳＰＩ２部Ｔ１３の通信速度は、処理データの通信積算量が所定量以上となったときに変更されてもよいし、日時や使用開始（電源投入）からの処理時間の経過毎に変更されてもよい。これにより、一層、処理データの秘匿性を向上させることができる。

（通信用ＬＳＩ：構成：受信部・送信部：Ｉ２Ｃ部Ｔ１６）
通信用ＬＳＩＴ１は、送信部及び受信部としてのＩ２Ｃ部Ｔ１６を有している。Ｉ２Ｃ部Ｔ１６は、バスＴ１９に接続されている。Ｉ２Ｃ部Ｔ１６は、同期式のシリアル通信を行うＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のハードウエア構成を有している。また、Ｉ２Ｃ部Ｔ１６は、図２８のＩ２Ｃ処理ルーチンを実行するハードウエア構成を有している。Ｉ２Ｃ部Ｔ１６は、非同期式シリアル通信に比べて、高速で通信可能であると共に、ＳＰＩと同様に、複数のスレーブを接続することが可能になっている。マスタは、複数のスレーブの中からアドレスを指定しすることによりスレーブを選択し、その後、そのスレーブと通信するようになっている。ビットレートにより、標準モードやファーストモード、ハイスピードモード等の複数の通信速度を切替え可能になっている。

尚、Ｉ２Ｃ部Ｔ１６の通信速度は、上述のＵＡＲＴ部Ｔ１１の通信速度及びＳＰＩ１部Ｔ１２の通信速度とは異なる速度であることが好ましい。これにより、通信用ＬＳＩＴ１の受信側及び送信側における通信速度の相違により処理データの秘匿性が向上されている。ここで、Ｉ２Ｃ部Ｔ１６の通信速度は、処理データの通信積算量が所定量以上となったときに変更されてもよいし、日時や使用開始（電源投入）からの処理時間の経過毎に変更されてもよい。これにより、一層、処理データの秘匿性を向上させることができる。

Ｉ２Ｃ部Ｔ１６は、単数のマスタと単数又は複数のスレーブとの間をＳＣＬ線とＳＤＡ線とでパーティーライン状に接続することによりデータ通信可能にされている。Ｉ２Ｃ部Ｔ１６は、マスタが常に権限を持っており、マスタが送信するクロック信号ＳＣＬを基準にして、データ信号がＳＤＡライン上で転送される。また、各スレーブは、アドレスを有しており、データの中にアドレスが含まれていることと、１バイト転送毎に受信側からＡＣＫ信号の返送をして、互いに確認を取りながらデータ転送を行うようになっている。そして、Ｉ２Ｃ部Ｔ１６は、ブロック転送により大量のデータを転送することが可能にされている。

Ｉ２Ｃ通信の基本的な転送動作は、先ず、マスタ側におけるＳＣＬがＨｉｇｈの場合にＳＤＡをＬｏｗにしたときをスタートコンディションとし、その後、続けてマスタがクロックの供給を続けながらアドレスとＲｅａｄ／Ｗｒｉｔｅ要求のデータを送信する。この後、アドレスで指定されたスレーブが、マスタと１対１で指定された方向に通信を行う。即ち、ＳＣＬのクロックに従って送信側から８ビットのデータが出力され、続いて受信側からアクノリッジ（ＡＣＫ）信号が返送される。この時、受信する側は、処理データの取り出しが完了するまで、ビジーとしてＳＣＬを強制的にＬｏｗにすれば、この間は見かけ上クロックが無くなるので、送信側は次のデータを出力するのを待つことになる。最後のデータ送信を完了し、ＡＣＫを確認したあと、スレーブがＳＤＡを解放し、マスタがＳＤＡをＬｏｗにしてクロックを停止してＨｉｇｈにしてから、ＳＤＡをＨｉｇｈにすることでストップシーケンスとなり通信が完了する。

Ｉ２Ｃ通信の基本的な通信のデータフォーマットとしては、アドレスフォーマットとデータフォーマットとがある。通信データ全体のフォーマットは、マスタが受信側になる場合には、最初にアドレスフォーマットの部分で、受信側になることを特定スレーブに向けて送信し、それに続いて指定されたスレーブがデータの送信を開始する。マスタはデータを受信したらＡＣＫを返信する。

（通信用ＬＳＩ：構成：一括転送部：ＤＭＡＣ部Ｔ１７）
通信用ＬＳＩＴ１は、一括転送部としてのＤＭＡＣ部Ｔ１７を有している。ＤＭＡＣ部Ｔ１７は、ＣＰＵを介さずにデータ転送を行うＤＭＡコントローラからなるＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）のハードウエア構成を有している。また、ＤＭＡＣ部Ｔ１７は、図２７のＤＭＡＣ処理ルーチンを実行するハードウエア構成を有している。ＤＭＡＣ部Ｔ１７は、ＵＡＲＴ部Ｔ１１やＳＰＩ１部Ｔ１２、ＳＰＩ２部Ｔ１３、Ｉ２Ｃ部Ｔ１６が送信部となってシリアル送信する場合に、必要に応じて、これらの送信と連動してＤＭＡ機能により処理データを一括転送してシリアル送信させるようになっている。

ＤＭＡＣ部Ｔ１７は、通信バッファ用のＳＲＡＭ部Ｔ１８に対してバスＴ１９を介して読み書き可能にされている。尚、ＤＭＡＣ部Ｔ１７は、ワーク用のＳＲＡＭ部Ｔ２０に対して読み書き可能にされていてもよい。ＤＭＡＣ部Ｔ１７は、一時記憶部Ｔ７に一時記憶された暗号部Ｔ３で暗号化された処理データ及び復号部Ｔ５で復号化された処理データを、送信部Ｔ４に送信する。これにより、一時記憶部Ｔ７・送信部Ｔ４間におけるデータ転送を短時間で処理することができる。また、例えば、ＤＭＡＣ部Ｔ１７は、ワーク用のＳＲＡＭ部Ｔ２０から通信バッファ用のＳＲＡＭ部Ｔ１８に転送するようになっていてもよい。この場合には、ＳＲＡＭ部Ｔ２０・Ｔ１８間におけるデータ転送を短時間で処理することができる。

また、ＤＭＡＣ部Ｔ１７は、シングル転送モードやブロック転送モード、デマンド伝送モードを切替え可能に有している。これらの転送モードは、使用目的やＤＭＡスレーブデバイスの機能に応じて使い分け可能にされている。ここで、シングル転送モードは、ＤＭＡ転送を１サイクル実行するたびにバス制御権を解放する方式である。ブロック転送モードは、ＤＭＡ転送を開始すると、指定転送回数が完了するまで連続でＤＭＡ転送を実行し、バス制御権を解放しない方式である。デマンド伝送モードは、ＤＭＡスレーブデバイスから発行されるＤＭＡ転送要求信号によってＤＭＡ転送を開始し、要求信号がアクティブになっている間だけＤＭＡ転送を行う方式である。尚、バス制御権とは、バスＴ１９を専有する権利のことであり、例えば、ＤＭＡＣ部Ｔ１７がバス制御権を有すると、後述のＡＥＳ部Ｔ２１等のデバイスがバスＴ１９を介して受信部Ｔ２０にアクセスできない状態を言う。

尚、ＤＭＡＣ部Ｔ１７は、転送時に誤り訂正データを必要に応じて処理データに付加してもよい。これにより、転送先においては、暗号化前や暗号化後に拘わらずに転送された処理データの誤り訂正が可能になる。尚、誤り訂正データは、ＤＭＡＣ部Ｔ１７に記憶されていてもよいし、ＳＲＡＭ部Ｔ２０やＳＲＡＭ部Ｔ１８、不揮発性メモリ部Ｔ２２等の記憶部に記憶されていてもよいし、さらには、送信部Ｔ４となるＳＰＩ１部Ｔ１２やＳＰＩ２部Ｔ１３、ＵＡＲＴ部Ｔ１１、Ｉ２Ｃ部Ｔ１６に記憶されていてもよい。ＳＲＡＭ部Ｔ２０に誤り訂正データが記憶された場合は、受信した処理データがＳＲＡＭ部Ｔ２０に記憶されたときに、誤り訂正データが付加された状態となる。

（通信用ＬＳＩ：構成：暗号部・復号部：ＡＥＳ部Ｔ２１）
通信用ＬＳＩＴ１は、暗号部及び復号部としてのＡＥＳ部Ｔ２１を有している。ＡＥＳ部Ｔ２１は、バスＴ１９に接続されている。ＡＥＳ部Ｔ２１は、秘密の共通鍵を使う共通鍵ブロック暗号方式により暗号化と復号化を行うようになっている。即ち、ＡＥＳ部Ｔ２１は、ＡＥＳ（Ａｄｖａｎｃｅｄ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ）暗号化アルゴリズムと、ＡＥＳ暗号化アルゴリズムの逆関数であるＡＥＳ復号化アルゴリズムとをハードウエア構成で備えている。これらのアルゴリズムは、共通鍵を使って平文の処理データを暗号化すると共に、同じ共通鍵を使って暗号化した処理データを元の平文に戻すようになっている。また、ＡＥＳ部Ｔ２１は、図２６の暗号・復号処理ルーチンを実行するハードウエア構成を有している。

ここで、ＡＥＳ暗号アルゴリズムは、共通鍵暗号方式の代表的な暗号化アルゴリズムであり、鍵長が１２８ビット、１９２ビット、２５６ビットから選ぶことが可能であって、ブロック長が１２８ビットのＳＰＮ構造のブロック暗号である。

ＳＰＮ構造（Ｓｕｂｓｔｉｔｕｔｉｏｎ Ｐｅｒｍｕｔａｔｉｏｎ Ｎｅｔｗｏｒｋ Ｓｔｒｕｃｔｕｒｅ）は、ブロック暗号の構成法の一種である。小さな非線形置換と、それを処理ブロック単位に拡大する転置からなる構造からＳＰＮ構造と称される。ほとんどのブロック暗号は、実装コストを効率化するため、同一のラウンド関数を繰り返す繰返し暗号になっており、ＳＰＮ構造は、繰返し暗号の代表的な構成法である。他の構成としてはＦｅｉｓｔｅｌ構造がある。また、ブロック暗号とは、共通鍵暗号の一種であり、固定長のデータ（ブロックと呼ぶ）を単位として処理する暗号の総称である。これに対して、ビット単位やバイト単位で処理を行う暗号はストリーム暗号と称される。

また、ＡＥＳ部Ｔ２１は、暗号化前に誤り訂正データを処理データに付加することが可能になっている。これにより、転送先において、復号された処理データの誤り訂正を訂正することを可能にしている。尚、誤り訂正データは、ＡＥＳ部Ｔ２１に記憶されていてもよいし、ＳＲＡＭ部Ｔ２０やＳＲＡＭ部Ｔ１８、不揮発性メモリ部Ｔ２２等の記憶部に記憶されていてもよい。ＳＲＡＭ部Ｔ２０に誤り訂正データが記憶された場合は、受信した処理データがＳＲＡＭ部Ｔ２０に記憶されたときに、誤り訂正データが付加された状態となる。

（通信用ＬＳＩ：構成：記憶部：不揮発性メモリ部Ｔ２２）
通信用ＬＳＩＴ１は、不揮発性メモリ部Ｔ２２を有している。不揮発性メモリ部Ｔ２２は、バスＴ１９に接続されている。不揮発性メモリ部Ｔ２２は、電源を供給しなくても記憶を保持する不揮発性メモリを有している。不揮発性メモリとしては、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、磁気抵抗ＲＡＭ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）等を用いることができる。

不揮発性メモリ部Ｔ２２は、ＡＥＳ部Ｔ２１における暗号化や復号化に用いられるＡＥＳ暗号化アルゴリズム、ＡＥＳ復号化アルゴリズム、及び共通鍵を書き換え可能に記憶している。

また、不揮発性メモリ部Ｔ２２は、専用端子Ｔ２２１に接続されており、専用端子Ｔ２２１に接続された専用端子Ｔ２２１により記憶内容を変更可能にされている。専用端子Ｔ２２１は、汎用の端子とは形状やサイズ、ピン数等が異なる特殊な端子であり、共通鍵書込み装置は、専用端子Ｔ２２１に接続することが可能な端子を備えている。これにより、不揮発性メモリ部Ｔ２２は、専用端子Ｔ２２１に接続可能な共通鍵書込み装置からのみアクセス可能にされている。

（通信用ＬＳＩ：構成：一時記憶部：ＳＲＡＭ部Ｔ２０）
通信用ＬＳＩＴ１は、一時記憶部としてワーク用のＳＲＡＭ部Ｔ２０を有している。ＳＲＡＭ部Ｔ２０は、バスＴ１９に接続されている。ＳＲＡＭ部Ｔ２０は、４９６Ｂ等のＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有している。ＳＲＡＭ部Ｔ２０は、制御装置からの処理データをＵＡＲＴ部Ｔ１１が受信したときの一時記憶用のメモリとして用いられると共に、ＡＥＳ部Ｔ２１による処理データの暗号化及び復号化に用いられるようになっている。更に、ＳＲＡＭ部Ｔ２０は、ＡＥＳ部Ｔ２１により暗号化及び復号化された処理データを一時的に記憶し、ＤＭＡＣ部Ｔ１７によりＳＰＩ部Ｔ１２、ＵＡＲＴ部Ｔ１１、Ｉ２Ｃ部Ｔ１６等の送信部Ｔ４を介して外部に送信される処理データの通信バッファとして用いられるようになっている。

（通信用ＬＳＩ：構成：一時記憶部：ＳＲＡＭ部Ｔ１８）
通信用ＬＳＩＴ１は、一時記憶部として通信バッファ用のＳＲＡＭ部Ｔ１８を有している。ＳＲＡＭ部Ｔ１８は、バスＴ１９に接続されている。ＳＲＡＭ部Ｔ１８は、３２Ｋ×８ページ分等のＳＲＡＭを有している。ＳＲＡＭ部Ｔ１８は、ＡＥＳ部Ｔ２１により暗号化された暗号文の処理データ及びＡＥＳ部Ｔ２１により復号化された平文の処理データを一時的に記憶し、ＤＭＡＣ部Ｔ１７によりＳＰＩ部Ｔ１２、ＵＡＲＴ部Ｔ１１、Ｉ２Ｃ部Ｔ１６等の送信部Ｔ４を介して外部に送信される処理データの通信バッファとして用いられるようになっている。

（通信用ＬＳＩ：構成：受信部・送信部：リロードタイマ部Ｔ１４・クロック・リセット制御部Ｔ１５）
通信用ＬＳＩＴ１は、バスＴ１９に接続されたリロードタイマ部Ｔ１４及びクロック・リセット制御部Ｔ１５を備えている。リロードタイマ部Ｔ１４は、リロードタイマのハードウエア構成を有している。リロードタイマは、カウントダウンのスタート値が決定されており、タイマがスタートすると、設定で決められた一定周期毎にカウントダウンし、カウントが０まで到達するとカウントダウン終了となり、カウンタのスタート値が再設定され、再びカウントダウンが開始されるという動作を繰り返すタイマである。リロードタイマ部Ｔ１４は、このリロードタイマを２チェンネル分備えている。尚、このリロードタイマは、ＵＡＲＴ部Ｔ１１やＩ２Ｃ部Ｔ１６や等の処理データの通信時のクロックに用いられるようになっている。

また、クロック・リセット制御部Ｔ１５は、ＯＳＣ（ｅｌｅｃｔｒｏｎｉｃ ｏｓｃｉｌｌａｔｏｒ）に接続されており、通信用ＬＳＩＴ１が動作するときのタイミングを取るための周期的な信号であるクロックパルスが入力されるようになっている。また、クロック・リセット制御部Ｔ１５は、外部リセット信号が入力されるようになっており、この外部リセット信号の入力をトリガーとして通信用ＬＳＩＴ１の動作を初期化するようになっている。尚、外部リセット信号は、自動又は手動で出力されるものであり、例えば、不正や不具合が発生していることを管理者が発見したときに、異常ボタンを押圧操作して外部リセット信号をクロック・リセット制御部Ｔ１５に出力して非常リセットする場合等に用いられる。ＡＥＳ部Ｔ２１、ＤＭＡＣ部Ｔ１７、ＳＰＩ１部Ｔ１２、ＳＰＩ２部Ｔ１３、ＵＡＲＴ部Ｔ１１、及びＩ２Ｃ部Ｔ１６は、条件判断や動作処理を実行するプログラムをハードウエア構成として備えている。尚、通信用ＬＳＩＴ１がバスＴ１９に接続され、各プログラムを実行させるＣＰＵ部を備えていてもよい。

（通信システム：構成１）
次に、本発明の実施形態に係る構成１の通信システムを図１〜図３に基づいて説明する。

構成１の通信システムの概要を図１に基づいて説明する。構成１の通信システムは、図１に示すように、データ送信機能を備えたマスタ側のホスト制御基板（第１制御基板）Ｔ３０と、データ受信機能を備えたスレーブ側のサブホスト制御基板（第２制御基板）Ｔ３６との間において処理データを通信する。ホスト制御基板Ｔ３０は、暗号化前の処理データを出力するホスト制御部（第１制御部）Ｔ３１と、ホスト制御部Ｔ３１に通信可能にされ、この通信により受信した処理データを暗号化するホスト通信用ＬＳＩ（第１通信用ＬＳＩ）Ｔ３３と、を備える。サブホスト制御基板Ｔ３６は、ホスト通信用ＬＳＩＴ３３に通信可能にされ、この通信により受信した暗号化された処理データを復号化するサブホスト通信用ＬＳＩＴ３４と、サブホスト通信用ＬＳＩＴ３４に通信可能にされ、この通信により受信した復号化された処理データに基づいて作動するサブホスト制御部Ｔ３２とを有している。

尚、ホスト通信用ＬＳＩＴ３３には、上述の通信用ＬＳＩＴ１が用いられている。また、サブホスト通信用ＬＳＩＴ３４には、上述の通信用ＬＳＩＴ１の内のＤＭＡＣＴ１７が含まれていない通信用ＬＳＩＴ９が用いられている。また、通信は、有線及び無線の何れであってもよい。有線と無線とを組み合わせた具体例については後述する。また、ホスト制御部Ｔ３１及びサブホスト制御部Ｔ３２は、遊技機の制御部の他、掃除機や冷蔵庫、テレビ等の家電製品、自動車や電車等の制御部、その他の産業機器の制御部が該当する。

ホスト制御部Ｔ３１とホスト通信用ＬＳＩＴ３３とは、ＵＡＲＴ通信により双方向にシリアル送信可能にされている。ホスト制御部Ｔ３１及びホスト通信用ＬＳＩＴ３３間の第１通信速度は、３８４００ｂｐｓに設定されている。また、サブホスト通信用ＬＳＩＴ３４とサブホスト制御部Ｔ３２とは、ＵＡＲＴ通信により双方向にシリアル送信可能にされている。サブホスト通信用ＬＳＩＴ３４及びサブホスト制御部Ｔ３２間の第３通信速度は、３８４００ｂｐｓに設定されている。尚、本実施形態においては、第１通信速度と第３通信速度とが同一の通信速度に設定されているが、これに限定されるものではなく、異なる通信速度に設定されていてもよい。これにより、処理データの秘匿性を高めることが可能になっている。

また、ホスト通信用ＬＳＩＴ３３とサブホスト通信用ＬＳＩＴ３４とは、ＳＰＩ通信によりホスト通信用ＬＳＩＴ３３からサブホスト通信用ＬＳＩＴ３４への一方向にシリアル通信可能にされている。ホスト通信用ＬＳＩＴ３３及びサブホスト通信用ＬＳＩＴ３４間の第２通信速度は、ホスト制御部Ｔ３１及びホスト通信用ＬＳＩＴ３３間の第１通信速度よりも低速に設定されていると共に、サブホスト通信用ＬＳＩＴ３４及びサブホスト制御部Ｔ３２間の第３通信速度よりも低速に設定されている。これにより、暗号化された処理データを送信する第２通信速度が第１通信速度及び第３通信速度とは異なる通信速度に設定されることによって、処理データの秘匿性を高めることが可能になっている。尚、第１通信速度と第２通信速度と第３通信速度とは、それぞれ異なる通信速度であってもよい。

構成１の通信システムを、図２に基づいて具体的に説明する。図２に示すように、ホスト制御部Ｔ３１のＵＡＲＴＴ３１１がホスト通信用ＬＳＩＴ３３のＵＡＲＴ部Ｔ１１に接続されている。ホスト通信用ＬＳＩＴ３３のＳＰＩ１部Ｔ１２は、サブホスト通信用ＬＳＩＴ３４のＳＰＩ１部Ｔ１２に接続されている。サブホスト通信用ＬＳＩＴ３４のＵＡＲＴ部Ｔ１１は、サブホスト制御部Ｔ３２のＵＡＲＴＴ３２１に接続されている。

尚、ホスト通信用ＬＳＩＴ３３のＳＰＩ１部Ｔ１２における送信用のＭＩＳＯ（Ｍａｓｔｅｒ Ｉｎ Ｓｌａｖｅ Ｏｕｔ）と、サブホスト通信用ＬＳＩＴ３４のＳＰＩ１部Ｔ１２における受信用のＭＯＳＩとがデータ信号用としてのみ接続されている。即ち、その他の送信用のＭＩＳＯと受信用のＭＯＳＩとの接続は行われていない。これにより、ホスト通信用ＬＳＩＴ３３からサブホスト通信用ＬＳＩＴ３４への一方向のデータ通信が実現されている。

上記のように構成された通信システムの動作を、図３に基づいて説明する。
先ず、出荷段階やホスト通信用ＬＳＩＴ３３及びサブホスト通信用ＬＳＩＴ３４を搭載した機器の設置後の段階において、暗号化のための共通鍵データ、ＡＥＳ暗号化アルゴリズム、及びＡＥＳ復号化アルゴリズムが専用端子Ｔ２２１に接続された共通鍵書込み装置から不揮発性メモリ部Ｔ２２に記憶される。この処理は、全てのホスト通信用ＬＳＩＴ３３及びサブホスト通信用ＬＳＩＴ３４において行われる。

ホスト制御部Ｔ３１から所定量の処理データが８ビット（１バイト）単位でシリアル送信されると、ホスト通信用ＬＳＩＴ３３のＵＡＲＴ部Ｔ１１に受信される。この際、パリティビットは付加されてない。また、通信は、非同期であり、リロードタイマとＯＳＣを用いたクロックに基づいて行われる。また、ＵＡＲＴ通信は、ハードウエアフロー制御によりデータの欠落が防止されている。

ホスト通信用ＬＳＩＴ３３において、ＵＡＲＴ部Ｔ１１に受信された処理データは、４９６Ｂのワーク用のＳＲＡＭ部Ｔ２０に記憶される。ＳＲＡＭ部Ｔ２０に所定量の処理データが記憶されると、ＡＥＳ部Ｔ２１が作動し、誤り訂正データが処理データに付加された後、共通鍵データ及びＡＥＳ暗号化アルゴリズムを用いて処理データ及び誤り訂正データが暗号化される。これにより、処理データ及び誤り訂正データは、暗号文からなる暗号化処理データ及び暗号化誤り訂正データに置き換わることになる。

暗号文からなる暗号化処理データ及び暗号化誤り訂正データは、ＳＲＡＭ部Ｔ２０から通信バッファ用のＳＲＡＭ部Ｔ１８に転送されてＳＲＡＭ部Ｔ１８の所定の指定した記憶領域に記憶される。記憶されたデータ量は、ＤＭＡＣ部Ｔ１７により監視されている。この後、ＳＲＡＭ部Ｔ１８に所定量以上の処理データが格納されると、ＤＭＡＣ部Ｔ１７において転送要求が生成され、この転送要求によりＤＭＡＣ部Ｔ１７は、サイクルスチールの通常モードで作動する。即ち、ＤＭＡＣ部Ｔ１７は、送信先のＳＰＩ１部Ｔ１２を選択した後、このＳＰＩ１部Ｔ１２に対してリロードタイマ及びＯＳＣにより形成されたバスサイクルの下、一回の転送単位（例えば、１６バイト単位）でＳＲＡＭ部Ｔ１８の指定した記憶領域からＳＰＩ１部Ｔ１２に一括して転送する。ＳＰＩ１部Ｔ１２に転送された暗号化処理データ及び暗号化誤り訂正データは、ＳＰＩ１部Ｔ１２間のＳＰＩ通信を介して、サブホスト通信用ＬＳＩＴ３４にシリアル送信され、このサブホスト通信用ＬＳＩＴ３４におけるワーク用のＳＲＡＭ部Ｔ２０に記憶される。尚、ＤＭＡＣ部Ｔ１７は、一回の転送単位ごとにバス権を他のＵＡＲＴ部Ｔ１１やＡＥＳ部Ｔ２１等のバスマスタに渡し、その後、転送要求が生成されれば、他のバスマスタからバス権を取り戻し、再び１転送単位の転送を行うという通信処理を転送終了条件が満たされるまで繰り返す。

次に、通信用ＬＳＩＴ３４において、ワーク用のＳＲＡＭ部Ｔ２０に、全ての処理データが記憶されたときに、ＡＥＳ部Ｔ２１による復号化が行われる。尚、一部の処理データが記憶される毎にＡＥＳ部Ｔ２１による復号化を順次行うようにしてもよい。即ち、共通鍵データとＡＥＳ復号化アルゴリズムとを用いて暗号化処理データ及び暗号化誤り訂正データが復号化される。そして、復号化された誤り訂正データを用いて処理データの誤り訂正が行われる。この結果、ワーク用のＳＲＡＭ部Ｔ２０は、復号化された処理データに置き換わることになる。

この後、復号化された処理データにパリティビットが付加されながら、サブホスト制御部Ｔ３２のＵＡＲＴＴ３２１にパリティビット＋８ビット（１バイト）の単位でシリアル送信される。そして、サブホスト制御部Ｔ３２におけるパリティチェックによりデータ送信の成否が判定され、失敗していれば、送信先のサブホスト通信用ＬＳＩＴ３４のＵＡＲＴ部Ｔ１１に対して再送信を促したり、データを破棄したりする。

また、このような一連の処理動作中や処理動作の前後において、クロック・リセット制御部Ｔ１５に対して外部リセット信号が自動や手動で入力されると、通信用ＬＳＩＴ３３及び通信用ＬＳＩＴ３４が初期状態に復帰される。これにより、不正行為や異常動作の検知時や発見時に、外部リセット信号を自動や手動で入力可能に構成することによって、不正行為や異常動作を検知や発見してから短時間でリセットすることができる。

上記の構成１の通信システムによれば、処理データを送信するホスト制御基板Ｔ３０が備えるホスト通信用ＬＳＩＴ３３において、受信した処理データを暗号化して送信するため、ホスト通信用ＬＳＩＴ３３に処理データを出力するホスト制御部Ｔ３１側での暗号化処理が不要になる。また、処理データを受信するサブホスト制御基板Ｔ３６が備えるサブホスト通信用ＬＳＩＴ３４が受信した処理データを復号化するため、サブホスト通信用ＬＳＩＴ３４からの処理データをデータ処理するサブホスト制御部Ｔ３２側での復号化処理が不要になる。これにより、ホスト制御部Ｔ３１及びサブホスト制御部Ｔ３２において暗号化及び復号化に伴う処理負担を増大させることはない。さらに、処理データが暗号化された状態で送信されることによって、送信途中における秘匿が確保されるため、送信途中の処理データを盗み取って内容を読み取ることによる不正行為を防止することができる。この結果、構成１の通信システムは、ホスト通信用ＬＳＩＴ３３及びサブホスト通信用ＬＳＩＴ３４を備えることによって、ホスト制御部Ｔ３１及びサブホスト制御部Ｔ３２の負担を増大させることなく不正行為の防止を図ることができる。

また、ホスト通信用ＬＳＩＴ３３において、ホスト制御基板Ｔ３０のホスト制御部Ｔ３１から出力された全処理データの内の全部や一部が通信バッファ用のＳＲＡＭ部Ｔ１８に一時記憶された後に、ＤＭＡＣ部Ｔ１７が通信バッファ用のＳＲＡＭ部Ｔ１８にアクセスすることによって、一時記憶された処理データがＳＰＩ１部Ｔ１２を介してサブホスト制御基板Ｔ３６に一括して転送され、ホスト通信用ＬＳＩＴ３３における通信バッファ用のＳＲＡＭ部Ｔ１８及びＤＭＡＣ部Ｔ１７が、１以上の処理データをサブホスト制御基板Ｔ３６に送信するまでの監視処理や、この送信が完了するまで次の１以上の処理データの送信を待機する待機処理を行うことによって、ホスト制御部Ｔ３１における監視処理や待機処理を不要にしている。これにより、構成１の通信システムは、ホスト制御部Ｔ３１における処理データの出力に要する処理負担を軽減し、データ転送されている間でも、その他の処理が可能となるほか、データ転送を迅速に行うことが可能になっている。特に、この処理負担の軽減及びデータ転送の迅速化は、ホスト制御部Ｔ３１から出力される処理データのデータ数が多いほど顕著なものとなる。

（通信システム：構成２）
次に、本発明の実施形態に係る構成２の通信システムを図４、図５に基づいて説明する。

構成２の通信システムの概要を図１に基づいて説明する。構成２の通信システムは、図１に示すように、データ送信機能を備えたマスタ側のホスト制御基板（第１制御基板）Ｔ３０と、データ受信機能を備えたスレーブ側のサブホスト制御基板（第２制御基板）Ｔ３７との間において処理データを通信する。ホスト制御基板Ｔ３０は、暗号化前の処理データを出力するホスト制御部（第１制御部）Ｔ３１と、ホスト制御部Ｔ３１に通信可能にされ、この通信により受信した処理データを暗号化するホスト通信用ＬＳＩ（第１通信用ＬＳＩ）Ｔ３３と、を備える。サブホスト制御基板Ｔ３７は、ホスト通信用ＬＳＩＴ３３に通信可能にされ、この通信により受信した暗号化された処理データを復号化するサブホスト通信用ＬＳＩＴ３５と、サブホスト通信用ＬＳＩＴ３５に通信可能にされ、この通信により受信した復号化された処理データに基づいて作動するサブホスト制御部Ｔ３２とを有している。

尚、ホスト通信用ＬＳＩＴ３３及びサブホスト通信用ＬＳＩＴ３５には、それぞれ上述の通信用ＬＳＩＴ１が用いられている。また、通信は、有線及び無線の何れであってもよい。有線と無線とを組み合わせた具体例については後述する。また、ホスト制御部Ｔ３１及びサブホスト制御部Ｔ３２は、遊技機の制御部の他、掃除機や冷蔵庫、テレビ等の家電製品、自動車や電車等の制御部、その他の産業機器の制御部が該当する。

ホスト制御部Ｔ３１とホスト通信用ＬＳＩＴ３３とは、ＵＡＲＴ通信により双方向にシリアル送信可能にされている。ホスト制御部Ｔ３１及びホスト通信用ＬＳＩＴ３３間の第１通信速度は、３８４００ｂｐｓに設定されている。また、サブホスト通信用ＬＳＩＴ３５とサブホスト制御部Ｔ３２とは、ＵＡＲＴ通信により双方向にシリアル送信可能にされている。サブホスト通信用ＬＳＩＴ３５及びサブホスト制御部Ｔ３２間の第３通信速度は、３８４００ｂｐｓに設定されている。尚、本実施形態においては、第１通信速度と第３通信速度とが同一の通信速度に設定されているが、これに限定されるものではなく、異なる通信速度に設定されていてもよい。これにより、処理データの秘匿性を高めることが可能になっている。

また、ホスト通信用ＬＳＩＴ３３とサブホスト通信用ＬＳＩＴ３５とは、ＳＰＩ通信によりホスト通信用ＬＳＩＴ３３からサブホスト通信用ＬＳＩＴ３５への一方向にシリアル通信可能にされている。ホスト通信用ＬＳＩＴ３３及びサブホスト通信用ＬＳＩＴ３５間の第２通信速度は、ホスト制御部Ｔ３１及びホスト通信用ＬＳＩＴ３５間の第１通信速度よりも低速に設定されていると共に、サブホスト通信用ＬＳＩＴ３５及びサブホスト制御部Ｔ３２間の第３通信速度よりも低速に設定されている。これにより、暗号化された処理データを送信する第２通信速度が第１通信速度及び第３通信速度とは異なる通信速度に設定されることによって、処理データの秘匿性を高めることが可能になっている。尚、第１通信速度と第２通信速度と第３通信速度とは、それぞれ異なる通信速度であってもよい。

構成２の通信システムを、図４に基づいて具体的に説明する。図４に示すように、ホスト制御部Ｔ３１のＵＡＲＴＴ３１１がホスト通信用ＬＳＩＴ３３のＵＡＲＴ部Ｔ１１に接続されている。ホスト通信用ＬＳＩＴ３３のＳＰＩ１部Ｔ１２は、サブホスト通信用ＬＳＩＴ３５のＳＰＩ１部Ｔ１２に接続されている。サブホスト通信用ＬＳＩＴ３５のＵＡＲＴ部Ｔ１１は、サブホスト制御部Ｔ３２のＵＡＲＴＴ３２１に接続されている。

尚、ホスト通信用ＬＳＩＴ３３のＳＰＩ１部Ｔ１２における送信用のＭＩＳＯ（Ｍａｓｔｅｒ Ｉｎ Ｓｌａｖｅ Ｏｕｔ）と、サブホスト通信用ＬＳＩＴ３５のＳＰＩ１部Ｔ１２における受信用のＭＯＳＩとがデータ信号用としてのみ接続されている。即ち、その他の送信用のＭＩＳＯと受信用のＭＯＳＩとの接続は行われていない。これにより、ホスト通信用ＬＳＩＴ３３からサブホスト通信用ＬＳＩＴ３５への一方向のデータ通信が実現されている。

上記のように構成された通信システムの動作を、図５に基づいて説明する。
先ず、出荷段階やホスト通信用ＬＳＩＴ３３及びサブホスト通信用ＬＳＩＴ３５を搭載した機器の設置後の段階において、暗号化のための共通鍵データ、ＡＥＳ暗号化アルゴリズム、及びＡＥＳ復号化アルゴリズムが専用端子Ｔ２２１に接続された共通鍵書込み装置から不揮発性メモリ部Ｔ２２に記憶される。この処理は、全てのホスト通信用ＬＳＩＴ３３及びサブホスト通信用ＬＳＩＴ３５において行われる。

ホスト制御部Ｔ３１から所定量の処理データが８ビット（１バイト）単位でシリアル送信されると、ホスト通信用ＬＳＩＴ３３のＵＡＲＴ部Ｔ１１に受信される。この際、パリティビットは付加されてない。また、通信は、非同期であり、リロードタイマとＯＳＣを用いたクロックに基づいて行われる。また、ＵＡＲＴ通信は、ハードウエアフロー制御によりデータの欠落が防止されている。

ホスト通信用ＬＳＩＴ３３において、ＵＡＲＴ部Ｔ１１に受信された処理データは、４９６Ｂのワーク用のＳＲＡＭ部Ｔ２０に記憶される。ＳＲＡＭ部Ｔ２０に所定量の処理データが記憶されると、ＡＥＳ部Ｔ２１が作動し、誤り訂正データが処理データに付加された後、共通鍵データ及びＡＥＳ暗号化アルゴリズムを用いて処理データ及び誤り訂正データが暗号化される。これにより、処理データ及び誤り訂正データは、暗号文からなる暗号化処理データ及び暗号化誤り訂正データに置き換わることになる。

暗号文からなる暗号化処理データ及び暗号化誤り訂正データは、ＳＲＡＭ部Ｔ２０から通信バッファ用のＳＲＡＭ部Ｔ１８に転送されてＳＲＡＭ部Ｔ１８の所定の指定した記憶領域に記憶される。記憶されたデータ量は、ＤＭＡＣ部Ｔ１７により監視されている。この後、ＳＲＡＭ部Ｔ１８に所定量以上の処理データが格納されると、ＤＭＡＣ部Ｔ１７において転送要求が生成され、この転送要求によりＤＭＡＣ部Ｔ１７は、サイクルスチールの通常モードで作動する。即ち、ＤＭＡＣ部Ｔ１７は、送信先のＳＰＩ１部Ｔ１２を選択した後、このＳＰＩ１部Ｔ１２に対してリロードタイマ及びＯＳＣにより形成されたバスサイクルの下、一回の転送単位（例えば、１６バイト単位）で通信バッファ用のＳＲＡＭ部Ｔ１８の指定した記憶領域からＳＰＩ１部Ｔ１２に転送する。ＳＰＩ１部Ｔ１２に転送された暗号化処理データ及び暗号化誤り訂正データは、ＳＰＩ１部Ｔ１２間のＳＰＩ通信を介して、サブホスト通信用ＬＳＩＴ３５にシリアル送信され、このサブホスト通信用ＬＳＩＴ３５におけるワーク用のＳＲＡＭ部Ｔ２０に記憶される。尚、ＤＭＡＣ部Ｔ１７は、一回の転送単位ごとにバス権を他のＵＡＲＴ部Ｔ１１やＡＥＳ部Ｔ２１等のバスマスタに渡し、その後、転送要求が生成されれば、他のバスマスタからバス権を取り戻し、再び１転送単位の転送を行うという通信処理を転送終了条件が満たされるまで繰り返す。

次に、サブホスト通信用ＬＳＩＴ３５において、ワーク用のＳＲＡＭ部Ｔ２０に、全ての処理データが記憶されたときに、ＡＥＳ部Ｔ２１による復号化が行われる。尚、一部の処理データが記憶される毎にＡＥＳ部Ｔ２１による復号化を順次行うようにしてもよい。即ち、共通鍵データとＡＥＳ復号化アルゴリズムとを用いて暗号化処理データ及び暗号化誤り訂正データが復号化される。そして、復号化された誤り訂正データを用いて処理データの誤り訂正が行われる。この結果、暗号化処理データ及び暗号化誤り訂正データは、復号化された処理データに置き換わることになる。

復号化された処理データは、パリティビットが付加されながら、通信バッファ用のＳＲＡＭ部Ｔ１８に転送されてＳＲＡＭ部Ｔ１８の所定の指定した記憶領域に記憶される。記憶されたデータ量は、ＤＭＡＣ部Ｔ１７により監視されている。この後、ＳＲＡＭ部Ｔ１８に所定量以上の処理データが格納されると、ＤＭＡＣ部Ｔ１７において転送要求が生成され、この転送要求によりＤＭＡＣ部Ｔ１７は、サイクルスチールの通常モードで作動する。即ち、ＤＭＡＣ部Ｔ１７は、送信先のＵＡＲＴ部Ｔ１１を選択した後、このＳＰＩ１部Ｔ１２に対してリロードタイマ及びＯＳＣにより形成されたバスサイクルの下、一回の転送単位（例えば、１６バイト単位）でＳＲＡＭ部Ｔ１８の所定の指定した記憶領域からＵＡＲＴ部Ｔ１１に一括して転送する。ＵＡＲＴ部Ｔ１１に転送された復号化された処理データは、ＵＡＲＴ部Ｔ１１間のＵＡＲＴ通信を介して、サブホスト制御部Ｔ３２にシリアル送信される。尚、ＤＭＡＣ部Ｔ１７は、一回の転送単位ごとにバス権を他のＳＰＩ１部Ｔ１２やＡＥＳ部Ｔ２１等のバスマスタに渡し、その後、転送要求が生成されれば、他のバスマスタからバス権を取り戻し、再び１転送単位の転送を行うという通信処理を転送終了条件が満たされるまで繰り返す。そして、サブホスト制御部Ｔ３２におけるパリティチェックによりデータ送信の成否が判定され、失敗していれば、送信先のサブホスト通信用ＬＳＩＴ３５のＵＡＲＴ部Ｔ１１に対して再送信を促したり、データを破棄したりする。

また、このような一連の処理動作中や処理動作の前後において、クロック・リセット制御部Ｔ１５に対して外部リセット信号が自動や手動で入力されると、ホスト通信用ＬＳＩＴ３３及びサブホスト通信用ＬＳＩＴ３５が初期状態に復帰される。これにより、不正行為や異常動作の検知時や発見時に、外部リセット信号を自動や手動で入力可能に構成することによって、不正行為や異常動作を検知や発見してから短時間でリセットすることができる。

上記の構成２の通信システムによれば、サブホスト通信用ＬＳＩＴ３５において、ホスト通信用ＬＳＩＴ３３から送信された全処理データの内の全部や一部がＳＲＡＭ部Ｔ１８に一時記憶された後に、ＤＭＡＣ部Ｔ１７が一ＳＲＡＭ部Ｔ１８にアクセスすることによって、一時記憶された処理データがＵＡＲＴ部Ｔ１１を介してサブホスト制御部Ｔ３２に一括して転送され、サブホスト通信用ＬＳＩＴ３５におけるＳＲＡＭ部Ｔ１８及びＤＭＡＣ部Ｔ１７が、１以上の処理データをサブホスト制御部Ｔ３２に送信するまでの監視処理や、この送信が完了するまで次の１以上の処理データの送信を待機する待機処理を行うことによって、サブホスト制御部Ｔ３２における監視処理や待機処理を不要にしている。これにより、構成２の通信システムは、上述の構成１の通信システムの効果に加えて、サブホスト制御部Ｔ３２における処理データの入力に要する処理負担を軽減し、データ転送されている間でも、その他の処理が可能となるほか、データ転送を迅速に行うことが可能になっている。特に、この処理負担の軽減及びデータ転送の迅速化は、サブホスト制御部Ｔ３２に入力される処理データのデータ数が多いほど顕著なものとなる。

更に、ホスト通信用ＬＳＩＴ３３及びサブホスト通信用ＬＳＩＴ３４の両方共に同一構成であることから、一種類の通信用ＬＳＩＴ１により処理データの暗号化と複合化とを行うことができるため、通信システムの部品コスト及び製造コストを低減することができる。

（通信システム：構成３）
次に、本発明の実施形態に係る構成３の通信システムを図６〜図８に基づいて説明する。

構成３の通信システムの概要を図６に基づいて説明する。構成３の通信システムは、図６に示すように、データ送信機能を備えたマスタ側のホスト制御基板（第１制御基板）Ｔ４０と、データ受信機能を備えたスレーブ側の複数（２個等）のデバイス制御基板（第２制御基板）Ｔ４６・Ｔ４７との間において処理データを通信する。ホスト制御基板Ｔ４０は、暗号化前の処理データを出力するホスト制御部（第１制御部）Ｔ４１と、ホスト制御部Ｔ４１に通信可能にされ、この通信により受信した処理データを暗号化するホスト通信用ＬＳＩＴ４３を有している。デバイス制御基板Ｔ４６・Ｔ４７は、ホスト通信用ＬＳＩＴ４３に通信可能にされ、この通信により受信した暗号化された処理データを復号化する複数（図６の例では２個）のデバイス通信用ＬＳＩＴ４４・Ｔ４５と、これらのデバイス通信用ＬＳＩＴ４４・Ｔ４５に通信可能にされ、この通信により受信した復号化された処理データに基づいて作動する複数（４個×２等）のＩ２Ｃデバイス（第２制御部）Ｔ４２とを有している。

尚、ホスト通信用ＬＳＩＴ４３及びデバイス通信用ＬＳＩＴ４４には、上述の通信用ＬＳＩＴ１がそれぞれ用いられている。また、通信は、有線及び無線の何れであってもよい。有線と無線とを組み合わせた具体例については後述する。また、ホスト制御部Ｔ４１は、遊技機の制御装置の他、掃除機や冷蔵庫、テレビ等の家電製品、自動車や電車等の制御装置、その他の産業機器の制御装置が該当する。

ホスト制御部Ｔ４１とホスト通信用ＬＳＩＴ４３とは、ＳＰＩ通信により双方向にシリアル送信可能にされている。ホスト制御部Ｔ４１及びホスト通信用ＬＳＩＴ４３間の第４通信速度は、最大５Ｍｂｐｓに設定されている。また、ホスト通信用ＬＳＩＴ４３と各デバイス通信用ＬＳＩＴ４４とは、ＳＰＩ通信により双方向にシリアル送信可能にされている。ホスト通信用ＬＳＩＴ４３及び各デバイス通信用ＬＳＩＴ４４間の第５送信速度は、最大５Ｍｂｐｓに設定されている。尚、第４通信速度と第５通信速度とは、同一の通信速度であってもよいが、データの秘匿性の観点から異なる通信速度であることが好ましい。さらに、複数の第５通信速度間において、同一の通信速度であってもよいが、データの秘匿性の観点から異なる通信速度であることが好ましい。

デバイス通信用ＬＳＩＴ４４とＩ２ＣデバイスＴ４２とは、Ｉ２Ｃによりデバイス通信用ＬＳＩＴ４４からＩ２ＣデバイスＴ４２へ一方向にシリアル送信可能にされている。デバイス通信用ＬＳＩＴ４４及びＩ２ＣデバイスＴ４２間の第６通信速度は、最大１Ｍｂｐｓに設定されている。尚、第６通信速度は、第４通信速度及び第５通信速度と同一の通信速度であってもよいが、データの秘匿性の観点から異なる通信速度であることが好ましい。さらに、複数の第６通信速度間においても、データの秘匿性の観点から異なる通信速度に設定されていることが好ましい。

構成３の通信システムを、図７に基づいて具体的に説明する。図７に示すように、ホスト制御部Ｔ４１のＵＡＲＴＴ４１１がホスト通信用ＬＳＩＴ４３のＳＰＩ２部Ｔ１３に接続されている。ホスト通信用ＬＳＩＴ４３のＳＰＩ１部Ｔ１２は、複数のデバイス通信用ＬＳＩＴ４４のＳＰＩ１部Ｔ１２に接続されている。デバイス通信用ＬＳＩＴ４４のＩ２Ｃ部Ｔ１６は、複数のＩ２ＣデバイスＴ４２に接続されている。

尚、ホスト通信用ＬＳＩＴ４３及びデバイス通信用ＬＳＩＴ４４は、ＳＰＩ１部Ｔ１２における送信用のＭＩＳＯと受信用のＭＯＳＩとが相互に接続されている。これにより、ホスト通信用ＬＳＩＴ４３及びデバイス通信用ＬＳＩＴ４４間の双方向のデータ通信が実現されている。

上記のように構成された通信システムの動作を、図８に基づいて説明する。
先ず、出荷段階やホスト通信用ＬＳＩＴ４３及びデバイス通信用ＬＳＩＴ４４を搭載した機器の設置後の段階において、暗号化のための共通鍵データ、ＡＥＳ暗号化アルゴリズム、及びＡＥＳ復号化アルゴリズムが専用端子Ｔ２２１に接続された共通鍵書込み装置から不揮発性メモリ部Ｔ２２に記憶される。この処理は、全てのホスト通信用ＬＳＩＴ４３及びデバイス通信用ＬＳＩＴ４４において行われる。

ホスト制御部Ｔ４１から所定量の処理データが８ビット（１バイト）単位でＳＰＩ通信によりシリアル送信されると、ホスト通信用ＬＳＩＴ４３のＳＰＩ２部Ｔ１３に受信される。尚、通信は、リロードタイマとＯＳＣを用いたクロックに基づいて行われる。

ホスト通信用ＬＳＩＴ４３において、ＳＰＩ２部Ｔ１３に受信された処理データは、４９６Ｂのワーク用のＳＲＡＭ部Ｔ２０に記憶される。ＳＲＡＭ部Ｔ２０に所定量の処理データが記憶されると、ＡＥＳ部Ｔ２１が作動し、誤り訂正データが処理データに付加された後、共通鍵データ及びＡＥＳ暗号化アルゴリズムを用いて処理データ及び誤り訂正データが暗号化される。これにより、処理データ及び誤り訂正データは、暗号文からなる暗号化処理データ及び暗号化誤り訂正データに置き換わることになる。

暗号文からなる暗号化処理データ及び暗号化誤り訂正データは、ＳＲＡＭ部Ｔ２０から通信バッファ用のＳＲＡＭ部Ｔ１８に転送されてＳＲＡＭ部Ｔ１８の所定の指定した記憶領域に記憶される。記憶されたデータ量は、ＤＭＡＣ部Ｔ１７により監視されている。この後、ＳＲＡＭ部Ｔ１８に所定量以上の処理データが格納されると、ＤＭＡＣ部Ｔ１７において転送要求が生成され、この転送要求によりＤＭＡＣ部Ｔ１７は、サイクルスチールの通常モードで作動する。即ち、ＤＭＡＣ部Ｔ１７は、送信先のＳＰＩ１部Ｔ１２を選択した後、このＳＰＩ１部Ｔ１２に対してリロードタイマ及びＯＳＣにより形成されたバスサイクルの下、一回の転送単位（例えば、１６バイト単位）で通信バッファ用のＳＲＡＭ部Ｔ１８の所定の指定した記憶領域からＳＰＩ１部Ｔ１２に一括して転送する。送信先のデバイス通信用ＬＳＩＴ４４・Ｔ４５は、スレーブ選択用のＳＳがアクティブにされることにより選択される。次に、ＳＰＩ１部Ｔ１２に転送された暗号化処理データ及び暗号化誤り訂正データは、ＳＰＩ１部Ｔ１２間のＳＰＩ通信を介して、選択されたデバイス通信用ＬＳＩＴ４４・Ｔ４５にシリアル送信され、このデバイス通信用ＬＳＩＴ４４・Ｔ４５におけるワーク用のＳＲＡＭ部Ｔ２０に記憶される。尚、ＤＭＡＣ部Ｔ１７は、一回の転送単位ごとにバス権を他のＵＡＲＴ部Ｔ１１やＡＥＳ部Ｔ２１等のバスマスタに渡し、その後、転送要求が生成されれば、他のバスマスタからバス権を取り戻し、再び１転送単位の転送を行うという通信処理を転送終了条件が満たされるまで繰り返す。

次に、デバイス通信用ＬＳＩＴ４４・Ｔ４５において、全ての暗号化処理データ及び暗号化誤り訂正データが記憶されたときに、ＡＥＳ部Ｔ２１による復号化が行われる。尚、一部の処理データが記憶される毎にＡＥＳ部Ｔ２１による復号化を順次行うようにしてもよい。そして、復号化された誤り訂正データを用いて処理データの誤り訂正が行われる。この結果、ワーク用のＳＲＡＭ部Ｔ２０は、復号化された処理データに置き換わることになる。

復号化された処理データは、通信バッファ用のＳＲＡＭ部Ｔ１８に転送されてＳＲＡＭ部Ｔ１８の所定の指定した記憶領域に記憶される。記憶されたデータ量は、ＤＭＡＣ部Ｔ１７により監視されている。この後、通信バッファ用のＳＲＡＭ部Ｔ１８に所定量以上の処理データが格納されると、ＤＭＡＣ部Ｔ１７において転送要求が生成され、この転送要求によりＤＭＡＣ部Ｔ１７は、サイクルスチールの通常モードで作動する。即ち、ＤＭＡＣ部Ｔ１７は、送信先のＩ２ＣデバイスＴ４２を選択した後、このＩ２ＣデバイスＴ４２に対してリロードタイマ及びＯＳＣにより形成されたバスサイクルの下、一回の転送単位（例えば、１６バイト単位）で通信バッファ用のＳＲＡＭ部Ｔ１８の所定の指定した記憶領域からＩ２Ｃ部Ｔ１６を介してＩ２ＣデバイスＴ４２に一括して転送する。そして、一回の転送単位ごとにバス権を他のＵＡＲＴ部Ｔ１１やＡＥＳ部Ｔ２１等のバスマスタに渡し、その後、転送要求が生成されれば、他のバスマスタからバス権を取り戻し、再び１転送単位の転送を行うという通信処理を転送終了条件が満たされるまで繰り返す。

また、このような一連の処理動作中や処理動作の前後において、クロック・リセット制御部Ｔ１５に対して外部リセット信号が自動や手動で入力されると、ホスト通信用ＬＳＩＴ４３及びデバイス通信用ＬＳＩＴ４５・Ｔ４６が初期状態に復帰される。これにより、不正行為や異常動作の検知時や発見時に、外部リセット信号を自動や手動で入力可能に構成することによって、不正行為や異常動作を検知や発見してから短時間でリセットすることができる。

上記の構成３の通信システムによれば、処理データを送信するホスト制御基板Ｔ４０が備えるホスト通信用ＬＳＩＴ４３において、受信した処理データを暗号化して送信するため、ホスト通信用ＬＳＩＴ４３に処理データを出力するホスト制御部Ｔ４１側での暗号化処理が不要になる。また、処理データを受信するデバイス制御基板Ｔ４６が備えるデバイス通信用ＬＳＩＴ４４・Ｔ４５が受信した処理データを復号化するため、デバイス通信用ＬＳＩＴ４４・Ｔ４５からの処理データをデータ処理するＩ２ＣデバイスＴ４２側での復号化処理が不要になる。これにより、ホスト制御部Ｔ４１及びＩ２ＣデバイスＴ４２において暗号化及び復号化に伴う処理負担を増大させることはない。さらに、処理データが暗号化された状態で送信されることによって、送信途中における秘匿が確保されるため、送信途中の処理データを盗み取って内容を読み取ることによる不正行為を防止することができる。この結果、構成３の通信システムは、ホスト通信用ＬＳＩＴ４３及びデバイス通信用ＬＳＩＴ４４・Ｔ４５を備えることによって、ホスト制御部Ｔ４１及びＩ２ＣデバイスＴ４２の負担を増大させることなく不正行為の防止を図ることができる。

また、ホスト通信用ＬＳＩＴ４３において、ホスト制御部Ｔ４１から出力された全処理データの内の全部や一部が通信バッファ用のＳＲＡＭ部Ｔ１８に一時記憶された後に、ＤＭＡＣ部Ｔ１７が通信バッファ用のＳＲＡＭ部Ｔ１８にアクセスすることによって、一時記憶された処理データがＳＰＩ１部Ｔ１２を介してデバイス制御基板Ｔ４６・Ｔ４７に一括して転送され、ホスト通信用ＬＳＩＴ４３における通信バッファ用のＳＲＡＭ部Ｔ１８及びＤＭＡＣ部Ｔ１７が、１以上の処理データをデバイス制御基板Ｔ４６・Ｔ４７に送信するまでの監視処理や、この送信が完了するまで次の１以上の処理データの送信を待機する待機処理を行うことによって、ホスト制御部Ｔ４１における監視処理や待機処理を不要にしている。これにより、構成３の通信システムは、ホスト制御部Ｔ４１における処理データの出力に要する処理負担を軽減し、データ転送されている間でも、その他の処理が可能となるほか、データ転送を迅速に行うことが可能になっている。特に、この処理負担の軽減及びデータ転送の迅速化は、ホスト制御部Ｔ４１から出力される処理データのデータ数が多いほど顕著なものとなる。

同様に、デバイス通信用ＬＳＩＴ４４・Ｔ４５において、ホスト通信用ＬＳＩＴ４３から送信された全処理データの内の全部や一部がＳＲＡＭ部Ｔ１８に一時記憶された後に、ＤＭＡＣ部Ｔ１７がＳＲＡＭ部Ｔ１８にアクセスすることによって、一時記憶された処理データがＩ２Ｃ部Ｔ１６を介してＩ２ＣデバイスＴ３２に一括して転送され、デバイス通信用ＬＳＩＴ４４・Ｔ４５におけるＳＲＡＭ部Ｔ１８及びＤＭＡＣ部Ｔ１７が、１以上の処理データをＩ２ＣデバイスＴ４２に送信するまでの監視処理や、この送信が完了するまで次の１以上の処理データの送信を待機する待機処理を行うことによって、Ｉ２ＣデバイスＴ４２における監視処理や待機処理を不要にしている。これにより、構成３の通信システムは、Ｉ２ＣデバイスＴ４２における処理データの入力に要する処理負担を軽減し、データ転送されている間でも、その他の処理が可能となるほか、データ転送を迅速に行うことが可能になっている。特に、この処理負担の軽減及びデータ転送の迅速化は、Ｉ２ＣデバイスＴ４２に入力される処理データのデータ数が多いほど顕著なものとなる。

更に、ホスト通信用ＬＳＩＴ４３及びデバイス通信用ＬＳＩＴ４４・Ｔ４５の両方共に同一構成であることから、一種類の通信用ＬＳＩＴ１により処理データの暗号化と複合化とを行うことができるため、通信システムの部品コスト及び製造コストを低減することができる。

（遊技機：概要）
次に、本発明の実施形態に係る通信システムを備えた遊技機１について説明する。
図１１に示すように、遊技機１は、遊技を実行する主制御基板（第１制御基板）７１と、主制御基板７１から送信される処理データに基づいて遊技に関する演出処理を実行するサブ制御基板（第２制御基板）７２とを有しており、主制御基板７１（Ｔ３０）とサブ制御基板７２（Ｔ３６，Ｔ３７）との間において処理データを通信する上述の構成１または２の通信システムを構成している。そして、図１２に示すように、主制御基板７１（Ｔ３０）は、マイクロコンピュータ（第１制御部）７１１（Ｔ３１）と、処理データを暗号化し、サブ制御基板７２に送信するホスト通信用ＬＳＩ（第１通信用ＬＳＩ）Ｔ３３を有している。サブ制御基板７２（Ｔ３６，Ｔ３７）は、マイクロコンピュータ（第２制御部）７２１（Ｔ４１）と、ホスト通信用ＬＳＩＴ３３からの処理データを受信し、当該処理データを復号化するサブホスト通信用ＬＳＩ（第２通信用ＬＳＩ）Ｔ３４，Ｔ３５を有している。

上記の構成によれば、遊技機１は、主制御基板７１（Ｔ３０）のホスト通信用ＬＳＩＴ３３において、処理データを暗号化して送信し、サブ制御基板７２（Ｔ３６，Ｔ３７）のサブホスト通信用ＬＳＩＴ３４，Ｔ３５において処理データを復号化するため、主制御基板７１（Ｔ３０）及びサブ制御基板７２（Ｔ３６，Ｔ３７）での暗号化処理が不要になる。これにより、暗号化に伴う主制御基板７１（Ｔ３０）及びサブ制御基板７２（Ｔ３６，Ｔ３７）の処理負担を軽減させることができると共に、処理データが暗号化された状態で主制御基板７１（Ｔ３０）からサブ制御基板７２（Ｔ３６，Ｔ３７）に送信されることによって、送信途中における秘匿が確保されるため、送信途中の処理データを盗み取って内容を読み取ることによる不正行為を防止することができる。

さらに、ホスト通信用ＬＳＩＴ３３において、主制御基板７１のマイクロコンピュータ７１１から出力された全処理データの内の全部や一部が一時記憶部Ｔ７に一時記憶された後に、ＤＭＡＣ部Ｔ１７が一時記憶部Ｔ７にアクセスすることによって、一時記憶された処理データが送信部Ｔ４を介してサブ制御基板７２に一括して転送され、ホスト通信用ＬＳＩＴ３３における一時記憶部Ｔ７及びＤＭＡＣ部Ｔ１７が、１以上の処理データをサブ制御基板７２に送信するまでの監視処理や、この送信が完了するまで次の１以上の処理データの送信を待機する待機処理を行うことによって、マイクロコンピュータ７１１における監視処理や待機処理を不要にしている。これにより、遊技機１は、マイクロコンピュータ７１１における処理データの出力に要する処理負担を軽減し、データ転送されている間でも、その他の処理が可能となるほか、データ転送を迅速に行うことが可能になっている。特に、この処理負担の軽減及びデータ転送の迅速化は、マイクロコンピュータ７１１から出力される処理データのデータ数が多いほど顕著なものとなる。

また、上記のホスト通信用ＬＳＩＴ３３及びサブホスト通信用ＬＳＩＴ３５は、処理データを受信する受信部と、受信部で受信した受信データが平文である場合、当該処理データを暗号化する暗号部と、受信部で受信した受信データが暗号文である場合、当該処理データを復号化する復号部と、当該暗号部で暗号化された処理データ及び当該復号部で復号化された処理データを一時記憶する一時記憶部と、当該一時記憶部における任意の記憶領域を指定可能であると共に、指定した記憶領域に記憶された１以上の処理データを一括して転送するＤＭＡＣ部と、当該ＤＭＡＣ部で転送される処理データを送信する送信部とを有する。

上記の構成によれば、ホスト通信用ＬＳＩＴ３３及びサブホスト通信用ＬＳＩＴ３５を同一の通信用ＬＳＩＴ１で形成することができるため、ホスト通信用ＬＳＩＴ３３及びサブホスト通信用ＬＳＩＴ３５に要する部品コストを低減することができる。

また、図１３に示すように、サブ制御基板７２（Ｔ４０）は、デバイス２０１・２０２で様々な演出を行うデバイス制御基板Ｔ４６・Ｔ４７との間において処理データを通信する上述の構成３の通信システムを構成している。そして、サブ制御基板７２（Ｔ４０）は、マイクロコンピュータ（第１制御部）７２１（Ｔ４１）と、処理データを暗号化し、デバイス制御基板Ｔ４６・Ｔ４７に送信するホスト通信用ＬＳＩ（第１通信用ＬＳＩ）Ｔ４３を有している。デバイス制御基板Ｔ４６・Ｔ４７は、各種デバイスである第１役物２０１（Ｔ４２）及び第２役物２０２（Ｔ４２）と、ホスト通信用ＬＳＩＴ４３からの処理データを受信し、当該処理データを復号化するデバイス通信用ＬＳＩ（第２通信用ＬＳＩ）Ｔ４４，Ｔ４５を有している。

上記の構成によれば、遊技機１は、サブ制御基板７２（Ｔ４０）のホスト通信用ＬＳＩＴ４３において、処理データを暗号化して送信し、デバイス制御基板Ｔ４６・Ｔ４７のサブホスト通信用ＬＳＩＴ４４，Ｔ４５において処理データを復号化するため、サブ制御基板７２での暗号化処理が不要になる。これにより、暗号化に伴うサブ制御基板７２の処理負担を軽減させることができると共に、処理データが暗号化された状態でサブ制御基板７２（Ｔ４０）から第１役物２０１（Ｔ４２）及び第２役物２０２（Ｔ４２）に送信されることによって、送信途中における秘匿が確保されるため、送信途中の処理データを盗み取って内容を読み取ることによる不正行為を防止することができる。

さらに、遊技機１は、ホスト通信用ＬＳＩＴ４３において、サブ制御基板７２（Ｔ４０）に入力された全処理データの内の全部や一部が一時記憶部に一時記憶された後に、ＤＭＡＣ部Ｔ１７が一時記憶部Ｔ７にアクセスすることによって、一時記憶された処理データが送信部Ｔ４を介して第１役物２０１（Ｔ４２）及び第２役物２０２（Ｔ４２）に一括して転送され、ホスト通信用ＬＳＩＴ４３における一時記憶部Ｔ７及びＤＭＡＣ部Ｔ１７が、１以上の処理データを第２制御基板に送信するまでの監視処理や、この送信が完了するまで次の１以上の処理データの送信を待機する待機処理を行うことによって、マイクロコンピュータ７２１における監視処理や待機処理を不要にしている。これにより、遊技機１は、マイクロコンピュータ７２１１における処理データの出力に要する処理負担を軽減し、データ転送されている間でも、その他の処理が可能となるほか、データ転送を迅速に行うことが可能になっている。特に、この処理負担の軽減及びデータ転送の迅速化は、マイクロコンピュータ７２１に入力される処理データのデータ数が多いほど顕著なものとなる。

また、上記のホスト通信用ＬＳＩＴ４３及びデバイス通信用ＬＳＩＴ４４・Ｔ４５は、処理データを受信する受信部と、受信部で受信した受信データが平文である場合、当該処理データを暗号化する暗号部と、受信部で受信した受信データが暗号文である場合、当該処理データを復号化する復号部と、当該暗号部で暗号化された処理データ及び当該復号部で復号化された処理データを一時記憶する一時記憶部と、当該一時記憶部における任意の記憶領域を指定可能であると共に、指定した記憶領域に記憶された１以上の処理データを一括して転送するＤＭＡＣ部と、当該ＤＭＡＣ部で転送される処理データを送信する送信部とを有する。

上記の構成によれば、ホスト通信用ＬＳＩＴ４３及びデバイス通信用ＬＳＩＴ４４・Ｔ４５を同一の通信用ＬＳＩＴ１で形成することができるため、ホスト通信用ＬＳＩＴ４３及びデバイス通信用ＬＳＩＴ４４・Ｔ４５に要する部品コストを低減することができる。

尚、本実施形態においては、パチスロ装置を用いて遊技機１を説明するが、これに限定されるものではなく、遊技機１がパチンコ装置であってもよい。さらに、遊技機１は、ストップボタンを有しないスロットマシンであってもよいし、その他のルーレットゲーム等のゲーミングマシンであってもよい。

（遊技機１の構造）
次に、パチスロ装置が適用された遊技機１の構造について説明する。図１０は、遊技機１の外部構造を示す。

（リール５３ａ・５３ｂ・５３ｃと表示窓５５ａ・５５ｂ・５５ｃ）
遊技機１は、リールや回路基板等を収容するキャビネット５１と、キャビネット５１に対して開閉可能に取り付けられるフロントドア５２とを備える。キャビネット５１の内部には、３つのリール５３ａ・５３ｂ・５３ｃが横並びに設けられている。各リール５３ａ・５３ｂ・５３ｃは、円筒状のフレームの周面に帯状のシートを貼り付けた構成にされている。、帯状のシートは、複数の図柄（例えば２１個）を有している。これらの図柄は、リール５３ａ・５３ｂ・５３ｃの回転方向に沿って連続的に配置されている。

フロントドア５２の中央には、液晶表示装置５４が配置されている。液晶表示装置５４は、図柄表示領域５４ａ・５４ｂ・５４ｃを含む表示画面を備えている。液晶表示装置５４は、正面から見て３つのリール５３ａ・５３ｂ・５３ｃに重畳する手前側に位置するように配置されている。図柄表示領域５４ａ・５４ｂ・５４ｃは、３つのリール５３ａ・５３ｂ・５３ｃのそれぞれに対応して配置されている。図柄表示領域５４ａ・５４ｂ・５４ｃは、その背後に設けられたリール５３ａ・５３ｂ・５３ｃを透過することが可能になっている。

つまり、図柄表示領域５４ａ・５４ｂ・５４ｃは、表示窓５５ａ・５５ｂ・５５ｃとしての機能を果たすものであり、その背後に設けられたリール５３ａ・５３ｂ・５３ｃの回転及びその停止の動作が遊技者側から視認可能となる。また、本実施形態では、図柄表示領域５４ａ・５４ｂ・５４ｃを含めた表示画面の全体を使って、映像の表示が行われ、演出が実行される。

図柄表示領域５４ａ・５４ｂ・５４ｃ（以下、表示窓５５ａ・５５ｂ・５５ｃ）は、その背後に設けられたリール５３ａ・５３ｂ・５３ｃの回転が停止されたとき、リール５３ａ・５３ｂ・５３ｃの表面に配された複数種類の図柄のうち、その枠内における上段、中段及び下段の各領域にそれぞれ１個の図柄（合計で３個）を表示する。また、各表示窓５５ａ・５５ｂ・５５ｃが有する上段、中段及び下段からなる３つの領域のうち予め定められた何れかをそれぞれ組合せてなる擬似的なラインを、入賞か否かの判定を行う対象となるライン（入賞判定ライン）として定義する。

本実施の形態では、各表示窓５５ａ・５５ｂ・５５ｃの上段を組合せてなるトップライン、各表示窓５５ａ・５５ｂ・５５ｃの中段を組合せてなるセンターライン、各表示窓５５ａ・５５ｂ・５５ｃの下段を組合せてなるボトムライン、左表示窓５５ａの上段、中表示窓５５ｂの中段及び右表示窓５５ｃの下段を組合せてなるクロスダウンライン、左表示窓５５ａの下段、中表示窓５５ｂの中段及び右表示窓５５ｃの上段を組合せてなるクロスアップラインの５つを入賞判定ラインとして設けている。

（操作装置）
フロントドア５２には、遊技者による操作の対象となる各種装置が設けられている。ベットボタン５６ａ・５６ｂ・５６ｃは、１回の遊技にベットする枚数を指定するためのものである。１ベットボタン５６ａは１ベットを指定し、２ベットボタン５６ｂは２ベットを指定し、ＭＡＸベットボタン５６ｃは３ベット等の最大ベット数をＭＡＸベットとして指定する。これらのベットボタン５６ａ・５６ｂ・５６ｃは、図１０のベット用ボタンランプ７６ａ〜７６ｃを内蔵している。精算ボタン５７は、メダルを外部に引き出すためのものである。尚、メダルの引き出しは、遊技カード等により行われる。スタートレバー５８は、全てのリール５３ａ・５３ｂ・５３ｃの回転を開始するために設けられる。ストップボタン５９ａ・５９ｂ・５９ｃは、３つのリール５３ａ・５３ｂ・５３ｃのそれぞれに対応付けられ、対応するリール５３ａ・５３ｂ・５３ｃの回転を停止するためのものである。

（その他装置）
７セグ表示器６０は、７セグメントＬＥＤからなり、今回の遊技においてベットされたメダルの枚数（以下、投入枚数）、特典として遊技者に対して払い出すメダルの枚数（以下、払出枚数）、電子データ化されたメダルの枚数（以下、クレジット枚数）等の情報を遊技者に対してデジタル表示する。尚、クレジット枚数は、例えば、５０枚、１００枚、２００枚、クレジット無しである。表示ランプ６１（ＬＥＤ等）は、演出内容に応じた点消灯のパターンにて光を出力する。スピーカ６２・６２は、フロントドア５２の下部両側に配置されており、演出内容に応じた効果音や楽曲等の音を出力する。スピーカ６２・６２の上方には、光を透過する材質で形成されたパネル板６３が設けられている。パネル板６３には、遊技に登場するキャラクター等の絵柄が形成されている。メダル払出口６９は、パネル板６３の下方に設けられ、後述のメダル払出装置６８の駆動により排出されるメダルを外部に導く。メダル払出口６９から排出されたメダルは、遊技機１の下端部に配置されているメダル受皿７０に貯められる。

（内部構造）
次に、遊技機１の内部構造を説明する。図１１は、本実施形態における遊技機１の内部構造を示す。フロントドア５２が開放され、フロントドア５２の裏面側の構造及びキャビネット５１内の構造が現れた状態が示されている。

キャビネット５１内の上部には、主制御回路を構成する基板（以下、主制御基板７１が配置されている。主制御回路は、内部当籤役の決定、リール５３ａ・５３ｂ・５３ｃの回転及び停止、入賞の有無の判定といった、パチスロにおける遊技の主な流れを制御する回路である。主制御回路の具体的な構成は後述する。キャビネット５１内の中央部には、３つのリール５３ａ・５３ｂ・５３ｃが配置されている。各リール５３ａ・５３ｂ・５３ｃのそれぞれには、所定の減速比をもったギアを介してステッピングモータが接続されている。

３つのリール５３ａ・５３ｂ・５３ｃの左側には、サブ制御回路を構成する基板（以下、サブ制御基板７２）が設けられている。主制御基板７１とサブ制御基板７２とは、ＳＰＩ通信によるデータ転送を可能にする通信ケーブル２８１で接続されている。サブ制御回路は、映像の表示等による演出の実行を制御する回路である。サブ制御回路の具体的な構成は後述する。キャビネット５１内の下部には、各装置に対して必要な電力を供給する電源装置６７が設けられている。また、電源装置６７の周辺には、メダルセレクター６４やメダルホッパー６５、メダル払出装置６８が配置されている。

尚、本実施形態においては、主制御基板７１とサブ制御基板７２とを通信ケーブル２８１によりデータ通信可能に接続しているが、これに限定されるものではなく、無線によりデータ通信可能にされていてもよい。この場合には、通信ケーブル２８１が不要になるため、主制御基板７１及びサブ制御基板７２の配置の自由度を高めることができる。

また、例えば図１５に示すように、フロントドア５２にサブ制御基板７２を配置し、フロントドア５２をキャビネット５１から開放したときに、データ通信を不可能にする一方、フロントドア５２をキャビネット５１に閉鎖したときにデータ通信を可能にするように電波の到達距離を調整した構成とすることによって、フロントドア５２の開閉状態を検知することが可能になる。具体的には、ホスト通信用ＬＳＩＴ３３とサブホスト通信用ＬＳＩＴ３４とにそれぞれアンテナＴ３３１・Ｔ３４１を接続し、フロントドア５２をキャビネット５１に閉鎖したときにアンテナＴ３３１・Ｔ３４１同士が０ｍｍ〜３ｍｍの所定距離で接触又は対向するように設定し、この距離で接触又は対向したときにだけ電波を送受信するようにしてもよい。

（遊技機１の回路構成）
次に、遊技機１の回路構成について説明する。図１２に示すように、遊技機１は、主制御基板７１、サブ制御基板７２及びこれらと電気的に接続された周辺装置（アクチュエータ等）を備える。（主制御基板７１）
主制御基板７１は、回路基板上に設置されたマイクロコンピュータ７１１を主たる構成要素としている。マイクロコンピュータ７１１は、ＣＰＵ（以下、メインＣＰＵ７１１１）、ＲＯＭ（以下、メインＲＯＭ７１１２）及びＲＡＭ（以下、メインＲＡＭ７１１３）を有していると共に、ＵＡＲＴ部７１１４を有している。

メインＲＯＭ７１１２には、メインＣＰＵ７１１１により実行される制御プログラム、内部抽籤テーブル等のデータテーブル、サブ制御基板７２に対して各種制御指令（コマンド）を送信するためのデータ等が記憶されている。メインＲＡＭ７１１３には、制御プログラムの実行により決定された内部当籤役等の各種データを格納する格納領域が設けられる。

メインＣＰＵ７１１１には、クロックパルス発生回路７１２、分周器７１３、乱数発生器７１４及びサンプリング回路７１５が接続されている。クロックパルス発生回路７１２及び分周器７１３は、クロックパルスを発生する。メインＣＰＵ７１１１は、発生されたクロックパルスに基づいて、制御プログラムを実行する。乱数発生器７１４は、予め定められた範囲の乱数（例えば、０〜６５５３５）を発生する。サンプリング回路７１５は、発生された乱数の中から１つの値を抽出する。

マイクロコンピュータ７１１のＩ／Ｏポート７１６には、入力スイッチユニット７３のスイッチ等が接続されている。メインＣＰＵ７１１１は、スイッチ等の入力を受けて、ステッピングモータ等の周辺装置の動作を制御する。ストップスイッチ７３１Ｌ・７３１Ｃ・７３１Ｒは、３つのストップボタン５９ａ・５９ｂ・５９ｃのそれぞれが遊技者により押されたこと（停止操作）を検出する。これらのストップスイッチ７３１Ｌ・７３１Ｃ・７３１Ｒは、リール停止信号回路７３５を介してＩ／Ｏポート７１６に接続されている。

また、スタートスイッチ７３２は、スタートレバー５８が遊技者により操作されたこと（開始操作）を検出する。１ベットスイッチ７３３ａは、１ベットボタン５６ａが遊技者により押圧操作されたことを検出する。２ベットスイッチ７３３ｂは、２ベットボタン５６ｂが遊技者により押圧操作されたことを検出する。ＭＡＸベットスイッチ７３３ｃは、ＭＡＸベットボタン５６ｃが遊技者により押圧操作されたことを検出する。また、精算スイッチ７３４は、精算ボタン５７が遊技者により押圧操作されたことを検出する。

（周辺装置及び回路）
マイクロコンピュータ７１１により動作が制御される周辺装置としては、ステッピングモータや７セグ表示器等がある。また、マイクロコンピュータ７１１のＩ／Ｏポート７１６の出力ポートには、各周辺装置の動作を制御するための回路が接続されている。

モータ駆動回路７４１は、各リール５３ａ・５３ｂ・５３ｃに対応して設けられたステッピングモータ７４２ａ・７４２ｂ・７４２ｃの駆動を制御する。リール位置検出回路７４３は、発光部と受光部とを有する光センサにより、リール５３ａ・５３ｂ・５３ｃが一回転したことを示すリールインデックスを各リール５３ａ・５３ｂ・５３ｃに応じて検出する。

ステッピングモータ７４２ａ・７４２ｂ・７４２ｃは、運動量がパルスの出力数に比例し、指定された角度で回転軸を停止させることが可能な構成を備えている。ステッピングモータ７４２ａ・７４２ｂ・７４２ｃの駆動力は、所定の減速比をもったギアを介してリール５３ａ・５３ｂ・５３ｃに伝達される。ステッピングモータ７４２ａ・７４２ｂ・７４２ｃに対して１回のパルスが出力されるごとに、リール５３ａ・５３ｂ・５３ｃは一定の角度で回転する。

メインＣＰＵ７１１１は、リールインデックスを検出してからステッピングモータ７４２ａ・７４２ｂ・７４２ｃに対してパルスを出力した回数をカウントすることによって、リール５３ａ・５３ｂ・５３ｃの回転角度（主に、リールが図柄何個分だけ回転したか）を管理し、リール５３ａ・５３ｂ・５３ｃの表面に配された各図柄の位置を管理するようにしている。

Ｉ／Ｏポート７１６は、ランプ駆動回路７１７に接続されている。ランプ駆動回路７１７は、各種ランプや７セグ表示器の動作を制御する。ランプ駆動回路７１７は、１ベットランプ７５ａ、２ベットランプ７５ｂ、ＭＡＸベットランプ７５ｃ、１ベット用ボタンランプ７６ａ、２ベット用ボタンランプ７６ｂ、ＭＡＸベット用ボタンランプ７６ｃ及び表示ランプ６１を点灯及び消灯させる。１ベット用ボタンランプ７６ａ、２ベット用ボタンランプ７６ｂ及びＭＡＸベット用ボタンランプ７６ｃは、１ベットボタン５６ａ、２ベットボタン５６ｂ及びＭＡＸベットボタン５６ｃにそれぞれ設けられていてもよい。尚、これらのランプ７５ａ〜７５ｃ・７６ａ〜７６ｃ・６１は、フルカラーＬＥＤ等により複数色に変更可能に発光するように構成されていてもよい。

さらに、上記のように構成された主制御基板７１は、外部集中端子板１４に対してデータ及び信号を送受信可能に接続されている。外部集中端子板１４はホールコンピュータ３に対してデータ及び信号を一方向に送信可能に接続されている。

また、主制御基板７１は、ホスト通信用ＬＳＩＴ３３及びサブホスト通信用ＬＳＩＴ３４を介してサブ制御基板７２に接続されている。具体的には、図１３に示すように、マイクロコンピュータ７１１のＵＡＲＴ７１１４は、ホスト通信用ＬＳＩＴ３３に対してＵＡＲＴ通信により双方向にシリアル送信可能にされている。ホスト通信用ＬＳＩＴ３３は、主制御部７１１と共に主制御基板７１に設けられている。ホスト通信用ＬＳＩＴ３３は、ＵＡＲＴ部７１１４から受信した処理データを暗号化する機能と、暗号化された暗号化処理データを一括転送する機能とを有している。この通信用ＬＳＩＴ３３は、サブ制御基板７２のサブホスト通信用ＬＳＩＴ３４に接続され、ＳＰＩ通信によりサブホスト通信用ＬＳＩＴ３４に一方向にシリアル通信可能にされている。サブホスト通信用ＬＳＩＴ３４は、暗号化された処理データを復号化する機能を有している。そして、サブホスト通信用ＬＳＩＴ３４は、ＵＡＲＴ通信よりマイクロコンピュータ７２１のＵＡＲＴ部７２１４に双方向にシリアル通信可能にされている。即ち、主制御基板７１とサブ制御基板７２とは、図１〜図５の構成１及び構成２の通信システムによりデータ転送可能にされている。

（サブ制御基板７２）
サブ制御基板７２は、主制御基板７１と構成１及び構成２の通信システムにより電気的に接続されており、主制御基板７１から送信されるコマンドに基づいて演出内容の決定や実行等の処理を行う。サブ制御基板７２は、基本的に、ＣＰＵ（以下、サブＣＰＵ７２１１）、ＲＯＭ（以下、サブＲＯＭ７２１２）、ＲＡＭ（以下、サブＲＡＭ７２１３）、ＵＡＲＴ部７２１４、及びＳＰＩ部７２１５とを有したマイクロコンピュータ７２１を有している。

サブＣＰＵ７２１１は、レンダリングプロセッサ７２２、描画用ＲＡＭ７２３、ドライバ７２４、ＤＳＰ７２５（デジタルシグナルプロセッサ）、オーディオＲＡＭ７２６及びＡ／Ｄ変換器７２７及びアンプ７２８に接続されている。

サブＣＰＵ７２１１は、主制御基板７１から送信されたコマンドに応じて、サブＲＯＭ７２１２に記憶されている制御プログラムに従い、デバイス制御基板Ｔ４６，Ｔ４７に対して、映像、音、光の出力の制御を行う。サブＲＡＭ７２１３は、決定された演出内容や演出データを登録する格納領域や、主制御基板７１から送信される内部当籤役等の各種データを格納する格納領域が設けられている。サブＲＯＭ７２１２は、基本的に、プログラム記憶領域とデータ記憶領域によって構成される。

プログラム記憶領域には、サブＣＰＵ７２１１が実行する制御プログラムが記憶されている。例えば、制御プログラムには、主制御基板７１との通信を制御するための主基板通信タスクや、演出用乱数値を抽出し、演出内容（演出データ）の決定及び登録を行うための演出登録タスク、決定した演出内容に基づいて液晶表示装置５４による映像の表示を制御する描画制御タスク、ランプによる光の出力を制御するランプ制御タスク、スピーカによる音の出力を制御する音声制御タスク等が含まれる。さらに、制御プログラムには、第１役物２０１の動作を制御する第１役物制御タスクや第２役物２０２の動作を制御する第２役物制御タスクが含まれる。

第１役物２０１及び第２役物２０２は、遊技機１を操作する遊技者から目視可能な位置に左右対称等の配置形態で設けられている。例えば、遊技機１のキャビネット５１の上部にキャラクター部材が設けられ、そのキャラクター部材が両腕を上下動させながら、両腕の先端部等に設けられたフルカラーＬＥＤに動画を表示させ、さらに、両腕の上下動や動画表示に連携させてランプを点滅させるような動作を行うとすれば、これらの両腕である左腕及び右腕が第１役物２０１及び第２役物２０２に相当することになる。

第１役物２０１は、第１ランプ駆動装置２０１１と、第１モータ駆動装置２０１２と、フルカラータイプのＬＥＤを駆動する第１ＬＥＤ駆動装置２０１３と、スピーカ駆動装置２０１４とを備えている。また、第２役物２０２は、第２ランプ駆動装置２０２１と、第２モータ駆動装置２０２２と、第２ＬＥＤ駆動装置２０２３と、スピーカ駆動装置２０２４とを備えている。尚、ランプ駆動やＬＥＤ駆動，スピーカ駆動は例示であり、これらに限定されるものではない。これらの第１役物２０１の駆動装置２０１１〜２０１４及び第２役物２０２の駆動装置２０２１〜２０２４は、図５のＩ２ＣデバイスＴ４２となるように、Ｉ２Ｃ通信によるデータ通信により処理データを受信可能にされている。

上記の役物２０１・役物２０２は、サブ制御基板７２に対して図６〜図８の構成３の通信システムによりデータ通信可能にされている。具体的には、マイクロコンピュータ７２１１のＳＰＩ部７２１５がサブ制御基板７２と共にサブ制御基板７２に実装されたホスト通信用ＬＳＩＴ４３に接続されている。そして、ホスト通信用ＬＳＩＴ４３がデバイス通信用ＬＳＩＴ４４・Ｔ４５に接続され、これらのデバイス通信用ＬＳＩＴ４４・Ｔ４５に役物２０１・２０２のＩ２Ｃ部に接続されている。

尚、本実施形態において、デバイス通信用ＬＳＩＴ４４・Ｔ４５は、第１役物２０１のように、一つのまとまりのある機器の１以上の駆動装置に対応して設けられた場合を説明しているが、これに限定されるものではなく、同一機能や同一用途の１以上の駆動装置に対応して設けられていてもよい。例えば、一つのデバイス通信用ＬＳＩに対して、第１ランプ駆動装置・第２ランプ駆動装置・第３ランプ駆動装置が接続され、別のデバイス通信用ＬＳＩに対して、第１モータ駆動装置・第２モータ駆動装置・第３モータ駆動装置が接続され、更に別のデバイス通信用ＬＳＩに対して、第１ＬＥＤ駆動装置・第２ＬＥＤ駆動装置・第３ＬＥＤ駆動装置が接続されてもよい。さらに、デバイス通信用ＬＳＩは、連携動作する演出グループの駆動装置毎に設けられていてもよい。

また、サブＲＯＭ７２１２のデータ記憶領域は、各種データテーブルを記憶する記憶領域、各演出内容を構成する演出データを記憶する記憶領域、映像の作成に関するアニメーションデータを記憶する記憶領域、ＢＧＭや効果音に関するサウンドデータを記憶する記憶領域、光の点消灯のパターンに関するランプデータを記憶する記憶領域等が含まれている。

（メインＲＯＭ７１１２におけるデータテーブル）
次に、メインＲＯＭ７１１２に記憶されているデータテーブルについて説明する。メインＲＯＭ７１１２は、図柄配置テーブルや図柄組合せテーブル、ボーナス作動時テーブル、内部抽籤テーブル、内部当籤役決定テーブル等の各種のデータテーブルを記憶している。

図柄配置テーブルは、図１４に示すように、各リールの回転方向における各図柄の位置と、各位置に配された図柄の種類を特定するデータ（以下、図柄コード）とを規定している。図柄配置テーブルは、リールインデックスが検出されるときに表示窓内の中段に存在する図柄の位置を「０」として、リールの回転方向に進む順に、各図柄の位置に対して「０」〜「２０」をそれぞれ割り当てている。したがって、リールインデックスが検出されてから図柄何個分の回転が行われたかを管理しつつ、図柄配置テーブルを参照することによって、主として表示窓の中段に存在する図柄の位置及びその図柄の種類を常に管理することが可能となっている。

また、図柄組合せテーブルは、入賞判定ラインに沿って各リールにより表示される図柄の組合せが、図柄組合せテーブルにより規定されている図柄の組合せと一致する場合に、入賞と判定され、メダルの払い出し、再遊技の作動、ボーナスゲームの作動といった特典が遊技者に対して与えられる。図柄組合せテーブルは、特典の種類に応じて予め定められた図柄の組合せと、表示役と、払出枚数とを規定している。表示役は、入賞判定ラインに沿って表示された図柄の組合せを識別するデータである。

表示役は、各ビットに対して固有の図柄の組合せが割り当てられた１バイトのデータとして表される。例えば、各リールの図柄「ベル」が入賞判定ラインに沿って表示されたとき、表示役として「ベル（００００００１０）」が決定される。

また、払出枚数として１以上の数値が決定された場合、メダルの払い出しが行われる。本実施の形態では、表示役としてチェリー、ベル又はスイカが決定されたときメダルの払い出しが行われる。また、払出枚数は、投入枚数に応じて規定されており、基本的に投入枚数が少ないときの方がより多くの払出枚数が決定される。

また、表示役としてリプレイが決定されたとき、再遊技の作動が行われる。表示役としてＢＢが決定されたとき、ボーナスの作動が行われる。尚、入賞判定ラインに沿って表示された図柄の組合せが、図柄組合せテーブルにより規定されている図柄の組合せの何れとも一致しない場合には、いわゆる「ハズレ」となる。

ボーナス作動時テーブルは、ボーナスの作動が行われるときに、メインＲＡＭ７１１３に設けられた各種格納領域に格納するデータを規定している。作動中フラグは、作動が行われるボーナスの種類を識別するためのデータである。本実施の形態では、ボーナスの種類としてＢＢ（第１種特別役物に係る役物連続作動装置）及びＲＢ（第１種特別役物）を設けている。ＲＢの作動は、ＢＢの作動が行われている間、連続的に行われる。尚、本実施形態では、ＲＢ中の最大ベット枚数は２枚、その他の遊技は３枚とするが、これに限定されるものではない。

ＢＢの作動は、規定枚数に達するメダルの払い出しが行われた場合に終了する。ＲＢの作動は、規定回数に達する遊技が行われた場合、規定回数に達する入賞が有った場合、又は、ＢＢの作動が終了した場合の何れかによって終了する。ボーナス終了枚数カウンタ、遊技可能回数カウンタ及び入賞可能回数カウンタは、ボーナスの終了契機となる上記規定枚数或いは上記規定回数に達したか否かを管理するためのデータである。

より具体的には、ボーナス作動時テーブルにより規定されている数値が上記各カウンタに格納され、ボーナスの作動を通じてその減算が行われていく。その結果、各カウンタの値が「０」に更新されたことを条件に該当ボーナスの作動が終了する。

内部抽籤テーブルは、当籤番号に応じて、データポインタと抽籤値とを規定している。データポインタは、内部抽籤テーブルを参照して行う抽籤の結果として取得されるデータであり、後述の内部当籤役決定テーブルにより規定されている内部当籤役を指定するためのデータである。データポインタには、小役・リプレイ用データポインタ及びボーナス用データポインタが設けられている。

本実施の形態では、予め定められた数値の範囲「０〜６５５３５」から抽出される乱数値を、各当籤番号に応じた抽籤値で順次減算し、減算の結果が負となったか否か（いわゆる「桁かり」が生じたか否か）の判定を行うことによって内部的な抽籤が行われる。

したがって、抽籤値として規定されている数値が大きいほど、これが割り当てられたデータ（つまり、データポインタ）が決定される確率が高い。尚、各当籤番号の当籤確率は、「各当籤番号に対応する抽籤値／抽出される可能性のある全ての乱数値の個数（６５５３６）」によって表すことができる。

内部当籤役決定テーブルは、データポインタに応じて内部当籤役を規定している。データポインタが決定されると、内部当籤役が一義的に取得される構成となっている。内部当籤役は、入賞判定ラインに沿って表示を許可する各リールの図柄の組合せを識別するデータである。内部当籤役は、表示役と同様に、各ビットに対して固有の図柄の組合せが割り当てられた１バイトのデータとして表される。尚、データポインタが「０」のとき、内部当籤役の内容は「ハズレ」となるが、これは前述の図柄組合せテーブルにより規定されている図柄の組合せの表示が何れも許可されないことを示す。

（メインＲＡＭ７１１３における格納領域の構成）
次に、メインＲＡＭ７１１３に設けられている各種格納領域の構成について説明する。メインＲＡＭ７１１３は、内部当籤役格納領域や持越役格納領域、作動中フラグ格納領域等を有している。内部当籤役格納領域は、前述の１バイトのデータにより表される内部当籤役を格納する。ビットに「１」が立っているとき、該当する図柄の組合せの表示が許可される。尚、全ビットが「０」であるとき、その内容はハズレとなる。メインＲＡＭ７１１３には、前述の表示役が格納される表示役格納領域が設けられている。表示役格納領域の構成は、内部当籤役格納領域の構成と同様となっている。ビットに「１」が立っているとき、該当する図柄の組合せが入賞判定ラインに沿って表示されたことになる。

持越役格納領域は、前述の抽籤の結果、ボーナスの作動に係る内部当籤役が決定されたときに格納される。持越役格納領域に格納されたボーナスの作動に係る内部当籤役（以下、持越役）は、対応する図柄の組合せが入賞判定ラインに表示されるまで、その内容がクリアされずに保持される構成となっている。そして、持越役格納領域に持越役が格納されている間は、前述の抽籤の結果にかかわらず、これが内部当籤役格納領域に格納される。

作動中フラグ格納領域は、１バイトからなる作動中フラグを格納する。作動中フラグは、各ビットに対して固有のボーナスが割り当てられている。ビットに「１」が立っているとき、該当するボーナスの作動が行われている。尚、全ビットが「０」であるときの状態を一般遊技状態と定義する。

（遊技機：動作）
次に、遊技システムの動作をフローチャートを用いて説明する。
電源が投入されると、遊技機１が各種のプログラムを実行する。遊技機１においては、主制御基板７１においてメインルーチン等のプログラムをメインＣＰＵ７１１１が実行することにより遊技を行うと共に、サブ制御基板７２において演出ルーチン等のプログラムを実行することにより液晶表示装置５４の演出画像の表示等を実施可能な状態になる。

（遊技機１：主制御基板７１：メインルーチン）
具体的には、主制御基板７１においてメインルーチン等が実行されると、図１６に示すようにパチスロに電源が投入されると、はじめに、初期化処理が行われる（Ｓ１）。次に、メインＲＡＭ７１１３における指定格納領域のクリアが行われる（Ｓ２）。例えば、内部当籤役格納領域や表示役格納領域等、１回の遊技ごとに消去が必要となる格納領域に格納されたデータがクリアされる。

次に、メダル受付・スタートチェック処理が行われる（Ｓ３）。この処理では、メダルセンサやスタートスイッチの入力のチェック等が行われる。

次に、乱数値が抽出され、メインＲＡＭ７１１３に設けられた乱数値格納領域に格納される（Ｓ４）。次に、内部抽籤処理が行われる（Ｓ５）。この処理では、乱数値に基づいた抽籤により内部当籤役の決定が行われる。次に、スタートコマンドがサブ制御基板７２に対して送信される（Ｓ６）。スタートコマンドは、内部当籤役等を特定するパラメータを含んで構成される。尚、スタートコマンド等の各種のコマンドは、通信用ＬＳＩＴ１の処理データであり、一時的にメインＲＡＭ７１１３のコマンド領域に格納された後、一定の周期（１．１１７３ｍｓｅｃ）で実行される割込処理（図１６）をトリガーとして送信される。

次に、全メインリールの回転開始が要求される（Ｓ７）。尚、全メインリールの回転開始が要求されると、一定の周期（１．１１７３ｍｓｅｃ）で実行される割込処理によってステッピングモータの駆動が制御され、各リールの回転が開始される。

次に、リール停止制御処理が行われる（Ｓ８）。この処理では、ストップスイッチ７３１Ｌ・７３１Ｃ・７３１Ｒの入力のチェックが行われ、ストップボタン５９ａ・５９ｂ・５９ｃが押されたタイミングと内部当籤役とに基づいて該当リール５３ａ・５３ｂ・５３ｃの回転が停止される。

次に、入賞判定ラインに沿って表示された図柄の組合せが検索され、その結果に基づいて払出枚数等が決定される（Ｓ９）。検索の結果、入賞判定ラインに沿って表示された図柄の組合せが図柄組合せテーブルにより規定されている図柄の組合せと一致する場合、対応する表示役及び払出枚数が決定される。次に、表示コマンドがサブ制御基板７２に対して送信される（Ｓ１０）。表示コマンドは、表示役や払出枚数等を特定するパラメータを含んで構成される。

次に、メダル払出処理が行われる（Ｓ１１）。決定された払出枚数に基づいて、ホッパーの駆動やクレジット枚数の更新が行われる。次に、払出枚数に基づいて、ボーナス終了枚数カウンタが更新される（Ｓ１２）。払出枚数として決定された数値がボーナス終了枚数カウンタから減算される。

次に、ボーナス作動中フラグがオンであるか否かが判別される（Ｓ１３）。ボーナス作動中フラグがオンであると判別したときには、ボーナス終了チェック処理が行われる（Ｓ１４）。ボーナスの終了契機を管理するための各種カウンタを参照して、ボーナスの作動を終了するか否かがチェックされる。

Ｓ１４の後、又は、Ｓ１３においてボーナス作動中フラグがオンではないと判別されたときには、ボーナス作動チェック処理が行われる（Ｓ１５）。ボーナスの作動を開始するか否かがチェックされる。この処理が終了すると、Ｓ２に移る。

（遊技機１：主制御基板７１：割込処理ルーチン）
次に、図１７を参照して、メインＣＰＵの制御による割込処理（１．１１７３ｍｓｅｃ）について説明する。はじめに、メインＣＰＵは、レジスタの退避を行う（Ｓ１６１）。次に、メインＣＰＵは、入力ポートチェック処理を行う（Ｓ１６２）。この処理では、ストップスイッチ等の各種スイッチから入力される信号がチェックされる。また、入力ポートチェック処理でコマンドの存在が確認された場合は、そのコマンドがＵＡＲＴ部７１１４にパラレル出力され、ＵＡＲＴ部７１１４から通信用ＬＳＩＴ３３にシリアル出力される。そして、通信用ＬＳＩＴ３３からサブ制御基板７２の通信用ＬＳＩＴ３４にシリアル送信される。

次に、メインＣＰＵは、リール制御処理を行う（Ｓ１６３）。この処理では、全リールの回転開始が要求されたときに、各リールの回転を開始し、その後一定速度での回転を行うよう、ステッピングモータの駆動が制御される。また、滑り駒数が決定されたときは、該当リールの回転が滑り駒数分継続するのを待ってその回転の減速及び停止を行うよう、ステッピングモータの駆動が制御される。

次に、メインＣＰＵは、ランプ・７セグ駆動処理を行う（Ｓ１６４）。次に、メインＣＰＵは、レジスタの復帰を行う（Ｓ１６５）。この処理が終了すると、割込処理を終了する。

主制御回路のメインＣＰＵ７１１１により実行されるプログラムの内容についての説明は以上である。

（遊技機１：サブ制御基板７２：主基板通信タスク）
次に、図１８を参照して、サブ制御基板７２のサブＣＰＵ７２１１により実行されるプログラムの内容について説明する。

先ず、サブ制御基板７２のサブＣＰＵ７２１１は、主制御基板７１から送信されたコマンドの受信チェックを行う（Ｓ３０１）。次に、サブＣＰＵ７２１１は、コマンドを受信した場合、そのコマンドの種別を抽出する（Ｓ３０２）。次に、前回とは異なるコマンドを受信したか否かが判定される（Ｓ３０３）。前回とは異なるコマンドを受信しなかったと判定した場合には（Ｓ３０３：ＮＯ）、Ｓ３０１に移る一方で、前回とは異なるコマンドを受信したと判別したときには、メッセージキューに格納し（Ｓ３０４）、Ｓ３０１に移る。

（遊技機１：サブ制御基板７２：演出登録タスク）
次に、図１９を参照して、サブＣＰＵ７２１１により行われる演出登録タスクについて説明する。先ず、サブＣＰＵ７２１１は、メッセージキューからメッセージを取り出す（Ｓ３１１）。次に、メッセージが有るか否かを判定される（Ｓ３１２）。メッセージは有ると判別された場合には（Ｓ３１２：ＹＥＳ）、メッセージから遊技情報を複写する（Ｓ３１３）。例えば、パラメータによって特定される、内部当籤役、回転が停止したリールの種別、表示役、作動中フラグ等といった各種データがサブＲＡＭ７２１３に設けられた格納領域に複写される。

次に、演出内容決定処理が行われる（Ｓ３１４）。この処理では、受信したコマンドの種別に応じて、演出内容の決定や演出データの登録等が行われる。

Ｓ３１４の後、又は、Ｓ３１２においてメッセージは無かったと判定した場合には（Ｓ３１２：ＮＯ）、アニメーションデータの登録が行われる（Ｓ３１５）。次に、サウンドデータの登録が行われる（Ｓ３１６）。その後、ランプデータの登録が行われる（Ｓ３１７）。アニメーションデータの登録、サウンドデータの登録及びランプデータの登録は、演出内容決定処理において登録された演出データに基づいて行われる。この処理が終了すると、Ｓ３１１に移る。

（遊技機１：主制御基板７１：ホスト側データ送信処理ルーチン）
主制御基板７１からサブ制御基板７２に対するコマンドの送信は、図２０のホスト側データ送信処理ルーチンが一定の周期（１．１１７３ｍｓｅｃ）で実行される割込処理（図１８）をトリガーとして実行されることにより行われる。即ち、本ルーチンが実行されると、処理データであるコマンドが読み出された後（Ｓ１０１）、ＵＡＲＴ部７１１４と通信用ＬＳＩＴ３３のＵＡＲＴ部Ｔ１１とがハードウエアフロー制御によるハンドシェイク状態で接続されていることから、通信用ＬＳＩＴ３３のＵＡＲＴ部Ｔ１１が受信可能な状態であるか否かが判定される（Ｓ１０２）。

ＵＡＲＴ部Ｔ１１が受信可能でない場合は（Ｓ１０２：ＮＯ）、Ｓ１０２が再実行されることによって、読み出したコマンドの８ビット分が処理データとして３８４００ｂｐｓで送信される（Ｓ１０４）。この後、ストップビットが送信される（Ｓ１０５）。この後、全データの送信、即ち、コマンドの送信が完了したか否かが判定される（Ｓ１０６）。全データの送信が完了していなければ（Ｓ１０６：ＮＯ）、Ｓ１０２から再実行される一方、全データの送信が完了すれば（Ｓ１０６：ＹＥＳ）、コマンドの送信が完了したとして本ルーチンが終了される。尚、コマンドからなる処理データは、暗号化前の平文である。

（ＵＡＲＴ部Ｔ１１：ＵＡＲＴ処理ルーチン）
通信用ＬＳＩＴ１（通信用ＬＳＩＴ３３等）及び通信用ＬＳＩＴ３４におけるＵＡＲＴ部Ｔ１１は、ＵＡＲＴ処理ルーチンを実行している。即ち、図２１に示すように、スレーブ動作であるか否かが判定され（Ｓ１１１）、スレーブ動作でなければ（Ｓ１１１：ＮＯ）、続いて、マスタ動作であるか否かが判定される（Ｓ１１２）。マスタ動作でなければ（Ｓ１１２：ＮＯ）、Ｓ１１１から再実行され、いずれか動作になるまで待機状態とされる。スレーブ動作である場合には（Ｓ１１１：ＹＥＳ）、続いて、データを受信したか否かが判定される（Ｓ１１４）。データを受信しなければ（Ｓ１１４：ＮＯ）、Ｓ１１４が再実行されて待機状態となる。データを受信した場合には（Ｓ１１４：ＹＥＳ）、データを８ビット単位で受信し、ワーク用のＳＲＡＭ部Ｔ２０に記憶する（Ｓ１１５）。尚、８ビット単位の受信は、スタートビット及びストップビットの検出により行われる。そして、全データの受信を完了したか否かが判定され（Ｓ１１６）、全データを受信していなければ（Ｓ１１６：ＮＯ）、Ｓ１１４から再実行される。そして、全データを受信すれば（Ｓ１１６：ＹＥＳ）、本ルーチンが終了される。

また、マスタ動作である場合には（Ｓ１１２：ＹＥＳ）、ＵＡＲＴマスタ動作処理が実行される（Ｓ１１３）。ここで、通信用ＬＳＩＴ３４におけるＵＡＲＴ部Ｔ１１の場合は、図２２に示すＵＡＲＴマスタ動作処理が実行される。即ち、図２２に示すように、データ送信条件が成立したか否かが判定される（Ｓ１２１）。例えば、データ送信先となるスレーブ側のデータ受信が可能になり、且つ、データの復号化が完了した場合のように、データ送信条件が成立した場合は（Ｓ１２１：ＹＥＳ）、先ず、スタートビットデータが送信され（Ｓ１２２）、その後、暗号化されたデータがワーク用のＳＲＡＭ部Ｔ２０から８ビット単位で読み出されて３８４００ｂｐｓで送信される（Ｓ１２３）。この後、パリティビットデータが送信され（Ｓ１２４）、ストップビットデータが送信される（Ｓ１２５）。この後、全データの送信が完了したか否かが判定され（Ｓ１２６）、完了していなければ（Ｓ１２６：ＮＯ）、Ｓ１２２から再実行される。一方、全データの送信を完了すれば（Ｓ１２６：ＹＥＳ）、本ルーチンが終了される。

また、通信用ＬＳＩＴ１（通信用ＬＳＩＴ３３等）におけるＵＡＲＴ部Ｔ１１の場合は、図２３に示すＵＡＲＴマスタ動作処理が実行される。即ち、図２３に示すように、先ず、ＤＭＡＣ部Ｔ１７から転送先データを受信したか否かが判定される（Ｓ１１２１）。受信しなければ（Ｓ１１２１：ＮＯ）、Ｓ１１２１が再実行されて待機状態にされる。一方、転送先データを受信した場合は（Ｓ１１２１：ＹＥＳ）、転送先のスレーブが選択された後（Ｓ１１２２）、ＤＭＡＣ部Ｔ１７によるデータ送信が最大（ＭＡＸ）１Ｍｂｐｓで行われる（Ｓ１１２３）。この後、送信が完了したか否かが判定され（Ｓ１１２４）、送信が完了していなれば（Ｓ１１２４：ＮＯ）、Ｓ１１２２から再実行される。一方、送信が完了していれば（Ｓ１１２４：ＹＥＳ）、スレーブの選択が解除された後（Ｓ１１２５）、本ルーチンが終了される。

（ＳＰＩ１部Ｔ１２・ＳＰＩ２部Ｔ１３：ＳＰＩ処理ルーチン）
通信用ＬＳＩＴ１（通信用ＬＳＩＴ３３等）におけるＳＰＩ１部Ｔ１２及びＳＰＩ２部Ｔ１３は、図２４に示すように、ＳＰＩ処理ルーチンを実行している。即ち、スレーブ動作であるか否かが判定され（Ｓ１３１）、スレーブ動作でなければ（Ｓ１３１：ＮＯ）、続いて、マスタ動作であるか否かが判定される（Ｓ１３２）。マスタ動作でなければ（Ｓ１３２：ＮＯ）、Ｓ１３１から再実行され、いずれか動作になるまで待機状態とされる。スレーブ動作である場合には（Ｓ１３１：ＹＥＳ）、続いて、スレーブとして選択されたか否かが判定される（Ｓ１３４）。スレーブとして選択されなければ（Ｓ１３４：ＮＯ）、本ルーチンが終了される。

一方、スレーブとして選択された場合には（Ｓ１３４：ＹＥＳ）、データを受信したか否かが判定される（Ｓ１３５）。データを受信しなければ（Ｓ１３５：ＮＯ）、Ｓ１３５が再実行されて待機状態となる。データを受信した場合には（Ｓ１３５：ＹＥＳ）、データを８ビット単位で受信し、ワーク用のＳＲＡＭ部Ｔ２０に記憶する（Ｓ１３６）。そして、全データの受信を完了したか否かが判定され（Ｓ１３７）、全データを受信していなければ（Ｓ１３７：ＮＯ）、Ｓ１３５から再実行される。そして、全データを受信すれば（Ｓ１３７：ＹＥＳ）、本ルーチンが終了される。

また、マスタ動作である場合には（Ｓ１３２：ＹＥＳ）、ＳＰＩマスタ動作処理が実行される（Ｓ１３３）。即ち、図２５に示すように、先ず、ＤＭＡＣ部Ｔ１７から転送先データを受信したか否かが判定される（Ｓ１４１）。受信しなければ（Ｓ１４１：ＮＯ）、Ｓ１４１が再実行されて待機状態にされる。一方、転送先データを受信した場合は（Ｓ１４１：ＹＥＳ）、転送先のスレーブが選択された後（Ｓ１４２）、ＤＭＡＣ部Ｔ１７によるデータ送信が最大（ＭＡＸ）１Ｍｂｐｓで行われる（Ｓ１４３）。この後、送信が完了したか否かが判定され（Ｓ１４４）、送信が完了していなれば（Ｓ１４４：ＮＯ）、Ｓ１１２２から再実行される。一方、送信が完了していれば（Ｓ１４４：ＹＥＳ）、スレーブの選択が解除された後（Ｓ１４５）、本ルーチンが終了される。

（ＡＥＳ部Ｔ２１：暗号・復号処理ルーチン）
通信用ＬＳＩＴ１（通信用ＬＳＩＴ３３等）及び通信用ＬＳＩＴ３４におけるＡＥＳ部Ｔ２１は、図２６に示すように、暗号・復号処理ルーチンを実行している。即ち、先ず、ワーク用のＳＲＡＭ部Ｔ２０において、所定量のデータが記憶されたか否かが判定され（Ｓ１５１）、記憶されていなければ（Ｓ１５１：ＮＯ）、Ｓ１５１が再実行されることによって、待機状態にされる。

一方、所定量のデータが記憶された場合は（Ｓ１５１：ＹＥＳ）、続いて、データが暗号化データであるか否かが判定される（Ｓ１５２）。暗号化データでなければ（Ｓ１５２：ＮＯ）、平文のデータに対して暗号化する暗号処理が実行される（Ｓ１５３）。この後、送信部Ｔ４（本実施形態ではＵＡＲＴ部Ｔ１１、ＳＰＩ１部Ｔ１２、ＳＰＩ２部Ｔ１３、Ｉ２Ｃ部Ｔ１６）が送信可能状態であるか否かが判定される（Ｓ１５４）。送信部Ｔ４が送信可能状態でなければ（Ｓ１５４：ＮＯ）、Ｓ１５４の再実行により待機状態にされ、送信部Ｔ４が送信可能状態であれば（Ｓ１５４：ＹＥＳ）、復号化されたデータがＳＲＡＭ部Ｔ２０から一時記憶部Ｔ７（本実施形態では通信バッファ用のＳＲＡＭ部Ｔ１８）に転送された後（Ｓ１５５）、本ルーチンが終了される。

一方、暗号化データであれば（Ｓ１５２：ＹＥＳ）、ＳＲＡＭ部Ｔ２０において、暗号文のデータに対して復号化する復号処理が実行される（Ｓ１５６）。この後、送信部Ｔ４が送信可能状態であるか否かが判定される（Ｓ１５７）。送信部Ｔ４が送信可能状態でなければ（Ｓ１５７：ＮＯ）、Ｓ１５５の再実行により待機状態にされ、送信部Ｔ４が送信可能状態であれば（Ｓ１５７：ＹＥＳ）、復号化されたデータがＳＲＡＭ部Ｔ２０から通信用のバッファであるＳＲＡＭ部Ｔ１８に転送された後（Ｓ１５８）、本ルーチンが終了される。

（ＤＭＡＣ部Ｔ１７：ＤＭＡＣ処理ルーチン）
通信用ＬＳＩＴ１（通信用ＬＳＩＴ３３等）におけるＤＭＡＣ部Ｔ１７は、図２７に示すように、ＤＭＡＣ処理ルーチンを実行している。即ち、先ず、データ送信条件が成立したか否かが判定される（Ｓ１６１）。ここで、一時記憶部Ｔ７（本実施形態では通信バッファ用のＳＲＡＭ部Ｔ１８）の所定の指定した記憶領域に所定量以上の処理データが格納されることをデータ送信条件とする。条件が成立しなければ（Ｓ１６１：ＮＯ）、Ｓ１６１が再実行されて待機状態にされる。一方、一時記憶部Ｔ７に所定量以上の処理データが格納され、条件が成立すると、ＤＭＡＣ部Ｔ１７において転送要求が生成され（Ｓ１６１：ＹＥＳ）、転送先のスレーブが決定された後（Ｓ１６２）、送信部Ｔ４に転送先（スレーブ）が出力される（Ｓ１６３）。この後、送信部Ｔ４（本実施形態ではＵＡＲＴ部Ｔ１１、ＳＰＩ１部Ｔ１２、ＳＰＩ２部Ｔ１３、Ｉ２Ｃ部Ｔ１６）にＳＲＡＭ部Ｔ１８の指定した記憶領域に記憶されたデータが１６バイト単位で一括して転送され、出力される（Ｓ１６４）。そして、全データの出力が完了したか否かが判定され（Ｓ１６５）、完了していなければ（Ｓ１６５：ＮＯ）、Ｓ１６４から再実行される。そして、全データの出力が完了した場合に（Ｓ１６５：ＹＥＳ）、本ルーチンが終了される。

（Ｉ２Ｃ部Ｔ１６：Ｉ２Ｃ処理ルーチン）
通信用ＬＳＩＴ１（通信用ＬＳＩＴ３３等）におけるＩ２Ｃ部Ｔ１６は、図２８に示すように、Ｉ２Ｃ処理ルーチンを実行している。即ち、先ず、ＤＭＡＣ部Ｔ１７から転送先データを受信したか否かが判定される（Ｓ１７１）。受信しなければ（Ｓ１７１：ＮＯ）、Ｓ１７１が再実行されて待機状態にされる。一方、転送先データを受信した場合は（Ｓ１７１：ＹＥＳ）、転送先のスレーブが選択された後（Ｓ１７２）、ＤＭＡＣ部Ｔ１７によるデータ送信が最大（ＭＡＸ）１Ｍｂｐｓで行われる（Ｓ１７３）。この後、送信が完了したか否かが判定され（Ｓ１７４）、送信が完了していなれば（Ｓ１７４：ＮＯ）、Ｓ１７２から再実行される。一方、送信が完了していれば（Ｓ１７４：ＹＥＳ）、スレーブの選択が解除された後（Ｓ１７５）、本ルーチンが終了される。

以上、本発明の実施形態を説明したが、具体例を例示したに過ぎず、特に本発明を限定するものではなく、具体的構成などは、適宜設計変更可能である。また、発明の実施の形態に記載された、作用及び効果は、本発明から生じる最も好適な作用及び効果を列挙したに過ぎず、本発明による作用及び効果は、本実施の形態に記載されたものに限定されるものではない。

上述した詳細な説明は、コンピュータで実行される処理を含むものである。以上での説明及び表現は、当業者が最も効率的に理解することを目的として記載している。本明細書では、１の結果を導き出すために用いられる各ステップは、自己矛盾がない処理として理解されるべきである。また、各ステップでは、電気的又は磁気的な信号の送受信、記録等が行われる。各ステップにおける処理では、このような信号を、ビット、値、シンボル、文字、用語、数字等で表現しているが、これらは単に説明上便利であるために用いたものであることに留意する必要がある。また、各ステップにおける処理は、人間の行動と共通する表現で記載される場合があるが、本明細書で説明する処理は、原則的に各種の装置により実行されるものである。また、各ステップを行うために要求されるその他の構成は、以上の説明から自明になるものである。

１ 遊技機
１１ 主制御基板
１２ サブ制御基板
Ｔ１ 通信用ＬＳＩ
Ｔ２ 受信部
Ｔ３ 暗号部
Ｔ４ 送信部
Ｔ５ 復号部
Ｔ７ 一時記憶部
Ｔ８ 一括転送部
Ｔ９ 通信用ＬＳＩ
Ｔ１１ ＵＡＲＴ部
Ｔ１２ ＳＰＩ１部
Ｔ１３ ＳＰＩ２部
Ｔ１４ リロードタイマ部
Ｔ１５ クロック・リセット制御部
Ｔ１６ Ｉ２Ｃ部
Ｔ１７ ＤＭＡＣ部
Ｔ１８ ＳＲＡＭ部
Ｔ１９ バス
Ｔ２０ ＳＲＡＭ部
Ｔ２１ ＡＥＳ部
Ｔ２２ 不揮発性メモリ部
Ｔ３０ ホスト制御基板（第１制御基板）
Ｔ３１ ホスト制御部（第１制御部）
Ｔ３２ サブホスト制御部（第２制御部）
Ｔ３３ ホスト通信用ＬＳＩ（第１通信用ＬＳＩ）
Ｔ３４ サブホスト通信用ＬＳＩ（第２通信用ＬＳＩ）
Ｔ３５ サブホスト通信用ＬＳＩ（第２通信用ＬＳＩ）
Ｔ３６ サブホスト制御基板（第２制御基板）
Ｔ３７ サブホスト制御基板（第２制御基板）
Ｔ４０ ホスト制御基板（第１制御基板）
Ｔ４１ ホスト制御部（第１制御部）
Ｔ４２ Ｉ２Ｃデバイス（第２制御部）
Ｔ４３ ホスト通信用ＬＳＩ（第１通信用ＬＳＩ）
Ｔ４４ デバイス通信用ＬＳＩ（第２通信用ＬＳＩ）
Ｔ４５ デバイス通信用ＬＳＩ（第２通信用ＬＳＩ）
Ｔ４６ デバイス制御基板（第２制御基板）
Ｔ４７ デバイス制御基板（第２制御基板）

Claims (5)

1. データ送信機能を備えた第１制御基板と、データ受信機能を備えた第２制御基板との間において処理データを通信する通信システムであって、
   前記第１制御基板は、
   前記処理データを出力する第１制御部と、前記第１制御部からの処理データが入力される第１通信用ＬＳＩとを備え、
   前記第１通信用ＬＳＩは、
   前記第１制御部からの処理データを暗号化する暗号部と、
   前記暗号部で暗号化された処理データを一時記憶する一時記憶部と、
   前記一時記憶部における任意の記憶領域を指定可能であると共に、指定した記憶領域に記憶された１以上の処理データを一括して転送する一括転送部と、
   前記一括転送部で転送される処理データを送信する送信部とを有しており、
   前記第２制御基板は、
   前記第１通信用ＬＳＩにおける前記送信部からの処理データを受信する受信部と、前記受信部で受信された処理データを復号化する復号部とを有して、前記復号部で復号化された処理データを出力する第２通信用ＬＳＩと、
   前記第２通信用ＬＳＩから入力された処理データをデータ処理する第２制御部を備えることを特徴とする通信システム。
2. 前記第２通信用ＬＳＩは、更に、
   前記復号部で復号化された処理データを一時記憶する一時記憶部と、
   前記一時記憶部における任意の記憶領域を指定可能であると共に、指定した記憶領域に記憶された１以上の処理データを一括して転送する一括転送部と、
   前記一括転送部で転送される処理データを送信する送信部とを有していることを特徴とする請求項１に記載の通信システム。
3. データ送信機能を備えた第１制御基板と、データ受信機能を備えた第２制御基板との間において処理データを通信する通信システムであって、
   前記第１制御基板は、前記処理データを出力する第１制御部と、前記第１制御部からの処理データが入力される第１通信用ＬＳＩとを備え、
   前記第２制御基板は、前記第１通信用ＬＳＩからの処理データが入力される第２通信用ＬＳＩと、前記第２通信用ＬＳＩから入力された処理データをデータ処理する第２制御部とを備え、
   前記第１通信用ＬＳＩ及び前記第２通信用ＬＳＩは、
   前記処理データを受信する受信部と、
   前記受信部で受信した受信データが平文である場合、当該処理データを暗号化する暗号部と、
   前記受信部で受信した受信データが暗号文である場合、当該処理データを復号化する復号部と、
   前記暗号部で暗号化された処理データ及び前記復号部で復号化された処理データを一時記憶する一時記憶部と、
   前記一時記憶部における任意の記憶領域を指定可能であると共に、指定した記憶領域に記憶された１以上の処理データを一括して転送する一括転送部と、
   前記一括転送部で転送される処理データを送信する送信部とを有していることを特徴とする通信システム。
4. 第１制御基板及び第２制御基板との間で処理データを通信する通信システムにおいて、前記第１制御基板と前記第２制御基板とに設けられる通信用ＬＳＩであって、
   前記処理データを受信する受信部と、
   前記受信部で受信した受信データが平文である場合、当該処理データを暗号化する暗号部と、
   前記受信部で受信した受信データが暗号文である場合、当該処理データを復号化する復号部と、
   前記暗号部で暗号化された処理データ及び前記復号部で復号化された処理データを一時記憶する一時記憶部と、
   前記一時記憶部における任意の記憶領域を指定可能であると共に、指定した記憶領域に記憶された１以上の処理データを一括して転送する一括転送部と、
   前記一括転送部で転送される処理データを送信する送信部とを有することを特徴とする通信用ＬＳＩ。
5. 請求項１乃至３の何れか１項に記載の通信用システムを備えたことを特徴とする遊技機。

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